CN116746294A - 半导体设备 - Google Patents

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CN116746294A CN202180072735.3A CN202180072735A CN116746294A CN 116746294 A CN116746294 A CN 116746294A CN 202180072735 A CN202180072735 A CN 202180072735A CN 116746294 A CN116746294 A CN 116746294A
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寺田晴彦
曾国权
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Sony Semiconductor Solutions Corp
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Sony Semiconductor Solutions Corp
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

根据本公开的实施方式的半导体设备包括：第一存储器单元层，包括在第一方向上延伸的第一选择线、在第二方向上延伸的第二选择线，以及耦接至第一选择线和第二选择线的第一存储器单元；第二存储器单元层，被设置在所述第一存储器单元层之上，并且包括在第一方向上延伸的第三选择线、在第二方向上延伸的第四选择线，以及耦接至第三选择线和第四选择线的第二存储器单元；以及第一布线层，设置在第一存储器单元层和第二存储器单元层之间并且包括第一金属布线。

Description

半导体设备
技术领域
本公开涉及一种能够存储信息的半导体设备。
背景技术
近年来，例如，许多焦点已经放在使用电阻式随机访问存储器的非易失性存储器设备上，其允许比闪存更快的数据访问的性能。例如，专利文献1公开了包括一个存储层或两个存储层的存储器设备。
引用列表
专利文献
专利文献1：日本未经审查专利申请公开第2018-200967号
发明内容
顺便提及，半导体设备通常期望易于制造，并且在易于制造方面期望进一步改进。
期望提供一种易于制造的半导体设备。
根据本公开的实施方式的半导体设备包括第一存储器单元层、第二存储器单元层和第一布线层。第一存储器单元层包括在第一方向上延伸的第一选择线、在第二方向上延伸的第二选择线，以及耦接至第一选择线和第二选择线的第一存储器单元。第二存储器单元层被设置在第一存储器单元层之上，并且包括在第一方向上延伸的第三选择线、在第二方向上延伸的第四选择线以及耦接至第三选择线和第四选择线的第二存储器单元。第一布线层设置在第一存储器单元层和第二存储器单元层之间，并且包括第一金属布线线路。
在根据本披露的实施方式的半导体设备中，提供了第一存储器单元层和第二存储器单元层。第一存储器单元层具有第一选择线、第二选择线以及第一存储器单元。第二存储器单元层具有第三选择线、第四选择线和第二存储器单元。包含第一金属布线线路的第一布线层设置在第一存储器单元层和第二存储器单元层之间。
附图说明
图1是示出根据本公开的实施方式的半导体设备的配置实例的框图。
图2是示出图1中所示的存储器部件的配置实例的说明图。
图3是示出根据第一实施方式的存储器部件的层配置的实例的说明图。
图4是示出根据第一实施方式的存储器部件的层配置的实例的另一说明图。
图5是示出图3中所示的存储器单元的配置实例的电路图。
图6是示出图5中所示的存储元件的特性示例的特性图。
图7是示出了图3中所示的耦接部的布局的实例的说明图。
图8是示出了图7中所示的耦接部的布局的示例的另一说明图。
图9是示出在图4中所示的耦接部的布局的实例的说明图。
图10是示出了图9中所示的耦接部的布局的示例的另一说明图。
图11是示出了根据比较例的存储器部件的层配置的实例的说明图。
图12是示出了根据第一实施方式的变形例的存储器部件的层配置的实例的说明图。
图13是示出根据第二实施方式的存储器部件的层配置的实例的说明图。
图14是示出根据第二实施方式的存储器部件的层配置的实例的另一说明图。
图15是示出在图13中所示的耦接部的布局的实例的说明图。
图16是示出了图14中所示的耦接部的布局的实例的说明图。
图17是示出了图16中所示的耦接部的布局的示例的另一说明图。
图18是示出根据第二实施方式的变形例的存储器部件的层配置的实例的说明图。
具体实施方式
在下文中，将参考附图给出本公开的实施方式的详细描述。应注意，按照以下顺序给出描述。
1.第一实施方式(包括四个存储层的实例)
2.第二实施方式(包括两个存储层的实例)
<1.第一实施方式>
[配置实例]
图1示出了根据第一实施方式的半导体设备(半导体设备1)的配置实例。半导体设备1包括存储器部件10和外围电路部件80。
存储器部件10是所谓的交叉点存储器，并且是非易失性存储器。存储器部件10包括多个存储器单元阵列20、多个字线驱动部30和多个位线驱动部40。存储器单元阵列20包括以阵列布置的存储器单元。如稍后描述的，存储器单元阵列20包括多个字线WL、多个位线BL以及多个存储器单元MC。多个存储器单元MC中的每个存储器单元耦接至多个字线WL中的任一个字线和多个位线BL中的任一个位线。字线驱动部30被配置为驱动多个字线WL。位线驱动部40被配置为驱动多条位线BL。
外围电路部件80包括与存储器部件10的操作相关的各种电路。具体地，例如，外围电路部件80包括生成稍后描述的选择电压Vsel和非选择电压Vinh的电源电路、生成在执行读取操作时使用的参考电压Vref的参考电压生成电路等。应注意，这不是限制性的；外围电路部件80可以进一步包括例如限定存储器部件10的操作速度和操作定时的延迟电路和振荡电路。
要注意的是，在该实例中，半导体设备1设置有存储器部件10和外围电路部件80，但是这不是限制性的；可以进一步设置逻辑电路部件，并且可以以混合的方式(嵌入式)设置逻辑电路和非易失性存储器。
图2示出了存储器部件10的配置实例。在存储器部件10中，多个存储器单元阵列20在X方向和Y方向上并排布置。在X方向上，存储器单元阵列20和字线驱动部30被交替地布置。在该实例中，存储器单元阵列20的一部分被布置为与字线驱动部30的一部分重叠。在Y方向上，存储器单元阵列20和位线驱动部40被交替地布置。在该实例中，存储器单元阵列20和位线驱动部40被布置为彼此不重叠。存储器单元阵列20设置有在X方向上延伸的多个字线WL和在Y方向上延伸的多个位线BL。
图3和图4各自示出了存储器部件10中的层构造的实例。存储器部件10包括六个布线层LM(布线层LM1至LM6)和两个存储器单元层LMC(存储器单元层LMC1和LMC2)。在六个布线层LM中，形成相应的金属布线线路M1至M6。两个存储器单元层LMC配置存储器单元阵列20。这些层形成于半导体衬底90上，其中，字线驱动部30和位线驱动部40按照布线层LM1、布线层LM2、布线层LM3、布线层LM4、存储器单元层LMC1、布线层LM5、存储器单元层LMC2和布线层LM6的顺序形成，相应的绝缘层插入其间。
在存储器单元层LMC1中，形成多个字线WL(字线WL1)、多个存储器单元MC(存储器单元MC1)、多个位线BL(位线BL1)、多个存储器单元MC(存储器单元MC2)和多个字线WL(字线WL2)。字线WL1和字线WL2以及位线BL1各自使用例如钨(W)配置。如图2所示，在XY平面中，字线WL1和字线WL2被设置为在X方向上延伸并且在Y方向上对准，并且位线BL1被设置为在Y方向上延伸并且在X方向上对准。多个位线BL1形成于其中形成多个字线WL1的选择线层上的选择线层中，并且多个字线WL2形成于其中形成多个位线BL1的选择线层上的选择线层中。该配置允许多个字线WL1和多个位线BL1在XY平面中彼此相交。多个存储器单元MC1形成于其中形成多个字线WL1的选择线层与其中形成多个位线BL1的选择线层之间的存储层中。同样地，在XY平面中，多个位线BL1和多个字线WL2彼此相交。多个存储器单元MC2形成于其中形成多个位线BL1的选择线层与其中形成多个字线WL2的选择线层之间的存储层中。
在存储器单元层LMC2中，形成多个字线WL(字线WL3)、多个存储器单元MC(存储器单元MC3)、多个位线BL(位线BL2)、多个存储器单元MC(存储器单元MC4)和多个字线WL(字线WL4)。字线WL3和WL4以及位线BL2各自使用例如钨(W)来配置。如图2所示，在XY平面中，字线WL3和WL4被设置为在X方向上延伸并且在Y方向上对准，并且位线BL2被设置为在Y方向上延伸并且在X方向上对准。多个位线BL2形成于其中形成有多个字线WL3的选择线层上的选择线层中，并且多个字线WL4形成于其中形成有多个位线BL2的选择线层上的选择线层中。该配置允许多个字线WL3和多个位线BL2在XY平面中彼此相交。多个存储器单元MC3形成于其中形成多个字线WL3的选择线层与其中形成多个位线BL2的选择线层之间的存储层中。同样地，在XY平面中，多条位线BL2和多条字线WL4相互交叉。多个存储器单元MC4形成于其中形成多个位线BL2的选择线层与其中形成多个字线WL4的选择线层之间的存储层中。
图5示出了存储器单元MC的配置实例。存储器单元MC包括端子TU和TL、存储元件VR以及选择元件SE。
端子TU耦接至字线WL和位线BL的选择线中的在其中形成存储器单元MC的存储层上的选择线，并且端子TU耦接至字线WL和位线BL的选择线中的在其中形成存储器单元MC的存储层下方的选择线。在此实例中，如图3和图4中所说明，存储器单元MC1的端子TU耦接至多个位线BL1中的一者，且端子TL耦接至多个字线WL1中的一者。存储器单元MC2的端子TU耦接至多个字线WL2中的一者，并且端子TL耦接至多个位线BL1中的一者。存储器单元MC3的端子TU耦接至多个位线BL2中的一者，并且端子TL耦接至多个字线WL3中的一者。存储器单元MC4的端子TU耦接至多个字线WL4中的一者，且端子TL耦接至多个位线BL2中的一者。
存储元件VR是电阻式随机访问存储元件，并且具有根据施加于两端的电压之间的电压差的极性可逆地改变的电阻状态RS。换言之，存储元件VR的电阻状态RS根据在两端之间流动的电流的方向可逆地改变。例如，对于存储元件VR，可以使用离子源层和电阻改变层的堆叠。存储元件VR的一端耦接至存储器单元MC的端子TU，并且另一端耦接至选择元件SE的一端。
图6示意性地示出了存储元件VR的电阻值的分布。存储元件VR可能采取两个可识别电阻状态RS(高电阻状态HRS和低电阻状态LRS)。在该实例中，例如，高电阻状态HRS对应于数据“0”，并且低电阻状态LRS对应于数据“1”。即，存储元件VR用作存储一位数据的存储元件。例如，引起从高电阻状态HRS到低电阻状态LRS的改变被称为“设置”，并且引起从低电阻状态LRS到高电阻状态HRS的改变被称为“复位”。
如图3和图4所示，包括存储元件VR的层沿着存储元件上的选择线形成。具体地，如图4所示，在存储器单元MC1中，沿着位线BL1形成包括存储元件VR的层。在存储器单元MC2中，如图3所示，沿字线WL2形成包括存储元件VR的层。如图4所示，在存储器单元MC3中，沿着位线BL2形成包括存储元件VR的层。在存储器单元MC4中，如图3所示，沿字线WL4形成包括存储元件VR的层。
选择元件SE(图5)具有双向二极管特性。具体地，在施加至两端的电压之间的电压差的绝对值大于预定电压差的情况下，使选择元件SE进入导通状态(接通状态)，并且在电压差的绝对值小于预定电压差的情况下，使选择元件SE进入非导通状态(断开状态)。选择元件SE的一端耦接至存储元件VR的另一端，并且另一端耦接至存储器单元MC的TL端子。
在设置存储器单元MC的情况下，例如6V的选择电压Vsel被施加至端子TU，并且例如0V的选择电压Vsel被施加至端子TL。如在图5中示出的，这使选择元件SE进入ON状态以使设置电流Iset从端子TU流到端子TL，因此设置存储元件VR。在重置存储器单元MC的情况下，例如6V的选择电压Vsel被施加至端子TL，并且例如0V的选择电压Vsel被施加至端子TU。这使选择元件SE进入ON状态以使复位电流Irst从端子TL流到端子TU，从而复位存储元件VR。此外，在对存储器单元MC执行读取操作的情况下，例如，将5V的选择电压Vsel施加至端子TU，并且例如1V的选择电压Vsel施加至端子TL。这使得感测电流Isns从端子TU流到端子TL。然后，设置在字线驱动部30中的未示出的感测放大器将在该存储器单元MC中生成的电压与参考电压Vref进行比较，从而确定存储元件VR的电阻状态RS。
字线驱动部30(图2)通过耦接部31耦接至多个字线WL。存储器单元阵列20中的字线WL在X方向上耦接至插入存储器单元阵列20的两个耦接部31中的一个耦接部。
如图3所示，耦接部31包括金属布线线路M4、通孔V4、金属布线线路M5、通孔V5、金属布线线路M6以及通孔VWL1至VWL4。通孔V4将金属布线线路M4和金属布线线路M5彼此耦接。通孔VWL1将字线WL1和金属布线线路M5彼此耦接。通孔VWL2将字线WL2和金属布线线路M5彼此耦接。如图3中的左侧所示，利用铜(Cu)通过所谓的双镶嵌工艺一体地形成彼此耦接的通孔VWL1、金属布线线路M5、以及通孔V4。通过该双镶嵌工艺与金属布线线路M5一起形成通孔VWL1和通孔V4，并且形成通孔VWL1和通孔V4以分别将金属布线线路M5耦接至下面的字线WL1和金属布线线路M4；因此，通孔VWL1和通孔V4也均被称为下通孔。同样，图3中右侧所示的彼此耦接的通孔VWL2、金属布线线路M5、以及通孔V4使用铜(Cu)通过所谓的双镶嵌工艺一体地形成。通孔V5将金属布线线路M5和金属布线线路M6彼此耦接。通孔VWL3将字线WL3和金属布线线路M6彼此耦接。通孔VWL4将字线WL4和布线层M6彼此耦接。如图3中左侧所示的彼此耦接的通孔VWL3、金属布线线路M6以及通孔V5通过所谓的双镶嵌工艺使用铜(Cu)一体地形成。同样，借助于所谓的双镶嵌工艺，使用铜(Cu)一体地形成如在图3的右侧示出的彼此耦接的通孔VWL4、金属布线线路M6以及通孔V5。
图7示出了耦接部31的布局模式的一部分。在耦接部31的布局模式中，图7所示的模式PT3在Y方向上并排布置。图7示出了字线WL1和WL2、金属布线线路M4和M5、以及通孔V4、VWL1和VWL2的图案。在该耦接部31中，字线WL3的图案可以与字线WL1的图案相同，并且字线WL4的图案可以与字线WL2的图案相同。金属布线线路M6的图案可以与金属布线线路M5的图案相同。通孔VWL3的图案可以与通孔VWL1的图案相同，并且通孔VWL4的图案可以与通孔VWL2的图案相同。
图8示出了耦接部31中的字线WL与字线驱动部30之间的耦接的实例。图8中所示的布局模式示出了图7中所示的模式PT3的左端附近。字线WL1通过通孔VWL1、金属布线线路M5和通孔V4耦接至金属布线线路M4，该金属布线线路M4耦接至字线驱动部30。字线WL2通过通孔VWL2、金属布线线路M5和通孔V4耦接至金属布线线路M4，该金属布线线路M4耦接至字线驱动部30。字线WL3通过通孔VWL3、金属布线线路M6、通孔V5、金属布线线路M5和通孔V4耦接至金属布线线路M4，该金属布线线路M4耦接至字线驱动部30。字线WL4通过通孔VWL4、金属布线线路M6、通孔V5、金属布线线路M5和通孔V4耦接至金属布线线路M4，该金属布线线路M4耦接至字线驱动部30。
位线驱动部40(图2)通过耦接部41耦接至多条位线BL。存储器单元阵列20中的位线BL在Y方向上耦接至插入存储器单元阵列20的两个耦接部41中的一个耦接部。
如图4所示，耦接部41包括金属布线线路M4、通孔V4、金属布线线路M5、通孔V5、金属布线线路M6以及通孔VBL1和VBL2。通孔V4将金属布线线路M4和金属布线线路M5彼此耦接，并且通孔VBL1将位线BL1和金属布线线路M5彼此耦接。如图4的左侧所示，利用铜(Cu)，通过所谓的双镶嵌工艺一体地形成彼此耦接的通孔VBL1、金属布线线路M5和通孔V4。通孔V5将金属布线线路M5和金属布线线路M6彼此耦接，通孔VBL2将位线BL2和金属布线线路M6彼此耦接。借助于所谓的双镶嵌工艺，使用铜(Cu)一体地形成如图4的右侧所示的彼此耦接的通孔VBL2、金属布线线路M6和通孔V5。
图9示出了耦接部41的布局模式的一部分。在耦接部41的布局模式中，在图9中示出的模式PT4在X方向上并排布置。图9示出了位线BL1和BL2、金属布线线路M5和M6以及通孔V4、V5、VBL1和VBL2的图案。在该耦接部41中，位线BL2的图案可以与位线BL1的图案相同。通孔VBL2的图案可以与通孔VBL1的图案相同。
图10示出了耦接部41中位线BL与位线驱动部40之间的耦接的示例。位线BL1通过通孔VBL1、金属布线线路M5和通孔V4耦接至金属布线线路M4(未示出)，该金属布线线路M4耦接至位线驱动部40。位线BL2通过通孔VBL2、金属布线线路M6、通孔V5、金属布线线路M5和通孔V4耦接至金属布线线路M4(未示出)，该金属布线线路M4耦接至位线驱动部40。
在该示例中，如图3所示，字线WL1通过通孔VWL1、金属布线线路M5、通孔V5、金属布线线路M6和通孔VWL3耦接至字线WL3。这允许字线WL1和WL3由字线驱动部30共同驱动。同时，如图4所示，位线BL1不耦接至位线BL2。这允许位线BL1和BL2被位线驱动部40分别驱动。以此方式，字线WL1和WL3彼此耦接，而位线BL1和BL2被单独驱动，从而使得存储器单元MC1和MC3能够被单独驱动。
同样地，如图3所示，字线WL2通过通孔VWL2、金属布线线路M5、通孔V5、金属布线线路M6和通孔VWL4耦接至字线WL4。这允许字线WL2和WL4由字线驱动部30共同驱动。同时，如图4所示，位线BL2不耦接至位线BL1。这允许位线BL1和BL2被位线驱动部40分别驱动。以这种方式，字线WL2和WL4彼此耦接，而位线BL1和BL3被单独驱动，从而使得存储器单元MC2和MC4能够被单独驱动。
这里，存储器单元层LMC1对应于本公开中的“第一存储器单元层”的具体实例。字线WL1对应于本公开中的“第一选择线”的具体实例。位线BL1对应于本公开中的“第二选择线”的具体实例。存储器单元层LMC2对应于本公开中的“第二存储器单元层”的具体实例。字线WL3对应于本公开中的“第三选择线”的具体示例。位线BL2对应于本公开中的“第四选择线”的具体实例。布线层LM5对应于本公开中的“第一布线层”的具体实例。布线层LM4对应于本公开中的“第二布线层”的具体实例。布线层LM6对应于本公开中的“第三布线层”的具体实例。通孔VWL1对应于本公开中的“第一通孔”的具体实例。通孔VWL3对应于本公开中的“第三通孔”的具体实例。字线驱动部30对应于本公开中的“驱动电路”的具体实例。通孔VBL1对应于本公开中的“第五通孔”的具体实例。通孔VBL2对应于本公开中的“第六通孔”的具体实例。
[运行和工作]
接着，对本实施方式的半导体设备1的运行及工作进行说明。
(整体运行的概述)
首先，参照图1和图2对半导体设备1的整体运行的概述进行描述。存储器部件10存储信息。在存储器部件10中，设置在存储器单元阵列20中的存储器单元MC存储信息。字线驱动部30驱动设置在存储器单元阵列20中的多个字线WL。位线驱动部40驱动设置在存储器单元阵列20中的多条位线BL。例如，字线驱动部30和位线驱动部40将6V的选择电压Vsel施加至存储器单元MC的端子TU，并且将0V的选择电压Vsel施加至端子TL，从而设置存储器单元MC。此外，例如，字线驱动部30和位线驱动部40将6V的选择电压Vsel施加至存储器单元MC的端子TL，并且将0V的选择电压Vsel施加至端子TU，从而重置存储器单元MC。此外，例如，字线驱动部30和位线驱动部40将5V的选择电压Vsel施加至存储器单元MC的端子TU，并且将1V的选择电压Vsel施加至端子TL，从而从存储器单元MC读取信息。
(效果)
半导体设备1设置有存储器单元层LMC1、布线层M5和存储器单元层LMC2。存储器单元层LMC1设置有在X方向上延伸的字线WL、在Y方向上延伸的位线BL以及耦接至字线WL和位线BL的存储器单元MC。此外，存储器单元层LMC2设置有在X方向上延伸的字线WL、在Y方向上延伸的位线BL以及耦接至字线WL和位线BL的存储器单元MC。此外，布线层M5设置在两个存储器单元层LMC1和LMC2之间。由此，半导体设备1的制造变得容易。
即，例如，在没有布线层设置在两个存储器单元层之间的情况下，四个存储层设置在一个存储器单元层LMC中，如在图11中示出的存储器部件10R中。这可能使得难以制造半导体设备。具体地，包括在该存储器单元层LMC中的层数增加，从而可能使得难以制造半导体设备。此外，例如，存储器单元层LMC厚，并且因此通孔V4和VWL1的高度增加，这因此导致这些通孔的高长宽比。结果，例如，产量可能降低。另外，由于高长宽比的通孔V4和低长宽比的通孔VWL3在同一双镶嵌工艺中形成，因此，例如，长宽比的差异大，有可能导致成品率降低。因此，可能难以制造半导体设备。
同时，在半导体设备1中，布线层M5设置在存储器单元层LMC1和存储器单元层LMC2之间。这使得存储器单元层LMC1能够设置有四个存储层中的两个存储层并且存储器单元层LMC2能够设置有剩余的两个存储层。即，能够减少包括在存储器单元层LMC1和LMC2中的每个中的层的数量，从而使得更容易制造半导体设备1。此外，如图3和图4所示，可以使存储器单元层LMC1和LMC2变薄，因此使得能够降低通孔V4和V5的高度，从而使得可以抑制成品率的降低。此外，可以减小通孔V4的长宽比与通孔VWL2的长宽比之间的差异，并且可以减小通孔V5的长宽比与通孔VWL4的长宽比之间的差异，从而使得可以抑制产率的降低。因此，半导体设备1的制造变得容易。
此外，在半导体设备1中，例如，布线层M5和通孔VWL1使用双镶嵌工艺形成。即，布线层M5和通孔VWL1使用相同的材料一体地配置。由此，半导体设备1的制造变得容易。即，例如，在金属布线线路M4和字线WL1通过通孔彼此直接耦接的情况下，该通孔不能通过常用的双镶嵌工艺形成。在这种情况下，例如，通孔形成于金属布线线路M4上，并且字线WL1形成于该通孔上。由此形成的通孔也称为上通孔。在这种情况下，需要使用较不常见的制造工艺来形成该通孔，这可能成本高并且可能降低产率，从而使得制造困难。同时，在半导体设备1中，通常使用的双镶嵌工艺用于制造这些通孔，从而使得可以降低成本以及降低产率的可能性。上面已经通过例示布线层M5和通孔VWL1给出了描述；然而，对于布线层M5和通孔VWL2、布线层M6和通孔VWL3、布线层M6和通孔VWL4、布线层M5和通孔VBL1、以及布线层M6和通孔VBL2也是如此。因此，半导体设备1的制造变得容易。
此外，在半导体设备1中，可以允许字线WL1、存储器单元MC1、位线BL1、存储器单元MC2、字线WL2以及存储器单元层LMC1中的通孔VWL1、VWL2和VBL1的相应布局，以及字线WL3、存储器单元MC3、位线BL2、存储器单元MC4、字线WL4以及存储器单元层LMC2中的通孔VWL3、VWL4和VBL2的相应布局相同。由此，能够减少半导体制造工艺中使用的掩模数，能够降低制造成本。因此，半导体设备1的制造变得容易。
[效果]
如上所述，在本实施方式中，布线层设置在两个存储器单元层之间，从而使得更容易制造半导体设备。
在本实施方式中，例如，布线层和通孔使用双镶嵌工艺由相同的材料一体地配置，从而使得更容易制造半导体设备。
在本实施方式中，可以减少掩模的数量，从而使得更容易制造半导体设备。
[变形例1-1]
在前述实施方式中，如图3和图8所示，在耦接部31中，字线WL1和字线WL3彼此耦接，并且字线WL2和字线WL4彼此耦接，但这不是限制性的。可替代地，例如，如图12所示的存储器部件10A中，在耦接部31A中，字线WL1和字线WL3可以不彼此耦接，并且字线WL2和WL4可以不彼此耦接。
<2.第二实施方式>
接下来，描述根据第二实施方式的半导体设备2。在本实施方式中，改变存储器单元层LMC1和LMC2中的存储器单元MC的存储层的数量。应注意，与根据前述第一实施方式的半导体设备1的组件基本相同的组件由相同的参考标号表示，并且适当地省略其描述。
与根据前述第一实施方式的半导体设备1(图1)相似，半导体设备2包括存储器部件110和外围电路部件80。与根据前述第一实施方式的存储器部件10(图1和图2)类似，存储器部件110包括多个存储器单元阵列120、多个字线驱动部130和多个位线驱动部140。多个存储器单元阵列120、多个字线驱动部130和多个位线驱动部140的布置与根据前述第一实施方式的多个存储器单元阵列20、多个字线驱动部30和多个位线驱动部40的布置(图2)相似。
图13和图14各自示出了存储器部件110中的层配置的实例。
在存储器单元层LMC1中，形成多个字线WL(字线WL1)、多个存储器单元MC(存储器单元MC1)和多个位线BL(位线BL1)。如图2所示，在XY平面中，字线WL1被设置成在X方向上延伸并且在Y方向上对准，并且位线BL1被设置成在Y方向上延伸并且在X方向上对准。多个位线BL1形成于其中形成多个字线WL1的选择线层上的选择线层中。该配置允许多个字线WL1和多个位线BL1在XY平面中彼此相交。多个存储器单元MC1形成于其中形成多个字线WL1的选择线层与其中形成多个位线BL1的选择线层之间的存储层中。
在存储器单元层LMC2中，形成多个字线WL(字线WL2)、多个存储器单元MC(存储器单元MC2)和多个位线BL(位线BL2)。如图2所示，在XY平面中，字线WL2被设置为在X方向上延伸并且在Y方向上对准，并且位线BL2被设置为在Y方向上延伸并且在X方向上对准。多个位线BL2形成于其中形成多个字线WL2的选择线层上的选择线层中。该配置允许多个字线WL2和多个位线BL2在XY平面中彼此相交。多个存储器单元MC2形成于其中形成多个字线WL2的选择线层与其中形成多个位线BL2的选择线层之间的存储层中。
类似于前述第一实施方式的情况(图2)，字线驱动部130通过耦接部131耦接至多个字线WL。如图13所示，耦接部131包括金属布线线路M4、通孔V4、金属布线线路M5、通孔V5、金属布线线路M6、以及通孔VWL1和VWL2。利用铜(Cu)通过所谓的双镶嵌工艺一体地形成彼此耦接的通孔VWL1、金属布线线路M5和通孔V4。同样地，彼此耦接的通孔VWL2、金属布线线路M6和通孔V5借助于所谓的双镶嵌工艺使用铜(Cu)一体地形成。
图15示出了耦接部131的布局模式的一部分。在耦接部31的布局模式中，在图15中示出的模式PT13在Y方向上并排布置。图15示出字线WL1和WL2、金属布线线路M4和M5、以及通孔V4、V5、VWL1和VWL2的图案。在该耦接部131中，字线WL2的图案可以与字线WL1的图案相同，通孔VWL2的图案可以与通孔VWL1的图案相同。
字线WL1通过通孔VWL1、金属布线线路M5和通孔V4耦接至金属布线线路M4，该金属布线线路M4耦接至字线驱动部130。字线WL2通过通孔VWL2、金属布线线路M6、通孔V5、金属布线线路M5和通孔V4耦接至金属布线线路M4，该金属布线线路M4耦接至字线驱动部130。
类似于前述第一实施方式的情况(图2)，位线驱动部140通过耦接部141耦接至多条位线BL。如图14所示，耦接部141包括金属布线线路M4、通孔V4、金属布线线路M5、通孔V5、金属布线线路M6以及通孔VBL1和VBL2。利用铜(Cu)通过所谓的双镶嵌工艺一体地形成彼此耦接的通孔VBL1、金属布线线路M5和通孔V4。同样地，利用铜(Cu)，通过所谓的双镶嵌工艺一体地形成彼此耦接的通孔VBL2、金属布线线路M6和通孔V5。
图16示出了耦接部141的布局模式的一部分。在耦接部141的布局模式中，图16中示出的模式PT14在X方向上并排布置。图16示出了位线BL1、金属布线线路M4和M5以及通孔V4和VBL1的图案。在该耦接部141中，位线BL2的图案可以与位线BL1的图案相同。金属布线线路M6的图案可以与金属布线线路M5的图案相同。通孔V5的图案可以与通孔V4的图案相同，通孔VBL2的图案可以与通孔VBL1的图案相同。
图17示出了耦接部141中的位线BL与位线驱动部140之间的耦接的示例。位线BL1通过通孔VBL1、金属布线线路M5和通孔V4耦接至金属布线线路M4，金属布线线路M4耦接至位线驱动部140。位线BL2通过通孔VBL2、金属布线线路M6、通孔V5、金属布线线路M5和通孔V4耦接至金属布线线路M4，金属布线线路M4耦接至位线驱动部140。
在该实例中，如图14所示，位线BL1通过通孔VBL1、金属布线线路M5、通孔V5、金属布线线路M6和通孔VBL2耦接至位线BL2。这允许位线BL1和BL2被位线驱动部140共同驱动。同时，如图13所示，字线WL1不耦接至字线WL2。这允许字线WL1和WL2被字线驱动部130单独驱动。以这种方式，位线BL1和BL2彼此耦接，而字线WL1和WL2被单独驱动，从而使得存储器单元MC1和MC2能够单独驱动。
在半导体设备2中，存储器单元层LMC1设有一个存储层，存储器单元层LMC2设有一个存储层；布线层M5设置在两个存储器单元层LMC1和LMC2之间。同样在这种情况下，与一个存储器单元层LMC设置有两个存储层的情况相比，可以促进半导体设备1的制造。
此外，在半导体设备2中，与根据上述第一实施方式的半导体设备1类似，布线层和通孔使用双镶嵌工艺由相同的材料一体地配置，从而使得更容易制造半导体设备1。
此外，在半导体设备2中，可以允许字线WL1、存储器单元MC1、位线BL1以及存储器单元层LMC1中的通孔VWL1和VBL1的相应布局，以及字线WL2、存储器单元MC2、位线BL2以及存储器单元层LMC2中的通孔VWL2和VBL2的相应布局相同。由此，能够减少半导体制造工艺中使用的掩模数，能够降低制造成本。因此，半导体设备2的制造变得容易。
如上所述，在本实施方式中，布线层设置在两个存储器单元层之间，从而使得更容易制造半导体设备。
在本实施方式中，例如，布线层和通孔使用双镶嵌工艺由相同的材料一体地配置，从而使得更容易制造半导体设备。
在本实施方式中，可以减少掩模的数量，从而使得更容易制造半导体设备。
[变形例2-1]
在上述实施方式中，如图14和图17所示，位线BL1和位线BL2在耦接部141中彼此耦接，但这不是限制性的。可替换的，例如，如图18所示的存储器部件110A中，位线BL1和位线BL2可不在耦接部141A中彼此耦接。
虽然以上已经参考一些实施方式和变形例给出了本技术的描述，但是本技术不限于这些实施方式等，并且可以各种方式进行修改。
例如，在前述实施方式等的每个实施方式中，设置了两个存储器单元层LMC，但这不是限制性的。可替代地，例如，可以提供三个或更多个存储器单元层LMC。期望布线层设置在这些存储器单元层LMC之间。
应注意的是，在此所描述的效果仅仅是说明性的而非限制性的，并且可以包括其他效果。
应当注意，本技术可以具有以下配置。根据以下配置的技术，可以促进半导体设备的制造。
(1)
一种半导体设备，包括：
第一存储器单元层，包括在第一方向上延伸的第一选择线、在第二方向上延伸的第二选择线，以及耦接至第一选择线和第二选择线的第一存储器单元；
第二存储器单元层，被设置在所述第一存储器单元层之上，并且包括在所述第一方向上延伸的第三选择线、在所述第二方向上延伸的第四选择线，以及耦接至所述第三选择线和所述第四选择线的第二存储器单元；以及
第一布线层，设置在所述第一存储器单元层和所述第二存储器单元层之间并且包括第一金属布线线路。
(2)
根据(1)所述的半导体设备，进一步包括第一通孔，所述第一通孔设置在所述第一布线层下方并且与所述第一金属布线线路一体地配置，所述第一通孔将所述第一金属布线线路与所述第一存储器单元层的所述第一选择线彼此耦接。
(3)
根据(1)或(2)的半导体设备，还包括设置在第一布线层下方并且由与第一金属布线线路相同的材料配置的第一通孔，第一通孔将第一金属布线线路与第一存储器单元层的第一选择线彼此耦接。
(4)
根据(2)或(3)所述的半导体设备，进一步包括：
第二布线层，包括设置在所述第一存储器单元层下方的第二金属布线线路；
第二通孔，所述第二通孔设置在所述第一布线层与所述第二布线层之间并且与所述第一金属布线线路一体地配置，所述第二通孔将所述第一金属布线线路与所述第二金属布线线路彼此耦接；以及
驱动电路，所述驱动电路设置在所述第二布线层的下方并且与所述第二金属布线线路耦接，所述驱动电路驱动所述第一存储器单元层的所述第一选择线。
(5)
根据(2)至(4)中任一项所述的半导体设备，进一步包括：
第三布线层，包括设置在所述第二存储器单元层之上的第三金属布线线路；以及
第三通孔，所述第三通孔设置在所述第三布线层与所述第一布线层之间并且与所述第三金属布线线路一体地配置，所述第三通孔将所述第二存储器单元层的所述第三金属布线线路和所述第三选择线彼此耦接。
(6)
根据(5)所述的半导体设备，进一步包括第四通孔，所述第四通孔设置在所述第三布线层与所述第一布线层之间并且与所述第三金属布线线路一体地配置，所述第四通孔将所述第三金属布线线路与所述第一金属布线线路彼此耦接。
(7)
根据(5)所述的半导体设备，进一步包括：
第四通孔，设置在所述第三布线层与所述第一布线层之间；以及
驱动电路，设置在第一存储器单元层下方，驱动第二存储器单元层的第三选择线；
所述第一布线层包括耦接至所述驱动电路的第四金属布线线路，并且
所述第四通孔与所述第三金属布线线路一体地形成，并将所述第三金属布线线路与所述第四金属布线线路彼此耦接。
(8)
根据(5)至(7)中任一项所述的半导体设备，其中，设置在第三布线层与第一布线层之间的第三通孔和设置在第一布线层下面的第一通孔在包括第一方向和第二方向的平面中布置在相同位置处。
(9)
根据(8)所述的半导体设备，进一步包括：
第五通孔，设置在所述第一布线层的下方；以及
第六通孔，设置在所述第三布线层与所述第一布线层之间，其中，
所述第一布线层包括第五金属布线线路；
所述第三布线层包括第六金属布线线路，
所述第五通孔与所述第五金属布线线路一体地形成，并将所述第五金属布线线路与所述第二选择线彼此耦接，
所述第六通孔与所述第六金属布线线路一体地配置，并且将所述第六金属布线线路和所述第四选择线彼此耦接，并且
所述第五通孔和所述第六通孔在包括所述第一方向和第二方向的平面中布置在相同位置处。
(10)
根据(1)至(9)中任一项所述的半导体设备，其中
所述第一存储器单元层中的所述第一选择线和所述第二存储器单元层中的所述第三选择线在包括所述第一方向和所述第二方向的平面中布置在相同位置处，并且
所述第一存储器单元层中的所述第二选择线和所述第二存储器单元层中的所述第四选择线在包括所述第一方向和所述第二方向的平面中布置在相同位置处。
(11)
根据(1)至(10)中任一项所述的半导体设备，其中
所述第一存储器单元层进一步包括在所述第一方向上延伸的第五布线线路以及耦接至所述第二选择线和所述第五布线线路的第三存储器单元，以及
所述第二存储器单元层进一步包括在所述第一方向上延伸的第六布线线路以及耦接至所述第四选择线和所述第六布线线路的第四存储器单元。
本申请基于2020年11月10日向日本专利局提交的日本专利申请第2020-187190号要求优先权，其全部内容结合于此作为参考。
本领域技术人员应理解，根据设计需求和其他因素，可出现各种修改、组合、子组合和变更，只要它们在所附权利要求或其等效物的范围内。

Claims (11)

1.一种半导体设备，包括：
第一存储器单元层，包括在第一方向上延伸的第一选择线、在第二方向上延伸的第二选择线，以及耦接至所述第一选择线和所述第二选择线的第一存储器单元；
第二存储器单元层，被设置在所述第一存储器单元层之上，并且包括在所述第一方向上延伸的第三选择线、在所述第二方向上延伸的第四选择线，以及耦接至所述第三选择线和所述第四选择线的第二存储器单元；以及
第一布线层，设置在所述第一存储器单元层和所述第二存储器单元层之间并且包括第一金属布线线路。
2.根据权利要求1所述的半导体设备，进一步包括：第一通孔，所述第一通孔设置在所述第一布线层下方并且与所述第一金属布线线路一体地配置，所述第一通孔将所述第一存储器单元层的所述第一金属布线线路和所述第一选择线彼此耦接。
3.根据权利要求1所述的半导体设备，进一步包括：第一通孔，设置在所述第一布线层下方并且由与所述第一金属布线线路相同的材料配置，所述第一通孔将所述第一金属布线线路与所述第一存储器单元层的所述第一选择线彼此耦接。
4.根据权利要求2所述的半导体设备，进一步包括：
第二布线层，包括设置在所述第一存储器单元层下方的第二金属布线线路；
第二通孔，所述第二通孔设置在所述第一布线层与所述第二布线层之间并且与所述第一金属布线线路一体地配置，所述第二通孔将所述第一金属布线线路与所述第二金属布线线路彼此耦接；以及
驱动电路，所述驱动电路设置在所述第二布线层的下方并且与所述第二金属布线线路耦接，所述驱动电路驱动所述第一存储器单元层的所述第一选择线。
5.根据权利要求2所述的半导体设备，进一步包括：
第三布线层，包括设置在所述第二存储器单元层之上的第三金属布线线路；以及
第三通孔，所述第三通孔设置在所述第三布线层与所述第一布线层之间并且与所述第三金属布线线路一体地配置，所述第三通孔将所述第二存储器单元层的所述第三金属布线线路和所述第三选择线彼此耦接。
6.根据权利要求5所述的半导体设备，进一步包括：第四通孔，所述第四通孔设置在所述第三布线层与所述第一布线层之间并且与所述第三金属布线线路一体地配置，所述第四通孔将所述第三金属布线线路与所述第一金属布线线路彼此耦接。
7.根据权利要求5所述的半导体设备，进一步包括：
第四通孔，设置在所述第三布线层与所述第一布线层之间；以及
驱动电路，被设置在所述第一存储器单元层的下方，并且驱动所述第二存储器单元层的第三选择线，其中，
所述第一布线层包括耦接至所述驱动电路的第四金属布线线路，并且
所述第四通孔与所述第三金属布线线路一体地形成，并将所述第三金属布线线路与所述第四金属布线线路彼此耦接。
8.根据权利要求5所述的半导体设备，其中，设置在所述第三布线层与所述第一布线层之间的所述第三通孔和设置在所述第一布线层下方的所述第一通孔在包括所述第一方向和所述第二方向的平面中布置在相同位置处。
9.根据权利要求8所述的半导体设备，进一步包括：
第五通孔，设置在所述第一布线层的下方；以及
第六通孔，设置在所述第三布线层与所述第一布线层之间，其中，
所述第一布线层包括第五金属布线线路；
所述第三布线层包括第六金属布线线路，
所述第五通孔与所述第五金属布线线路一体地配置，并将所述第五金属布线线路与所述第二选择线彼此耦接，
所述第六通孔与所述第六金属布线线路一体地配置，并且将所述第六金属布线线路和所述第四选择线彼此耦接，并且
所述第五通孔和所述第六通孔在包括所述第一方向和所述第二方向的平面中布置在相同位置处。
10.根据权利要求1所述的半导体设备，其中，
所述第一存储器单元层中的所述第一选择线和所述第二存储器单元层中的所述第三选择线在包括所述第一方向和所述第二方向的平面中布置在相同位置处，并且
所述第一存储器单元层中的所述第二选择线和所述第二存储器单元层中的所述第四选择线在包括所述第一方向和所述第二方向的平面中布置在相同位置处。
11.根据权利要求1所述的半导体设备，其中，
所述第一存储器单元层进一步包括在所述第一方向上延伸的第五布线线路以及耦接至所述第二选择线和所述第五布线线路的第三存储器单元，以及
所述第二存储器单元层进一步包括在所述第一方向上延伸的第六布线线路以及耦接至所述第四选择线和所述第六布线线路的第四存储器单元。
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