TW202226236A - 半導體裝置 - Google Patents

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TW202226236A
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metal wiring
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TW110140993A
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寺田晴彦
曾國權
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日商索尼半導體解決方案公司
台灣積體電路製造股份有限公司
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Abstract

本發明之課題在於獲得一種容易製造之半導體裝置。 本揭示之一實施形態之半導體裝置具備：第1記憶胞層，其包含在第1方向上延伸之第1選擇線、在第2方向上延伸之第2選擇線、及連接於前述第1選擇線及前述第2選擇線之第1記憶胞；第2記憶胞層，其設置於較第1記憶胞層更為上方，且包含：在前述第1方向上延伸之第3選擇線、在前述第2方向上延伸之第4選擇線、及連接於前述第3選擇線及前述第4選擇線之第2記憶胞；以及第1配線層，其設置於第1記憶胞層與前述第2記憶胞層之間，包含第1金屬配線。

Description

半導體裝置
本揭示係關於一種可記憶資訊之半導體裝置。
近年來，例如與快閃記憶體相比更高速地進行資料存取之使用電阻變化型記憶體之非揮發性記憶體器件受到關注。例如，於專利文獻1，揭示一種具有1個記憶層或2個記憶層之記憶體器件。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2018-200967號公報
[發明所欲解決之課題]
且說，一般而言，於半導體裝置中，期望容易製造，且期待製造容易度之進一步提高。
期望提供一種容易製造之半導體裝置。 [解決課題之技術手段]
本揭示之一實施形態之半導體裝置具備：第1記憶胞層、第2記憶胞層、及第1配線層。第1記憶胞層包含：在第1方向上延伸之第1選擇線、在第2方向上延伸之第2選擇線、及連接於前述第1選擇線及前述第2選擇線之第1記憶胞。第2記憶胞層設置於較第1記憶胞層更為上方，且包含：在前述第1方向上延伸之第3選擇線、在前述第2方向上延伸之第4選擇線、及連接於前述第3選擇線及前述第4選擇線之第2記憶胞。第1配線層設置於第1記憶胞層與前述第2記憶胞層之間，包含第1金屬配線。
於本揭示之一實施形態之半導體裝置中，設置第1記憶胞層及第2記憶胞層。於第1記憶胞層，設置第1選擇線、第2選擇線、及第1記憶胞，於第2記憶胞層設置第3選擇線、第4選擇線、及第2記憶胞。於第1記憶胞層及第2記憶胞層之間，設置包含第1金屬配線之第1配線層。
以下，對於本揭示之實施形態，參照圖式詳細地進行說明。又，說明將按照以下之順序進行。 1. 第1實施形態(具有4個記憶層之例) 2. 第2實施形態(具有2個記憶層之例)
＜1.第1實施形態＞ [構成例] 圖1係顯示第1實施形態之半導體裝置(半導體裝置1)之一構成例之圖。半導體裝置1具備記憶體部10、及周邊電路部80。
記憶體部10係所謂之交叉點型之記憶體，且係非揮發性之記憶體。記憶體部10具有：複數個記憶胞陣列20、複數個字元線驅動部30、及複數個位元線驅動部40。記憶胞陣列20係記憶胞陣列狀配置而成者。記憶胞陣列20如後述般，具有複數個字元線WL、複數個位元BL線、及複數個記憶胞MC。複數個記憶胞MC各者連接於複數個字元線WL之任一者、及複數個位元線BL之任一者。字元線驅動部30以驅動複數個字元線WL之方式構成。位元線驅動部40以驅動複數個位元線BL之方式構成。
周邊電路部80係包含與記憶體部10之動作關聯之各種電路者。具體而言，周邊電路部80例如包含產生後述之選擇電壓Vsel及非選擇電壓Vinh之電源電路、及產生在進行讀出動作時使用之參考電壓Vref之參考電壓產生電路等。再者，並不限定於此，周邊電路部80可更包含例如規定記憶體部10之動作速度及動作時序之振盪電路及延遲電路。
再者，於該例中，於半導體裝置1設置記憶體部10及周邊電路部80，但並不限定於此，可更設置邏輯電路部，而嵌入(embedded)邏輯電路與非揮發性之記憶體。
圖2係顯示記憶體部10之一構成例之圖。於記憶體部10，複數個記憶胞陣列20在X方向及Y方向上並排設置。於X方向上，記憶胞陣列20及字元線驅動部30交替地配置。於該例中，記憶胞陣列20之一部分以與字元線驅動部30之一部分重疊之方式配置。於Y方向上，記憶胞陣列20及位元線驅動部40交替地配置。於該例中，記憶胞陣列20及位元線驅動部40以相互不重疊之方式配置。於記憶胞陣列20，設置有在X方向上延伸之複數個字元線WL、及在Y方向上延伸之複數個位元線BL。
圖3、4係顯示記憶體部10之層構成之一例之圖。記憶體部10具有6個配線層LM(配線層LM1～LM6)、及2個記憶胞層LMC(記憶胞層LMC1、LMC2)。於6個配線層LM，分別形成金屬配線M1～M6。2個記憶胞層LMC構成記憶胞陣列20。該等之層係在形成有字元線驅動部30及位元線驅動部40之半導體基板90之上按照配線層LM1、配線層LM2、配線層LM3、配線層LM4、記憶胞層LMC1、配線層LM5、記憶胞層LMC2、配線層LM6之順序分別隔著絕緣層而形成。
於記憶胞層LMC1，形成複數個字元線WL(字元線WL1)、複數個記憶胞MC(記憶胞MC1)、複數個位元線BL(位元線BL1)、複數個記憶胞MC(記憶胞MC2)、及複數個字元線WL(字元線WL2)。字元線WL1、WL2及位元線BL1例如使用鎢(W)構成。如圖2所示般，字元線WL1、WL2於XY面內，以在X方向上延伸且在Y方向上排列之方式設置，位元線BL1以在Y方向上延伸且在X方向上排列之方式設置。複數個位元線BL1形成於形成有複數個字元線WL1之選擇線層之上之選擇線層，複數個字元線WL2形成於形成有複數個位元線BL1之選擇線層之上之選擇線層。根據該構成，於XY面內，複數個字元線WL1及複數個位元線BL1相互交叉。複數個記憶胞MC1形成於形成有複數個字元線WL1之選擇線層與形成有複數個位元線BL1之選擇線層之間之記憶層。同樣地，於XY面內，複數個位元線BL1及複數個字元線WL2相互交叉。複數個記憶胞MC2形成於形成有複數個位元線BL1之選擇線層與形成有複數個字元線WL2之選擇線層之間之記憶層。
於記憶胞層LMC2，形成複數個字元線WL(字元線WL3)、複數個記憶胞MC(記憶胞MC3)、複數個位元線BL(位元線BL2)、複數個記憶胞MC(記憶胞MC4)、及複數個字元線WL(字元線WL4)。字元線WL3、WL4及位元線BL2例如使用鎢(W)構成。如圖2所示般，字元線WL3、WL4於XY面內，以在X方向上延伸且在Y方向上排列之方式設置，位元線BL2以在Y方向上延伸且在X方向上排列之方式設置。複數個位元線BL2形成於形成有複數個字元線WL3之選擇線層之上之選擇線層，複數個字元線WL4形成於形成有複數個位元線BL2之選擇線層之上之選擇線層。根據該構成，於XY面內，複數個字元線WL3及複數個位元線BL2相互交叉。複數個記憶胞MC3形成於形成有複數個字元線WL3之選擇線層與形成有複數個位元線BL2之選擇線層之間之記憶層。同樣地，於XY面內，複數個位元線BL2及複數個字元線WL4相互交叉。複數個記憶胞MC4形成於形成有複數個位元線BL2之選擇線層與形成有複數個字元線WL4之選擇線層之間之記憶層。
圖5係顯示記憶胞MC之一構成例之圖。記憶胞MC具有：端子TU、TL，記憶元件VR，及選擇元件SE。
端子TU連接於字元線WL及位元線BL中之形成有該記憶胞MC之記憶層之上之選擇線，端子TL連接於形成有該記憶胞MC之記憶層之下之選擇線。於該例中，如圖3、4所示般，記憶胞MC1之端子TU連接於複數個位元線BL1之任一者，端子TL連接於複數個字元線WL1之任一者。記憶胞MC2之端子TU連接於複數個字元線WL2之任一者，端子TL連接於複數個位元線BL1之任一者。記憶胞MC3之端子TU連接於複數個位元線BL2之任一者，端子TL連接於複數個字元線WL3之任一者。記憶胞MC4之端子TU連接於複數個字元線WL4之任一者，端子TL連接於複數個位元線BL2之任一者。
記憶元件VR係電阻變化型之記憶元件，且係相應於施加於兩端間之電壓之電壓差之極性，而電阻狀態RS可逆地變化者。換言之，記憶元件VR相應於在兩端間流動之電流之方向，而電阻狀態RS可逆地變化。記憶元件VR例如可使用離子源層及電阻變化層積層而成者。記憶元件VR之一端連接於記憶胞MC之端子TU，另一端連接於選擇元件SE之一端。
圖6係示意性地顯示記憶元件VR之電阻值之分佈之圖。記憶元件VR取得可識別之2個電阻狀態RS(高電阻狀態HRS及低電阻狀態LRS)。於該例中，高電阻狀態HRS與資料「0」建立對應，低電阻狀態LRS例如與資料「1」建立對應。亦即，記憶元件VR作為記憶1位元之資料之記憶元件發揮功能。例如，將自高電阻狀態HRS向低電阻狀態LRS變化稱為「設置」，將自低電阻狀態LRS向高電阻狀態HRS變化稱為「重置」。
如圖3、4所示般，包含記憶元件VR之層沿著其上之選擇線而形成。具體而言，包含記憶元件VR之層，於記憶胞MC1中，如圖4所示般，沿著位元線BL1形成，於記憶胞MC2中，如圖3所示般，沿著字元線WL2形成，於記憶胞MC3中，如圖4所示般，沿著位元線BL2形成，於記憶胞MC4中，如圖3所示般，沿著字元線WL4形成。
選擇元件SE(圖5)係具有雙方向二極體特性者。具體而言，選擇元件SE在施加於兩端間之電壓之電壓差之絕對值大於特定之電壓差時成為導通狀態(ON狀態)，在電壓差之絕對值小於特定之電壓差時成為非導通狀態(關斷(OFF)狀態)。選擇元件SE之一端連接於記憶元件VR之另一端，另一端連接於記憶胞MC之TL端子。
於設置記憶胞MC之情形下，對端子TU施加例如6 V之選擇電壓Vsel，且對端子TL施加例如0 V之選擇電壓Vsel。藉此，選擇元件SE成為導通狀態，如圖5所示般，設置電流Iset自端子TU向端子TL流動，而設置記憶元件VR。於重置記憶胞MC時，對端子TL施加例如6 V之選擇電壓Vsel，且對端子TU施加例如0 V之選擇電壓Vsel。藉此，選擇元件SE成為導通狀態，重置電流Irst自端子TL向端子TU流動，而重置記憶元件VR。又，於對記憶胞MC進行讀出動作時，對端子TU施加例如5 V之選擇電壓Vsel，且對端子TL施加例如1 V之選擇電壓Vsel。藉此，感測電流Isns自端子TU向端子TL流動。而且，藉由設置於字元線驅動部30之未圖示之感測放大器，對在該記憶胞MC中產生之電壓與參考電壓Vref進行比較，而判別記憶元件VR之電阻狀態RS。
字元線驅動部30(圖2)經由連接部31連接於複數個字元線WL。記憶胞陣列20之字元線WL於X方向上，連接於隔著該記憶胞陣列20之2個連接部31之任一者。
連接部31如圖3所示般，包含：金屬配線M4、通孔V4、金屬配線M5、通孔V5、金屬配線M6、及通孔VWL1～VWL4。通孔V4連接金屬配線M4與金屬配線M5，通孔VWL1連接字元線WL1與金屬配線M5，通孔VWL2連接字元線WL2與金屬配線M5。於圖3中在左側示出之相互連接之通孔VWL1、金屬配線M5、及通孔V4係藉由所謂之雙鑲嵌製程使用銅(Cu)作為一體而形成。通孔VWL1及通孔V4藉由該雙鑲嵌製程與金屬配線M5一起形成，以分別連接金屬配線M5與位於其下層之字元線WL1及金屬配線M4之方式形成，因此亦稱為下通孔。同樣地，圖3中於右側示出之互相連接之通孔VWL2、金屬配線M5、及通孔V4係藉由所謂之雙鑲嵌製程使用銅(Cu)作為一體而形成。通孔V5連接金屬配線M5與金屬配線M6，通孔VWL3連接字元線WL3與金屬配線M6，通孔VWL4連接字元線WL4與配線層M6。圖3中在左側示出之相互連接之通孔VWL3、金屬配線M6、及通孔V5係藉由所謂之雙鑲嵌製程使用銅(Cu)作為一體而形成。同樣地，圖3中於右側示出之相互連接之通孔VWL4、金屬配線M6、及通孔V5係藉由所謂之雙鑲嵌製程使用銅(Cu)作為一體而形成。
圖7係顯示連接部31之佈局圖案之一部分之圖。連接部31之佈局圖案係圖7所示之圖案PT3於Y方向上並排設置而成者。該圖7顯示字元線WL1、WL2、金屬配線M4、M5、及通孔V4、VWL1、VWL2之圖案。於該連接部31，字元線WL3之圖案可設為與字元線WL1之圖案相同，字元線WL4之圖案可設為與字元線WL2之圖案相同。金屬配線M6之圖案可設為與金屬配線M5之圖案相同。通孔VWL3之圖案可設為與通孔VWL1之圖案相同，通孔VWL4之圖案可設為與通孔VWL2之圖案相同。
圖8係顯示連接部31之字元線WL與字元線驅動部30之連接例之圖。該圖8所示之佈局圖案顯示圖7所示之圖案PT3之左端附近。字元線WL1經由通孔VWL1、金屬配線M5、通孔V4，連接於與字元線驅動部30連接之金屬配線M4。字元線WL2經由通孔VWL2、金屬配線M5、通孔V4，連接於與字元線驅動部30連接之金屬配線M4。字元線WL3經由通孔VWL3、金屬配線M6、通孔V5、金屬配線M5、通孔V4，連接於與字元線驅動部30連接之金屬配線M4。字元線WL4經由通孔VWL4、金屬配線M6、通孔V5、金屬配線M5、通孔V4，連接於與字元線驅動部30連接之金屬配線M4。
位元線驅動部40(圖2)經由連接部41而連接於複數個位元線BL。記憶胞陣列20中之位元線BL於Y方向上，連接於隔著該記憶胞陣列20之2個連接部41之任一者。
連接部41如圖4所示般，包含金屬配線M4、通孔V4、金屬配線M5、通孔V5、金屬配線M6、及通孔VBL1、VBL2。通孔V4連接金屬配線M4與金屬配線M5，通孔VBL1連接位元線BL1與金屬配線M5。圖4中於左側示出之相互連接之通孔VBL1、金屬配線M5、及通孔V4乃藉由所謂之雙鑲嵌製程，使用銅(Cu)作為一體而形成。通孔V5連接金屬配線M5與金屬配線M6，通孔VBL2連接位元線BL2與金屬配線M6。圖4中於右側示出之相互連接之通孔VBL2、金屬配線M6、及通孔V5乃藉由所謂之雙鑲嵌製程，使用銅(Cu)作為一體而形成。
圖9係顯示連接部41之佈局圖案之一部分者。連接部41之佈局圖案係將圖9所示之圖案PT4於X方向上並排設置者。該圖9顯示位元線BL1、BL2、金屬配線M5、M6、通孔V4、V5、VBL1、VBL2之圖案。於該連接部41，位元線BL2之圖案可設為與位元線BL1之圖案相同。通孔VBL2之圖案可設為與通孔VBL1之圖案相同。
圖10係顯示連接部41之位元線BL與位元線驅動部40之連接例者。位元線BL1經由通孔VBL1、金屬配線M5、通孔V4，連接於與位元線驅動部40連接之金屬配線M4(未圖示)。位元線BL2經由通孔VBL2、金屬配線M6、通孔V5、金屬配線M5、通孔V4，連接於與位元線驅動部40連接之金屬配線M4(未圖示)。
於該例中，如圖3所示般，字元線WL1經由通孔VWL1、金屬配線M5、通孔V5、金屬配線M6、及通孔VWL3與字元線WL3連接。藉此，字元線WL1、WL3被字元線驅動部30彙總驅動。另一方面，如圖4所示般，位元線BL1不與位元線BL2連接。藉此，位元線BL1、BL2被位元線驅動部40個別地驅動。如此般，由於字元線WL1、WL3相互連接，但位元線BL1、BL2被個別地驅動，因此，記憶胞MC1、MC3可被個別的驅動。
同樣地，如圖3所示般，字元線WL2經由通孔VWL2、金屬配線M5、通孔V5、金屬配線M6、及通孔VWL4與字元線WL4連接。藉此，字元線WL2、WL4被字元線驅動部30彙總驅動。另一方面，如圖4所示般，位元線BL2不與位元線BL1連接。藉此，位元線BL1、BL2被位元線驅動部40個別地驅動。如此般，由於字元線WL2、WL4相互連接，但位元線BL1、BL3被個別地驅動，因此，記憶胞MC2、MC4可被個別地驅動。
此處，記憶胞層LMC1與本揭示之「第1記憶胞層」之一具體例對應。字元線WL1與本揭示之「第1選擇線」之一具體例對應。位元線BL1與本揭示之「第2選擇線」之一具體例對應。記憶胞層LMC2與本揭示中之「第2記憶胞層」之一具體例對應。字元線WL3與本揭示中之「第3選擇線」之一具體例對應。位元線BL2與本揭示中之「第4選擇線」之一具體例對應。配線層LM5與本揭示中之「第1配線層」之一具體例對應。配線層LM4與本揭示中之「第2配線層」之一具體例對應。配線層LM6與本揭示中之「第3配線層」之一具體例對應。通孔VWL1與本揭示中之「第1通孔」之一具體例對應。通孔VWL3與本揭示中之「第3通孔」之一具體例對應。字元線驅動部30與本揭示中之「驅動電路」之一具體例對應。通孔VBL1與本揭示中之「第5通孔」之一具體例對應。通孔VBL2與本揭示中之「第6通孔」之一具體例對應。
[動作及作用] 接著，對於本實施形態之半導體裝置1之動作及作用進行說明。
(整體動作概要) 首先，參照圖1、2，對於半導體裝置1之整體動作概要進行說明。記憶體部10記憶資訊。於記憶體部10，設置於記憶胞陣列20之記憶胞MC記憶資訊。字元線驅動部30驅動設置於記憶胞陣列20之複數個字元線WL。位元線驅動部40驅動設置於記憶胞陣列20之複數個位元線BL。字元線驅動部30及位元線驅動部40藉由對記憶胞MC之端子TU施加例如6 V之選擇電壓Vsel，且對端子TL施加例如0 V之選擇電壓Vsel，而設置該記憶胞MC。又，字元線驅動部30及位元線驅動部40藉由對記憶胞MC之端子TL施加例如6 V之選擇電壓Vsel，且對端子TU施加例如0 V之選擇電壓Vsel，而重置該記憶胞MC。又，字元線驅動部30及位元線驅動部40藉由對記憶胞MC之端子TU施加例如5 V之選擇電壓Vsel，對端子TL施加例如1 V之選擇電壓Vsel，而自該記憶胞MC讀出資訊。
(作用) 於半導體裝置1中，設置記憶胞層LMC1、配線層M5、及記憶胞層LMC2。於記憶胞層LMC1，設置在X方向上延伸之字元線WL、在Y方向上延伸之位元線BL、及連接於字元線WL及位元線BL之記憶胞MC。又，於記憶胞層LMC2，設置在X方向上延伸之字元線WL、在Y方向上延伸之位元線BL、及連接於字元線WL及位元線BL之記憶胞MC。而且，將配線層M5設置於2個記憶胞層LMC1、LMC2之間。藉此，可容易製造半導體裝置1。
亦即，例如，於在2個記憶胞層之間不設置配線層之情形下，如圖11所示之記憶體部10R般，成為於1個記憶胞層LMC設置4個記憶層。藉此，有不易進行半導體裝置之製造之虞。具體而言，由於該記憶胞層LMC所含之層之數增加，因此會不易製造半導體裝置。又，例如，由於記憶胞層LMC厚，因此通孔V4、VWL1之高度變高，故該等通孔之縱橫比變高，其結果為，例如，有成品率下降之虞。又，由於縱橫比高之通孔V4及縱橫比低之通孔VWL3係以相同之雙鑲嵌製程形成，故縱橫比之差大，因此例如有成品率下降之虞。其結果為，有不易製造半導體裝置之虞。
另一方面，於半導體裝置1中，將配線層M5設置於記憶胞層LMC1與記憶胞層LMC2之間。藉此，可於記憶胞層LMC1，設置4個記憶層中之2個記憶層，於記憶胞層LMC2設置其餘之2個記憶層。亦即，由於可在記憶胞層LMC1、LMC2各者減少所含之層之數目，因此可容易製造半導體裝置1。又，如圖3、4所示般，由於可減薄記憶胞層LMC1、LMC2，故可降低通孔V4、V5之高度，因此可抑制成品率之下降。又，由於可減小通孔V4之縱橫比及通孔VWL2之縱橫比之差，且可減小通孔V5之縱橫比及通孔VWL4之縱橫比之差，因此可抑制成品率之下降。其結果為，可容易製造半導體裝置1。
又，於半導體裝置1，例如，使用雙鑲嵌製程形成配線層M5及通孔VWL1。亦即，將配線層M5及通孔VWL1使用相同材料作為一體而構成。藉此，可容易製造半導體裝置1。亦即，例如，於利用通孔將金屬配線M4與字元線WL1直接連接之情形下，可藉由一般而言所使用之雙鑲嵌製程形成該通孔。該情形下，例如，於金屬配線M4之上形成通孔，於該通孔之上之層形成字元線WL1。如此般形成之通孔亦稱為上通孔。於該情形下，需要使用非一般而言之製造製程形成該通孔，因此有花費成本之虞，或有成品率下降之虞，而不易進行製造。另一方面，於半導體裝置1中，使用一般而言所使用之雙鑲嵌製程形成該等通孔，因此可降低成本，且可降低成品率下降之虞。以上，舉出配線層M5及通孔VWL1為例進行了說明，關於配線層M5及通孔VWL2、配線層M6及通孔VWL3、配線層M6及通孔VWL4、配線層M5及通孔VBL1、配線層M6及通孔VBL2亦相同。其結果為，可容易製造半導體裝置1。
又，於半導體裝置1中，可將記憶胞層LMC1中之字元線WL1、記憶胞MC1、位元線BL1、記憶胞MC2、字元線WL2、及通孔VWL1、VWL2、通孔VBL1之佈局設為與記憶胞層LMC2中之字元線WL3、記憶胞MC3、位元線BL2、記憶胞MC4、字元線WL4、通孔VWL3、VWL4、VBL2之佈局分別相同。藉此，可減少半導體製造步驟中所使用之遮罩之數目，而可削減製造成本。其結果為，可容易製造半導體裝置1。
[效果] 如以上般於本實施形態中，由於將配線層設置於2個記憶胞層之間，故可容易製造半導體裝置。
於本實施形態中，由於例如使用雙鑲嵌製程利用相同材料將配線層及通孔作為一體而構成，因此可容易製造半導體裝置。
於本實施形態中，由於可減少遮罩之數目，因此可容易製造半導體裝置。
[變化例1-1] 於上述實施形態中，如圖3、8所示般，於連接部31，將字元線WL1與字元線WL3相互連接，且將字元線WL2與字元線WL4相互連接，但並不限定於此。亦可取代於此，例如，如圖12所示之記憶體部10A般，於連接部31A，不將字元線WL1與字元線WL3相互連接，且不將字元線WL2、WL4相互連接。
＜2.第2實施形態＞ 接著，對於第2實施形態之半導體裝置2進行說明。本實施形態係將記憶胞層LMC1、LMC2中之記憶胞MC之記憶層之數目予以變更者。再者，對於與上述第1實施形態之半導體裝置1實質上為同一構成部分賦予同一符號，且適當省略說明。
半導體裝置2與上述第1實施形態之半導體裝置1(圖1)同樣地，具備記憶體部110、及周邊電路部80。記憶體部110與上述第1實施形態之記憶體部10(圖1、2)同樣地，具有複數個記憶胞陣列120、複數個字元線驅動部130、及複數個位元線驅動部140。複數個記憶胞陣列120、複數個字元線驅動部130、及複數個位元線驅動部140之配置，與上述第1實施形態之複數個記憶胞陣列20、複數個字元線驅動部30、及複數個位元線驅動部40之配置(圖2)相同。
圖13、14係顯示記憶體部110之層構成之一例之圖。
於記憶胞層LMC1形成複數個字元線WL(字元線WL1)、複數個記憶胞MC(記憶胞MC1)、及複數個位元線BL(位元線BL1)。如圖2所示般，字元線WL1於XY面內，以在X方向上延伸且在Y方向上排列之方式設置 ，位元線BL1以在Y方向上延伸且在X方向上排列之方式設置。複數個位元線BL1形成於形成有複數個字元線WL1之選擇線層之上之選擇線層。根據該構成，於XY面內，複數個字元線WL1及複數個位元線BL1相互交叉。複數個記憶胞MC1形成於形成有複數個字元線WL1之選擇線層與形成有複數個位元線BL1之選擇線層之間之記憶層。
於記憶胞層LMC2，形成複數個字元線WL(字元線WL2)、複數個記憶胞MC(記憶胞MC2)、及複數個位元線BL(位元線BL2)。如圖2所示般，字元線WL2於XY面內，以在X方向上延伸且在Y方向上排列之方式設置 ，位元線BL2以在Y方向上延伸且在X方向上排列之方式設置。複數個位元線BL2形成於形成有複數個字元線WL2之選擇線層之上之選擇線層。藉由該構成，於XY面內，複數個字元線WL2及複數個位元線BL2相互交叉。複數個記憶胞MC2形成於形成有複數個字元線WL2之選擇線層與形成有複數個位元線BL2之選擇線層之間之記憶層。
字元線驅動部130與上述第1實施形態之情形(圖2)同樣地，經由連接部131連接於複數個字元線WL。連接部131如圖13所示般，包含金屬配線M4、通孔V4、金屬配線M5、通孔V5、金屬配線M6、以及通孔VWL1、VWL2。相互連接之通孔VWL1、金屬配線M5、及通孔V4係藉由所謂之雙鑲嵌製程使用銅(Cu)作為一體而形成。同樣地，相互連接之通孔VWL2、金屬配線M6、及通孔V5係藉由所謂之雙鑲嵌製程使用銅(Cu)作為一體而形成。
圖15係顯示連接部131之佈局圖案之一部分之圖。連接部31之佈局圖案係圖15所示之圖案PT13於Y方向上並排設置而成者。該圖15顯示字元線WL1、WL2、金屬配線M4、M5、及通孔V4、V5、VWL1、VWL2之圖案。於該連接部131，字元線WL2之圖案可設為與字元線WL1之圖案相同，通孔VWL2之圖案可設為與通孔VWL1之圖案相同。
字元線WL1經由通孔VWL1、金屬配線M5、通孔V4連接於與字元線驅動部130連接之金屬配線M4。字元線WL2經由通孔VWL2、金屬配線M6、通孔V5、金屬配線M5、通孔V4，連接於與字元線驅動部130連接之金屬配線M4。
位元線驅動部140與上述第1實施形態之情形(圖2)同樣地，經由連接部141連接於複數個位元線BL。連接部141如圖14所示般包含：金屬配線M4、通孔V4、金屬配線M5、通孔V5、金屬配線M6、及通孔VBL1、VBL2。相互連接之通孔VBL1、金屬配線M5、及通孔V4係藉由所謂之雙鑲嵌製程使用銅(Cu)作為一體而形成。同樣地，相互連接之通孔VBL2、金屬配線M6、及通孔V5係藉由所謂之雙鑲嵌製程使用銅(Cu)作為一體而形成。
圖16係顯示連接部141之佈局圖案之一部分之圖。連接部141之佈局圖案係圖16所示之圖案PT14於X方向上並排設置而成者。該圖16顯示位元線BL1、金屬配線M4、M5、通孔V4、VBL1之圖案。於該連接部141，位元線BL2之圖案可設為與位元線BL1之圖案相同。金屬配線M6之圖案可設為與金屬配線M5之圖案相同。通孔V5之圖案可設為與通孔V4之圖案相同之圖案，通孔VBL2之圖案可設為與通孔VBL1之圖案相同之圖案。
圖17係顯示連接部141之位元線BL與位元線驅動部140之連接例之圖。位元線BL1經由通孔VBL1、金屬配線M5、通孔V4連接於與位元線驅動部140連接之金屬配線M4。位元線BL2經由通孔VBL2、金屬配線M6、通孔V5、金屬配線M5、通孔V4連接於與位元線驅動部140連接之金屬配線M4。
於該例中，如圖14所示般，位元線BL1經由通孔VBL1、金屬配線M5、通孔V5、金屬配線M6、及通孔VBL2與位元線BL2連接。藉此，位元線BL1、BL2被位元線驅動部140彙總驅動。另一方面，如圖13所示般，字元線WL1不與字元線WL2連接。藉此，字元線WL1、WL2被字元線驅動部130個別驅動。如此般，位元線BL1、BL2相互連接，但字元線WL1、WL2被個別驅動，因此記憶胞MC1、MC2可被個別驅動。
於半導體裝置2，於記憶胞層LMC1設置1個記憶層，且於記憶胞層LMC2設置1個記憶層，將配線層M5設置於2個記憶胞層LMC1、LMC2之間。於該情形下亦然，與在一個記憶胞層LMC設置2個記憶層之情形相比，可容易製造半導體裝置1。
又，於半導體裝置2中，與上述第1實施形態之半導體裝置1同樣地，使用雙鑲嵌製程以相同材料將配線層及通孔作為一體而構成，因此可容易製造半導體裝置1。
又，於半導體裝置2中，可將記憶胞層LMC1中之字元線WL1、記憶胞MC1、位元線BL1、及通孔VWL1、VBL1之佈局設為與記憶胞層LMC2中之字元線WL2、記憶胞MC2、位元線BL2、通孔VWL2、VBL2之佈局分別相同。藉此，可減少半導體製造步驟中所使用之遮罩之數目，因此可削減製造成本。其結果為，可容易製造半導體裝置2。
如以上般於本實施形態中，由於將配線層設置於2個記憶胞層之間，因此可容易製造半導體裝置。
於本實施形態中，例如使用雙鑲嵌製程，以相同材料將配線層及通孔作為一體而構成，因此可容易製造半導體裝置。
於本實施形態中，由於可減少遮罩之數目，因此可容易製造半導體裝置。
[變化例2-1] 於上述實施形態中，如圖14、17所示般，於連接部141，將位元線BL1與位元線BL2相互連接，但並不限定於此。亦可取代於此，例如，可如圖18所示之記憶體部110A般，於連接部141A，不將位元線BL1與位元線BL2相互連接。
以上舉出若干個實施形態及變化例對本技術進行了說明，但本技術並不限定於該等實施形態等，而可進行各種變化。
例如，於上述之各實施形態等中，設置2個記憶胞層LMC，但並不限定於此，亦可取代於此，例如設置3個以上之記憶胞層LMC。期望在該等記憶胞層LMC之間設置配線層。
再者，本說明書所記載之效果僅為例示而並非限定者，亦可具有其他效果。
再者，本發明技術亦可設為如以下之構成。根據以下之構成之本技術，可容易製造半導體裝置。
(1) 一種半導體裝置，其具備：第1記憶胞層，其包含在第1方向上延伸之第1選擇線、在第2方向上延伸之第2選擇線、及連接於前述第1選擇線及前述第2選擇線之第1記憶胞； 第2記憶胞層，其設置於較前述第1記憶胞層更為上方，且包含：在前述第1方向上延伸之第3選擇線、在前述第2方向上延伸之第4選擇線、及連接於前述第3選擇線及前述第4選擇線之第2記憶胞；以及 第1配線層，其設置於前述第1記憶胞層與前述第2記憶胞層之間，包含第1金屬配線。 (2) 如前述(1)之半導體裝置，其更具備：第1通孔，其設置於較前述第1配線層更為下方，與前述第1金屬配線作為一體而構成，連接前述第1金屬配線與前述第1記憶胞層之前述第1選擇線。 (3) 如前述(1)或(2)之半導體裝置，其更具備：第1通孔，其設置於較前述第1配線層更為下方，由與前述第1金屬配線相同之材料構成，連接前述第1金屬配線與前述第1記憶胞層之前述第1選擇線。 (4) 如前述(2)或(3)之半導體裝置，其更具備：第2配線層，其包含設置於較前述第1記憶胞層更為下方之第2金屬配線； 第2通孔，其設置於前述第1配線層與前述第2配線層之間，與前述第1金屬配線作為一體而構成，連接前述第1金屬配線與前述第2金屬配線；及 驅動電路，其設置於較前述第2配線層更為下方，連接於前述第2金屬配線，驅動前述第1記憶胞層之前述第1選擇線。 (5) 如前述(2)至(4)中任一項之半導體裝置，其更具備：第3配線層，其包含設置於較前述第2記憶胞層更為上方之第3金屬配線；及 第3通孔，其設置於前述第3配線層與前述第1配線層之間，與前述第3金屬配線作為一體而構成，連接前述第3金屬配線與前述第2記憶胞層之前述第3選擇線。 (6) 如前述(5)之半導體裝置，其更具備：第4通孔，其設置於前述第3配線層與前述第1配線層之間，與前述第3金屬配線作為一體而構成，連接前述第3金屬配線與前述第1金屬配線。 (7) 如前述(5)之半導體裝置，其更具備：第4通孔，其設置於前述第3配線層與前述第1配線層之間；及 驅動電路，其設置於較前述第1記憶胞層更為下方，驅動前述第2記憶胞層之前述第3選擇線；且 前述第1配線層包含連接於前述驅動電路之第4金屬配線， 前述第4通孔與前述第3金屬配線作為一體而構成，連接前述第3金屬配線與前述第4金屬配線。 (8) 如前述(5)至(7)中任一項之半導體裝置，其中在包含前述第1方向及前述第2方向之面內，設置於前述第3配線層與前述第1配線層之間之前述第3通孔、及設置於較前述第1配線層更為下方之前述第1通孔配置於相同之位置。 (9) 如前述(8)之半導體裝置，其更具備：第5通孔，其設置於較前述第1配線層更為下方；及 第6通孔，其設置於前述第3配線層與前述第1配線層之間；且 前述第1配線層包含第5金屬配線， 前述第3配線層包含第6金屬配線， 前述第5通孔與前述第5金屬配線作為一體而構成，連接前述第5金屬配線與前述第2選擇線， 前述第6通孔與前述第6金屬配線作為一體而構成，連接前述第6金屬配線與前述第4選擇線， 於包含前述第1方向及前述第2方向之面內，前述第5通孔及前述第6通孔配置於相同位置。 (10) 如前述(1)至(9)中任一項之半導體裝置，其中於包含前述第1方向及前述第2方向之面內，前述第1記憶胞層中之前述第1選擇線、及前述第2記憶胞層中之前述第3選擇線配置於相同位置， 於包含前述第1方向及前述第2方向之面內，前述第1記憶胞層中之前述第2選擇線、及前述第2記憶胞層中之前述第4選擇線配置於相同位置。 (11) 如前述(1)至(10)中任一項之半導體裝置，其中前述第1記憶胞層更包含在前述第1方向上延伸之第5配線、及連接於前述第2選擇線及前述第5配線之第3記憶胞， 前述第2記憶胞層更包含在前述第1方向上延伸之第6配線、及連接於前述第4選擇線及前述第6配線之第4記憶胞。
1,2:半導體裝置 10,10A,10R,110,110A:記憶體部 20,20R,120:記憶胞陣列 30,130:字元線驅動部 31,31A,31R,131:連接部 40,140:位元線驅動部 41,141,141A:連接部 80:周邊電路部 90:半導體基板 BL,BL1,BL2:位元線 Irst:重置電流 Iset:設置電流 Isns:感測電流 LM1～LM6:配線層 LMC,LMC1,LMC2:記憶胞層 M1～M6:金屬配線 MC,MC1～MC4:記憶胞 PT3,PT4,PT13,PT14:圖案 SE:選擇元件 TL,TU:端子 V4,V5,VBL1,VBL2,VWL1～VWL4:通孔 VR:記憶元件 WL,WL1～WL4:字元線 X,Y:方向
圖1係顯示本揭示之一實施形態之半導體裝置之一構成例之方塊圖。 圖2係顯示圖1所示之記憶體部之一構成例之說明圖。 圖3係顯示第1實施形態之記憶體部之層構成之一例之說明圖。 圖4係顯示第1實施形態之記憶體部之層構成之一例之又一說明圖。 圖5係顯示圖3所示之記憶胞之一構成例之電路圖。 圖6係顯示圖5所示之記憶元件之一特性例之特性圖。 圖7係顯示圖3所示之連接部之佈局之一例之說明圖。 圖8係顯示圖7所示之連接部之佈局之一例之又一說明圖。 圖9係顯示圖4所示之連接部之佈局之一例之說明圖。 圖10係顯示圖9所示之連接部之佈局之一例之又一說明圖。 圖11係顯示比較例之記憶體部之層構成之一例之說明圖。 圖12係顯示第1實施形態之變化例之記憶體部之層構成之一例之說明圖。 圖13係顯示第2實施形態之記憶體部之層構成之一例之說明圖。 圖14係顯示第2實施形態之記憶體部之層構成之一例之又一說明圖。 圖15係顯示圖13所示之連接部之佈局之一例之說明圖。 圖16係顯示圖14所示之連接部之佈局之一例之說明圖。 圖17係顯示圖16所示之連接部之佈局之一例之又一說明圖。 圖18係顯示第2實施形態之變化例之記憶體部之層構成之一例之說明圖。
10:記憶體部
20:記憶胞陣列
30:字元線驅動部
31:連接部
90:半導體基板
BL1,BL2:位元線
LM1~LM6:配線層
LMC1,LMC2:記憶胞層
M1~M6:金屬配線
MC1~MC4:記憶胞
VR:記憶元件
V4,V5,VWL1~VWL4:通孔
WL1~WL4:字元線

Claims (11)

  1. 一種半導體裝置，其具備： 第1記憶胞層，其包含在第1方向上延伸之第1選擇線、在第2方向上延伸之第2選擇線、及連接於前述第1選擇線及前述第2選擇線之第1記憶胞； 第2記憶胞層，其設置於較前述第1記憶胞層更為上方，且包含：在前述第1方向上延伸之第3選擇線、在前述第2方向上延伸之第4選擇線、及連接於前述第3選擇線及前述第4選擇線之第2記憶胞；以及 第1配線層，其設置於前述第1記憶胞層與前述第2記憶胞層之間，包含第1金屬配線。
  2. 如請求項1之半導體裝置，其更具備：第1通孔，其設置於較前述第1配線層更為下方，與前述第1金屬配線作為一體而構成，連接前述第1金屬配線與前述第1記憶胞層之前述第1選擇線。
  3. 如請求項1之半導體裝置，其更具備：第1通孔，其設置於較前述第1配線層更為下方，由與前述第1金屬配線相同之材料構成，連接前述第1金屬配線與前述第1記憶胞層之前述第1選擇線。
  4. 如請求項2之半導體裝置，其更具備： 第2配線層，其包含設置於較前述第1記憶胞層更為下方之第2金屬配線； 第2通孔，其設置於前述第1配線層與前述第2配線層之間，與前述第1金屬配線作為一體而構成，連接前述第1金屬配線與前述第2金屬配線；及 驅動電路，其設置於較前述第2配線層更為下方，連接於前述第2金屬配線，驅動前述第1記憶胞層之前述第1選擇線。
  5. 如請求項2之半導體裝置，其更具備： 第3配線層，其包含設置於較前述第2記憶胞層更為上方之第3金屬配線；及 第3通孔，其設置於前述第3配線層與前述第1配線層之間，與前述第3金屬配線作為一體而構成，連接前述第3金屬配線與前述第2記憶胞層之前述第3選擇線。
  6. 如請求項5之半導體裝置，其更具備：第4通孔，其設置於前述第3配線層與前述第1配線層之間，與前述第3金屬配線作為一體而構成，連接前述第3金屬配線與前述第1金屬配線。
  7. 如請求項5之半導體裝置，其更具備： 第4通孔，其設置於前述第3配線層與前述第1配線層之間；及 驅動電路，其設置於較前述第1記憶胞層更為下方，驅動前述第2記憶胞層之前述第3選擇線；且 前述第1配線層包含連接於前述驅動電路之第4金屬配線， 前述第4通孔與前述第3金屬配線作為一體而構成，連接前述第3金屬配線與前述第4金屬配線。
  8. 如請求項5之半導體裝置，其中在包含前述第1方向及前述第2方向之面內，設置於前述第3配線層與前述第1配線層之間之前述第3通孔、及設置於較前述第1配線層更為下方之前述第1通孔配置於相同之位置。
  9. 如請求項8之半導體裝置，其更具備： 第5通孔，其設置於較前述第1配線層更為下方；及 第6通孔，其設置於前述第3配線層與前述第1配線層之間；且 前述第1配線層包含第5金屬配線， 前述第3配線層包含第6金屬配線， 前述第5通孔與前述第5金屬配線作為一體而構成，連接前述第5金屬配線與前述第2選擇線， 前述第6通孔與前述第6金屬配線作為一體而構成，連接前述第6金屬配線與前述第4選擇線， 於包含前述第1方向及前述第2方向之面內，前述第5通孔及前述第6通孔配置於相同位置。
  10. 如請求項1之半導體裝置，其中於包含前述第1方向及前述第2方向之面內，前述第1記憶胞層中之前述第1選擇線、及前述第2記憶胞層中之前述第3選擇線配置於相同位置， 於包含前述第1方向及前述第2方向之面內，前述第1記憶胞層中之前述第2選擇線、及前述第2記憶胞層中之前述第4選擇線配置於相同位置。
  11. 如請求項1之半導體裝置，其中前述第1記憶胞層更包含在前述第1方向上延伸之第5配線、及連接於前述第2選擇線及前述第5配線之第3記憶胞， 前述第2記憶胞層更包含在前述第1方向上延伸之第6配線、及連接於前述第4選擇線及前述第6配線之第4記憶胞。
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