JP2004127500A - センス電圧を調整するメモリ記憶装置 - Google Patents

Abstract

【課題】プログラム書き込みされているか否かを検出する能力が向上したメモリを提供すること。
【解決手段】メモリ記憶装置（８）は、少なくとも第１の導通状態を有するように構成可能なメモリ・セル（４０）と、それぞれがメモリ・セル（４０）に結合した第１および第２の導体（４６，４８）含む。メモリ・セル（４０）が第１の導通状態に構成されるとき、調整回路（８６，９６）は、第１の導体に流れる電流とは独立して、第２の導体のセンス電圧を調整するように構成される。
【選択図】図５

Description

　本発明は、一般に、ＩＣメモリの分野に関する。さらに詳しくいえば、本発明は、メモリ記憶装置と、センス電圧を調整する方法に関する。

　集積回路の需要が増大し続けるにつれて、製造者は、ますます多くのメモリセルを各ダイに組み込もうと努力している。ＩＣメモリは、通常、二次元のアレイに編成され、また、アレイ内の各メモリセルには、ロー導体とカラム導体が交差している。多くの用途が、短いアクセスタイムと速いデータ転送速度を必要とするから、メモリは、データを、同時に、複数のメモリ記憶装置に書き込むか、あるいは、それらのメモリ記憶装置から読み出すことができるように編成される。

　普及しているタイプのメモリの１つは、リード・オンリー・メモリ（ＲＯＭ）である。共通する２つのタイプのＲＯＭは、マスクＲＯＭとフィールド・プログラマブルＲＯＭである。マスクＲＯＭでは、各メモリセルに格納される情報は、製造プロセス中に恒久的にプログラムされるものであって、後で変更はできない。フィールド・プログラマブルＲＯＭは、製造プロセス後にプログラムできるものであって、いくつかの用途では、さらに望ましい。なぜなら、フィールド・プログラマブルＲＯＭにより、エンドユーザは、多くの用途で使用できる部品タイプをただ１つストックすればよいからである。

　或るタイプのフィールド・プログラマブルＲＯＭは、記憶素子と制御素子（ｃｏｎｔｒｏｌ　ｃｏｍｐｏｎｅｎｔ）を有するメモリセルを含む。通常、記憶素子は、初めは不導通であるか、あるいは電流の流れに対して大きい抵抗を有するものであって、記憶素子の両端に適当な電圧を印加すれば、導通するか、あるいは小さい抵抗を有するようにプログラムできる。この記憶可能な素子のプログラムされた状態は、読み出されるアドレス指定されたメモリセルに対応する電流を検出すれば、読み出すことができる。

　従来のＲＯＭメモリ・アレイに関わる問題の１つは、ロー線またはカラム線の電流が混ぜ合わされて、正確なメモリ読出しをさらに困難にすることである。例えば、アレイ内のメモリセルと交差するロー線とカラム線が、このアレイの端から端まで走っている。特定のロー線と複数のカラム線が選択される場合には、この共通ロー線に沿って位置づけられた選択メモリセルは、導通するか、あるいは小さい抵抗を持つようにプログラムされているときに、この共通ロー線上に電流を合流させる。このように、共通ロー線の電流が大きくなると、センス・マージン（ｓｅｎｓｅ　ｍａｒｇｉｎ）が低下し、メモリセルのプログラムされてない状態とプログラムされた状態との差異を検出することがさらに困難になることもある。

　上の説明にかんがみると、複数のメモリセルが選択されるときに、プログラムされてない状態とプログラムされた状態との差異を検出する能力を向上させるメモリが必要である。

　本発明の一面は、メモリ記憶装置とメモリ記憶方法を提供する。メモリ記憶装置は、少なくとも１つの第１の導通状態を有するように設定できるメモリセルを含み、かつ、そのメモリセルに、それぞれが電気的に結合された第１の導体と第２の導体を含む。調整回路は、メモリセルが第１の導通状態を有するように設定されたときに、第１の導体に流れる電流から独立して（影響を受けないように）、第２の導体上のセンス電圧を調整するように設定されている。

　好ましい実施形態の以下の詳細な説明では、この説明の一部をなし、かつ、本発明を実施できる特定の実施形態が例示として示されている添付図面を参照する。本発明の範囲から逸脱しなければ、他の実施形態も利用でき、また構造的または論理的な変更も行えるものとする。それゆえ、以下の詳細な説明は、限定的な意味で解されるべきではなく、本発明の範囲は、併記の特許請求の範囲によって定義される。

　図１は、本発明の一実施形態を示すメモリ記憶システムまたはメモリ記憶装置８のブロック図である。この図示された実施形態では、メモリ記憶装置８は、Ｉ／Ｏインタフェース・コネクタ１２を持つメモリ・カード１０を含み、Ｉ／Ｏインタフェース・コネクタ１２を通じて、メモリ・カード１０と、メモリ・カード１０が電気的に結合される装置２０とのやり取りを行う。インタフェース・コネクタ１２は、インタフェース・制御回路（ｉｎｔｅｒｆａｃｅ　ａｎｄ　ｃｏｔｒｏｌ　ｃｉｒｃｕｉｔ）１４に電気的に結合され、さらに、このインタフェース・制御回路が、リムーバブル・メモリ・モジュール１８に接続されている。メモリ・モジュール１８は、データの格納に用いられる電気デバイスを含む。様々な実施形態では、メモリ・モジュール１８は、アドレス指定、制御、検出、誤り訂正符号化（ＥＣＣ）、および他の適切な機能のための電気回路を含む。一実施形態では、メモリ・モジュール１８は、メモリ・カード１０内のソケットに差し込まれるものであって、取り外して、別のメモリ・モジュール１８に代えることができる。この図示された実施形態では、メモリ・モジュール１８は、メモリ・カード１０に差し込むと、内部インタフェース１６を通じて、インタフェース・制御回路１４に電気的に結合される。

　図２は、メモリ・モジュール１８の一実施形態を示すメモリ・カード１０のブロック図である。この図示された実施形態では、メモリ・モジュール１８は、インタフェース・制御回路１４に電気的に結合されている。一実施形態では、メモリ・モジュール１８は、張り合せ層２２のスタックから構成される。一実施形態では、各張り合せ層２２は、データを格納するメモリセル４０（図４Ａと図４Ｂも参照）のメモリセル・アレイ２４を持っている。層２２は、それぞれのメモリセル・アレイ２４を、内部インタフェース１６を通じて、インタフェース・制御回路１４に結合するアドレス指定回路２６を含む。一実施形態では、各層２２上のアドレス指定回路２６により、メモリ・モジュール１８の層２２間の相互接続導体を少なくすることで、製造工程の数を減らし、コストを下げることができる。

　図３は、メモリ・モジュール１８の一実施形態を示す断面等角図である。この図示された実施形態では、層２２のそれぞれは、基板３２上に形成されたメモリセル・アレイ２４とアドレス指定回路２６を含む。メモリセル・アレイ２４は、メモリセル４０を含む。一実施形態では、アドレス指定回路２６は、メモリセル・アレイ２４のそれぞれの直交する側縁に隣接するように位置づけられたカラム・マルチプレクス回路（ｍｕｌｔｉｐｌｅｘｉｎｇ　ｃｉｒｃｕｉｔ）とロー・マルチプレクス回路を含む。一実施形態では、入出力（Ｉ／Ｏ）リード２８が、製造プロセス中に、基板３２上に形成される。一実施形態では、ローＩ／Ｏリード２８は、アドレス指定回路２６から、基板３２の第１の隣接側縁に延びており、またカラムＩ／Ｏリード２８は、アドレス指定回路２６から、基板３２の第２の隣接側縁に延びている。この図示された実施形態では、Ｉ／Ｏリード２８はそれぞれ、それぞれのコンタクト・パッド３０で終端する。コンタクト・パッド３０の一部が、基板３２の側縁に露出されているものとして図示されている。

　この図示された実施形態では、層２２は、同じ向きに積み重ねられて、互いに張り合わされている。他の実施形態では、層２２は、他の適切な向きに積み重ねられることもある。この図示された実施形態では、部分断面図に示される導電コンタクト要素３４が、層２２のコンタクト・パッド３０の上記露出部分に電気的に接触する。コンタクト要素３４は、メモリ・モジュール１８の側面に沿って、個々の層２２の平面に直角な方向に延びている。各コンタクト要素３４は、層２２の１つまたは複数のそれぞれのコンタクト・パッド３０と電気的に接触する。一実施形態では、コンタクト要素３４は、メモリ・モジュール１８を、内部インタフェース１６を通じてインタフェース・制御回路１４に結合する。一実施形態では、層２２はそれぞれ、ポリマ・プラスチック材で作られている。他の実施形態では、他の適当な材料を用いて、層２２を形成する。

　図４Ａは、メモリセル・アレイ２４内で用いられるメモリセル４０の一実施形態を示す図である。この図示された実施形態では、メモリセル・アレイ２４は、メモリ・モジュール１８内の層２２のそれぞれに形成されたメモリセル４０を含む。メモリセル・アレイ２４はまた、導電ロー線４６と導電カラム線４８も含む。各メモリセル４０は、ロー線４６とカラム線４８との交点に配置される。各メモリセル４０は、記憶素子４２と制御素子４４を直列にしたものを含む。記憶素子４２は、メモリセル４０に対してデータを格納させ、また、制御素子４４は、データを書き込むか、あるいは格納されたデータを読み出すために、ロー線４６とカラム線４８の利用を通じて、メモリセル４０のアドレス指定を容易にする。メモリセル４０の一実施形態は、図４Ｂに、さらに詳細に示されている。

　一実施形態では、各メモリセル４０は、一度書込み式（ｗｒｉｔｅ−ｏｎｃｅ）の記憶素子４２を含む。一度書込み式の記憶素子４２は、一度だけ書き込むことができ、後で変更はできない。一実施形態では、各メモリセル４０が、論理「０」という最初の第１の記憶状態を持つように、一度書込み式の記憶素子４２を組み立てる。書込み処理の間、選択メモリセル４０を、論理「１」である第２の記憶状態に変更することができる。論理「１」が選択メモリセル４０に書込まれると、選択メモリセル４０は、論理「０」に戻すことはできない。別の実施形態では、各メモリセル４０が、論理「１」という最初の第１の記憶状態を持つように、一度書込み式のメモリセル４０を組み立てる。書込み処理の間、選択メモリセル４０を、論理「０」である第２の記憶状態に変更することができる。論理「０」が選択メモリセル４０に書込まれると、選択メモリセル４０は、論理「１」に戻すことはできない。他の実施形態では、メモリセル４０は、論理「０」と論理「１」との間で、任意の適当な回数だけ、書込まれるか、または変更されるように、設定できる。

　一実施形態では、各メモリセル４０は、アンチ・ヒューズ（ａｎｔｉ−ｆｕｓｅ）記憶素子４２を含む。アンチ・ヒューズ記憶素子４２は、メモリセル４０の両端にプログラミング電圧（ｐｒｏｇｒａｍｍｉｎｇ　ｖｏｌｔａｇｅ）を印加して、アンチ・ヒューズ記憶素子４２の抵抗を変えることによって、プログラムされる。一実施形態では、メモリセル４０は、プログラムされる前は、第１の抵抗状態を有するように設定される。この実施形態では、メモリセル４０は、プログラムされた後は、第２の抵抗状態を有するように設定される。一実施形態では、第１の抵抗状態に設定されたメモリセル４０は、少なくとも１メガオームの抵抗値を有する。一実施形態では、第２の抵抗状態に設定されたメモリセル４０は、１００キロオーム以下の第２の抵抗値を有する。一実施形態では、アンチ・ヒューズ記憶素子４２は、プログラムされる前は、電気的にほぼ不導通であるか、あるいは、不導通状態を有するように設定され、また、プログラムされた後は、電気的に導通するか、あるいは、導通状態を有するように設定される。一実施形態では、アンチ・ヒューズ記憶素子４２の第１の抵抗値または不導通状態は、論理「０」のように、１つの論理状態を表わす。プログラムされた後は、アンチ・ヒューズ記憶素子４２の第２の抵抗状態または導通状態は、論理「１」のように、反対の論理状態を表わす。一実施形態では、アンチ・ヒューズ記憶素子４２の第１の抵抗状態または不導通状態は、論理「１」のように、１つの論理状態を表わす。プログラムされた後は、アンチ・ヒューズ記憶素子４２の第２の抵抗状態または導通状態は、論理「０」のように、反対の論理状態を表わす。

　他の実施形態では、メモリセル４０は、任意の適当な数の導通状態を有するように設定できる。様々な実施形態では、メモリセル４０は、異なる導通状態で、異なる抵抗値を持つように設定できる。様々な実施形態では、メモリセル４０は、任意の適当な回数だけ、任意の適当な数の導通状態にプログラムされるように設定できる。

　他の実施形態では、各メモリセル４０は、任意の適当な記憶素子４２と、任意の適当な制御素子４４を直列にしたものを含むこともある。一実施形態では、ヒューズ素子４２は、ダイオード制御素子などの制御素子４４と直列に結合される。一実施形態では、記憶素子４２または制御素子４４は、下記材料でできた任意の適当な数の層により形成されることもある。一実施形態では、記憶素子４２は、トンネル接合記憶素子４２であり、また制御素子４４は、トンネル接合制御素子４４である。

　一実施形態では、各メモリセル４０は、初めは導通するヒューズ素子４２を含む。ヒューズ素子４２の導通状態は、論理「０」のように、１つの論理状態を表わす。データをメモリ・アレイ２４に書き込むためには、論理「１」を格納するように選択された各メモリセル４０を、ロー線４６とカラム線４８を用いてアドレス指定し、また、そのメモリセル４０のヒューズ素子４２を溶断し、それにより、このヒューズ素子が不導通状態に置かれる。ヒューズ素子４２の不導通状態は、論理「１」のように、反対の論理状態を表わす。他の実施形態では、導通状態は論理「１」を表わし、また不導通状態は論理「０」を表わす。一実施形態では、ヒューズ素子４２を溶断することは、一方向の動作であり、メモリセル４０は、一度書込み式のメモリセル４０となる。他の実施形態では、ヒューズ素子４２は、不導通状態にあるようにプログラムでき、また再び、導通状態にあるようにプログラムできる。

　一実施形態では、データ書込み動作は、選択カラム線４８と選択ロー線４６との間に、メモリセル４０のヒューズ素子４２を溶断するのに充分な所定の電流を流すことで、行われる。一実施形態では、読出し操作は、選択ロー線４６と選択カラム線４８を用いて、メモリセル４０の記憶抵抗状態を検出することで、行われる。

　この図示された実施形態では、制御素子４４はダイオード素子４４であって、この制御素子を用いて、ロー線４６とカラム線４８を通じて、選択メモリセル４０をアドレス指定する。ダイオード素子４４がなければ、メモリセル４０を通して、選択ロー線４６と選択カラム線４８との間に、多くの電流路が存在することになろう。ダイオード素子４４は、各メモリセル４０を貫く一方向の導通路を形成して、ただ一本のロー線４６とただ一本のカラム線４８を用いれば、選択されるただ１つのメモリセル４０を、一意的にアドレス指定して、そのメモリセル４０に電流を流せるようにしている。

　図５は、基板３２上に形成されたメモリセル４０の一実施形態を示す簡略化した平面図である。この図示された実施形態では、メモリセル４０は、ロー線４６とカラム線４８の交点に配置される。一実施形態では、ロー線４６とカラム線４８は直交する。ロー線４６とカラム線４８の各交点において、メモリセル４０への接続が行われる。一実施形態では、メモリセル４０は、互いに直列に電気的に結合された記憶素子４２と制御素子４４を含む。一実施形態では、制御素子４４は、すべてのロー線４６とすべてのカラム線４８との間に共通の電位を加えれば、ダイオード４４のすべてに、同一方向にバイアスが掛けられるように向きを揃えたダイオード４４から成っている。

　この図示された実施形態では、半導体層５０は、本発明の説明を簡単にするために、単一の層として図示されている。実際には、半導体層５０は、メモリセル４０を形成するために、異なる材料でできた適切な数の層から成っている。様々な実施形態では、これらの層は、半導体物質である材料を含むか、あるいは、金属または誘電体などの材料を含む。様々な実施形態では、これらの材料は、記憶素子４２と制御素子４４を形成する層に編成される。他の実施形態では、記憶素子４２と制御素子４４は、別々に形成される。

　図６は、メモリセル・アレイ２４の模範的な一実施形態を示す略図である。図６に示される模範的な実施形態では、８ロー×８カラムのメモリセル・アレイ２４が例示されている。他の実施形態では、他の適切なサイズのメモリセル・アレイ２４が用いられることもある。

　この模範的な実施形態では、メモリセル４０が１つしか選択されていない。１本の選択ロー線４６以外のロー線４６のすべてに、「−Ｖ」の電位でバイアスを掛け、またこの１本の選択ロー線４６に「＋Ｖ」の電位でバイアスを掛けるように、ロー線４６とカラム線４８に電圧を印加する。この模範的な実施形態では、１本の選択カラム線４８以外のカラム線４８のすべてに、「＋Ｖ」の電位でバイアスを掛け、またこの１本の選択カラム線４８に「−Ｖ」の電位でバイアスを掛ける。この模範的な実施形態では、選択メモリセル４０の選択ダイオード４４’だけに順方向バイアスが掛けられる。

　図６に示される模範的な実施形態では、選択ダイオード４４’は、メモリ・アレイ２４の左上のかどに配置され、選択されて、そのダイオードに順方向バイアスが掛けられる。他の例示実施形態では、任意の１つまたは複数のメモリセル４０は、対応するダイオード４４に順方向バイアスが掛けられるように選択されることもある。図６の模範的な実施形態では、選択ロー線４６と選択カラム線４８に電気的に結合された非選択ダイオード４４には、バイアス電圧は印加されない。メモリ・アレイ２４内の残りのダイオード４４には逆方向バイアスが掛けられる。図６に示される印加電圧で、選択ロー線４６と選択カラム線４８との間に電流が流される場合には、選択ダイオード４４’に電気的に結合された選択記憶素子４２、したがって、選択メモリセル４０は、第２の抵抗状態または導通状態を持つように設定される。逆に、この設定において、電流が、まず、あるいはまったく流れない場合には、選択記憶素子４２、したがって、選択メモリセル４０は、第１の抵抗状態または不導通状態を持つように設定される。

　この模範的な実施形態では、選択メモリセル４０に記憶された論理状態を変更するために、選択ロー線４６と選択カラム線４８に印加される電圧の大きさを変更して、記憶素子４２のしきい電流を超えるような電流を得ることができる。これにより、記憶素子４２は、状態を変更する。様々な実施形態では、選択記憶素子４２の状態を変更するのに必要なしきい電圧またはしきい電流は、メモリ・アレイ２４を組み立てるときに、適切な値にセットされることもある。一実施形態では、このしきい電圧またはしきい電流は、メモリセル４０を貫く電流密度に関係するものである。記憶素子４２の接合面積を変えれば、このしきい電圧またはしきい電流を調整できる。一実施形態では、ロー線４６とカラム線４８の交点の断面積が縮小され、そのことはまた、記憶素子４２の状態の変更に必要な臨界電流密度に達するように印加しなければならないしきい電圧またはしきい電流も減らすことになる。

　図７は、メモリセル・アレイのアドレス指定回路の一実施形態の一部を示す略回路図である。一実施形態では、アドレス・マルチプレクス機能とアドレス・デマルチプレクス機能は、置換（ｐｅｒｍｕｔｅｄ）ダイオード論理と呼ばれる論理方式を用いて果たされる。図７の例示では、メモリセル４０は、記憶素子４２と制御素子４４を直列にしたものを含む。この図示された実施形態では、制御素子４４は、ダイオード４４から成っている。メモリセル４０は、線４６／４８と線４８／４６の間に結合される。アドレス・ダイオード論理回路６０は、線４６／４８に結合され、またアドレス・ダイオード論理回路６６は、線４８／４６に結合される。アドレス回路６０は、線４６／４８とプルアップ電圧すなわち第１の電圧＋Ｖとの間に結合された抵抗素子６２すなわち第１の抵抗器６２を含む。アドレス回路６０はまた、線４６／４８に結合されたアノードと、Ｘ、Ｙ、Ｚで表わされるそれぞれのアドレス入力電圧で制御されるカソードを有するアドレス・ダイオード６４も含む。同様に、アドレス・ダイオード論理回路６６は、線４８／４６とプルダウン電圧すなわち第２の電圧−Ｖとの間に結合された抵抗素子６８すなわち第２の抵抗器６８を用いて構築される。アドレス・ダイオード７０は、線４８／４６に結合されたカソードと、Ａ、Ｂ、Ｃで表わされるそれぞれのアドレス入力電圧で制御されるアノードを有する。一実施形態では、線４６／４８はロー線４６であり、また線４８／４６はカラム線４８である。一実施形態では、線４６／４８はカラム線４８であり、また線４８／４６はロー線４６である。

　模範的な一実施形態では、アドレス回路６０は、ロー・アドレス入力電圧（Ｘ，Ｙ，Ｚ）に対して、＋Ｖと−（Ｖ＋ΔＶ）の論理レベルを利用する。この模範的な実施形態では、電圧＋Ｖが論理「１」を表わすときには、ロー・アドレス回路６０は、入力部としてダイオードのカソード（Ｘ，Ｙ，Ｚ）と、出力部として線４６／４８を有するＡＮＤゲートの働きをする。３つのロー・アドレス入力（Ｘ，Ｙ，Ｚ）がすべて高い場合にのみ、線４６は高い（＋Ｖ）。同様に、アドレス回路６６は、負の論理ＡＮＤゲートの働きをする。この場合、−Ｖと（Ｖ＋ΔＶ）の論理レベルが、アドレス入力部（Ａ，Ｂ，Ｃ）に印加されれば、線４８／４６での出力は、３つの入力がすべて−Ｖであるときに、−Ｖとなる。アドレス入力部（Ｘ，Ｙ，Ｚ）がすべて、＋Ｖのカソード電圧を、対応するダイオード６４に印加し、かつ、アドレス入力部（Ａ，Ｂ，Ｃ）がすべて、−Ｖのアノード電圧を、対応するダイオード７０に印加する場合には、メモリセル４０が選択される。図７に示される実施形態では、３個のダイオード６４と３個のダイオード７０だけが図示されている。しかしながら、他の実施形態では、任意の適当な数のダイオード６４または７０が使用され、また任意の適当な数のアドレス指定入力部が使用されることもある。アドレス・マルチプレクス機能とアドレス・デマルチプレクス機能に関する追加情報は、米国特許第６，３８５，０７５号に開示され、記述されている。

　図８は、調整回路８６の第１の模範的な実施形態と第２の模範的な実施形態を示す概略図である。第１の模範的な実施形態では、調整回路８６は、バイアス電圧（Ｖ_ＢＩＡＳ）の電圧源と線４６／４８との間に電気的に結合されたダイオード８６を含む。第１の模範的な実施形態では、線４６／４８はロー線４６である。

　第１の模範的な実施形態では、各ロー線４６は抵抗器６２で終端し、また各カラム線４８は抵抗器６８で終端している。２本以上のカラム線４８をアドレス指定するときには、メモリセル４０は、事実上、並列にした複数の抵抗器６８を経て−Ｖ電圧に連絡され、また、ただ１個の抵抗器６２を経て＋Ｖ電圧に連絡される。電流を流すメモリセル４０の数は知られてないから、抵抗器６２での電圧降下は知られてなく、センス電圧マージンが低下することもある。一実施形態では、電圧Ｖ_ＢＩＡＳを＋Ｖ電圧よりも充分低いレベルにセットして、仮にロー線４６に流れる全電流を抵抗器６２に流すとすれば抵抗器６２に発生するであろう電圧降下よりも、＋Ｖ電圧とＶ_ＢＩＡＳ電圧との差の方が大きくなるようにしている。一実施形態では、抵抗器６２での最大電圧降下は、抵抗器６２に流れる電流を供給しているカラム線４８の数に比例する。一実施形態では、カラム線４８をすべてアドレス指定し、また、カラム線４８とロー線４６との間に結合されたメモリセル４０がすべて、導通状態または第２の抵抗状態にあって、抵抗器６２に電流を流している。

　図８に示される第２の模範的な実施形態では、この調整回路は、Ｖ_ＢＩＡＳ電圧源と線４６／４８との間に電気的に結合されたダイオード８６を含む。第２の模範的な実施形態では、線４６／４８はカラム線４８である。

　第２の模範的な実施形態では、各ロー線４６は抵抗器６８で終端し、また各カラム線４８は抵抗器６２で終端している。２本以上のカラム線４８をアドレス指定するときには、メモリセル４０は、事実上、並列にした複数の抵抗器６８を経て−Ｖ電圧に連絡され、また、ただ１個の抵抗器６２を経て＋Ｖ電圧に連絡される。電流を流すメモリセル４０の数は知られてないから、抵抗器６２での電圧降下は知られてなく、センス電圧マージンが低下することもある。一実施形態では、電圧Ｖ_ＢＩＡＳを＋Ｖ電圧よりも充分低いレベルにセットして、仮にカラム線４８に流れる全電流を抵抗器６２に流すとすれば抵抗器６２に発生するであろう電圧降下よりも、＋Ｖ電圧とＶ_ＢＩＡＳ電圧との差の方が大きくなるようにしている。一実施形態では、抵抗器６２での最大電圧降下は、抵抗器６２に流れる電流を供給しているロー線４６の数に比例する。一実施形態では、ロー線４６をすべてアドレス指定し、また、カラム線４８とロー線４６との間に結合されたメモリセル４０がすべて、導通状態または第２の抵抗状態にあって、抵抗器６２に電流を流している。

　図９は、調整回路９６の第３の模範的な実施形態と第４の模範的な実施形態を示す概略図である。第３の模範的な実施形態では、調整回路９６は、Ｖ_ＢＩＡＳ電圧源と線４８／４６との間に電気的に結合されたダイオード９６を含む。第３の模範的な実施形態では、線４８／４６はカラム線４８である。

　第３の模範的な実施形態では、各ロー線４６は抵抗器６２で終端し、また各カラム線４８は抵抗器６８で終端している。２本以上のロー線４６をアドレス指定するときには、メモリセル４０は、事実上、並列にした複数の抵抗器６２を経て＋Ｖ電圧に連絡され、また、ただ１個の抵抗器６８を経て−Ｖ電圧に連絡される。電流を流すメモリセル４０の数は知られてないから、抵抗器６８での電圧降下は知られてなく、センス電圧マージンが低下することもある。一実施形態では、電圧Ｖ_ＢＩＡＳを−Ｖ電圧よりも充分低いレベルにセットして、仮にカラム線４８に流れる全電流を抵抗器６８に流すとすれば抵抗器６８に発生するであろう電圧降下よりも、Ｖ_ＢＩＡＳ電圧と−Ｖ電圧との差の方が大きくなるようにしている。一実施形態では、抵抗器６８での最大電圧降下は、抵抗器６８に流れる電流を供給しているロー線４６の数に比例する。一実施形態では、ロー線４６をすべてアドレス指定し、また、カラム線４８とロー線４６との間に結合されたメモリセル４０がすべて、導通状態または第２の抵抗状態にあって、抵抗器６８に電流を流している。

　図９に示される第４の模範的な実施形態では、調整回路９６は、Ｖ_ＢＩＡＳ電圧源と線４８／４６との間に電気的に結合されたダイオード９６を含む。第４の模範的な実施形態では、線４８／４６はロー線４６である。

　第４の模範的な実施形態では、各ロー線４６は抵抗器６８で終端し、また各カラム線４８は抵抗器６２で終端している。２本以上のカラム線４８をアドレス指定するときには、メモリセル４０は、事実上、並列にした複数の抵抗器６２を経て＋Ｖ電圧に連絡され、また、ただ１個の抵抗器６８を経て−Ｖ電圧に連絡される。電流を抵抗器６８に流すメモリセル４０の数は知られてないから、抵抗器６８での電圧降下は知られてなく、センス電圧マージンが低下することもある。一実施形態では、電圧Ｖ_ＢＩＡＳを−Ｖ電圧よりも充分低いレベルにセットして、仮にロー線４６に流れる全電流を抵抗器６８に流すとすれば抵抗器６８に発生するであろう電圧降下よりも、Ｖ_ＢＩＡＳ電圧と−Ｖ電圧との差の方が大きくなるようにしている。一実施形態では、抵抗器６８での最大電圧降下は、抵抗器６８に流れる電流を供給しているカラム線４８の数に比例する。一実施形態では、カラム線４８をすべてアドレス指定し、また、ロー線４６とカラム線４８との間に結合されたメモリセル４０がすべて、導通状態または第２の抵抗状態にあって、抵抗器６８に電流を流している。

　図１０は、部分メモリセル・アレイ２４に含まれる図８の調整回路８６の第１の模範的な実施形態と第２の模範的な実施形態を示す概略図である。それぞれのアドレス指定回路７０に結合された３つのメモリセル４０が図示されている。３つのメモリセル４０がそれぞれ、対応する線４８／４６と共通線４６／４８との間に結合されている。第１の模範的な実施形態と第２の模範的な実施形態では、本発明の説明を簡単にするために、３本の線４８／４６、３つのメモリセル４０、共通線４６／４８だけが図示されている。他の実施形態では、任意の適当な数の線４８／４６、メモリセル４０、線４６／４８を使用することもある。

　図１０に示される第１の模範的な実施形態と第２の模範的な実施形態では、各センス線８２が、それぞれのセンス・ダイオード８０を経て、線４８／４６に結合される。各ダイオード８０は、対応する線４８／４６に結合されたカソードと、センス電流メータ８４に結合されたアノードを有する。様々な実施形態では、センス電流メータ８４は、センス線８２に流れるセンス電流に応答する任意の適当な回路装置（ｃｉｒｃｕｉｔ　ｆｕｎｃｔｉｏｎ）であることもある。

　図１０に示される第１の模範的な実施形態と第２の模範的な実施形態では、各メモリセル４０は、線４８／４６において、アドレス指定回路７０により選択される。なぜなら、アドレス指定回路７０中のダイオードのアノードは、−Ｖ電圧レベルにあるからである。各メモリセル４０は、線４６／４８においても、アドレス指定回路により選択される。これは、本発明の説明を簡単にするために、図示されていない。各メモリセル４０が、不導通状態または第１の抵抗状態にある場合には、センス・ダイオード８０とセンス線８２に電流が流れるであろう。各メモリセル４０が、導通状態または第２の抵抗状態にある場合には、対応するセンス線８２には、電流はほとんど、あるいはまったく流れないであろう。

　一実施形態では、−ΔＶのバイアス・レベルを、適当に−Ｖよりも大きい値にセットして、対応するメモリセル４０が不導通状態または第１の抵抗状態にあるときに、ダイオード８０に順方向バイアスを掛けるようにする。一実施形態では、−ΔＶの値を、適当にＶ_ＢＩＡＳの値よりも小さい値にセットして、対応するメモリセル４０が導通状態または第２の抵抗状態にあるときに、ダイオード８０に逆方向バイアスを掛けるようにする。一実施形態では、−ΔＶの値は、アドレス指定回路７０に対する検出マージンを定める。

　図１０に示される第１の模範的な実施形態と第２の模範的な実施形態では、シングルエンド形の検出手法が用いられる。シングルエンド形の検出では、センス電流は、対応するメモリセル４０を、アドレス指定して、不導通状態または第１の抵抗状態に設定したときに、＋Ｖ電圧源または−Ｖ電圧源のいずれかからのみ流される。第１の模範的な実施形態と第２の模範的な実施形態では、センス電流は、−Ｖ電圧源から流される。他の実施形態では、センス電流は、＋Ｖ電圧源から、あるいは、＋Ｖ電圧源と−Ｖ電圧源の双方から流される。

　図１０に示される第１の模範的な実施形態と第２の模範的な実施形態では、２つ以上のメモリセル４０を、アドレス指定して、不導通状態または第１の抵抗状態に設定したときに、電流は、複数の−Ｖ電圧源と、対応する抵抗器６８間、および、＋Ｖ電圧源と抵抗器６２間に流される。センス・ダイオード８０は、並列にした複数の抵抗器６８を介して接続されているように見えるから、Ｖ_ＢＩＡＳを、＋Ｖ電圧に等しくなるようにセットすれば、センス・マージンが下げられる。センス・マージンが、充分低い値まで下げられる場合には、メモリセル４０が、アドレス指定されて、導通状態または第２の抵抗状態にあると、センス・ダイオード８０のカソードの電圧は、ダイオード８０に順方向バイアスが掛けられて、センス電流が流されるくらい低くなることもある。第１の実施形態と第２の実施形態では、メモリセル４０が導通状態または第２の抵抗状態にあるときに、Ｖ_ＢＩＡＳ電圧と−Ｖ電圧との差は、ダイオード・センス線８２に逆方向バイアスが掛けられるのに充分な大きさである。

　図１０に示される第１の模範的な実施形態では、線４６／４８は、メモリセル４０のそれぞれに結合された共通ロー線４６である。この第１の模範的な実施形態では、線４８／４６は、対応するメモリセル４０にそれぞれが結合されたカラム線４８である。

　図１０に示される第２の模範的な実施形態では、線４６／４８は、メモリセル４０のそれぞれに結合された共通カラム線４８である。この第２の模範的な実施形態では、線４８／４６は、対応するメモリセル４０にそれぞれが結合されたロー線４６である。

　図１１は、部分メモリセル・アレイ２４に含まれる図９の調整回路９６の第３の模範的な実施形態と第４の模範的な実施形態を示す概略図である。それぞれのアドレス指定回路６４に結合された３つのメモリセル４０が図示されている。３つのメモリセル４０のそれぞれは、対応する線４６／４８と共通線４８／４６との間に結合される。この第３の模範的な実施形態と第４の模範的な実施形態では、本発明の説明を簡単にするために、３本の線４６／４８、３つのメモリセル４０、共通線４８／４６だけが図示されている。他の実施形態では、任意の適当な数の線４６／４８、メモリセル４０、線４８／４６を使用することもある。

　図１１に示される第３の模範的な実施形態と第４の模範的な実施形態では、各センス線９２が、それぞれのセンス・ダイオード９０を経て、線４６／４８に結合される。各ダイオード９０は、対応する線４６／４８に結合されたアノードと、センス電流メータ９４に結合されたカソードを有する。様々な実施形態では、センス電流メータ９４は、センス線９２に流れるセンス電流に応答する任意の適当な回路装置であることもある。

　図１１に示される第３の模範的な実施形態と第４の模範的な実施形態では、各メモリセル４０は、線４６／４８にて、アドレス指定回路６４により選択される。なぜなら、アドレス指定回路６４中のダイオードのカソードは、＋Ｖ電圧レベルにあるからである。各メモリセル４０は、線４８／４６においても、アドレス指定回路により選択される。これは、本発明の説明を簡単にするために、図示されていない。各メモリセル４０が、不導通状態または第１の抵抗状態にある場合には、センス・ダイオード９０とセンス線９２に電流が流れるであろう。各メモリセル４０が、導通状態または第２の抵抗状態にある場合には、対応するセンス線９２には、電流がまったく流れないであろう。

　一実施形態では、＋ΔＶのバイアス・レベルを、適当に＋Ｖよりも小さい値にセットして、対応するメモリセル４０が不導通状態または第１の抵抗状態にあるときに、ダイオード９０に順方向バイアスを掛けるようにする。一実施形態では、＋ΔＶの値を、適当にＶ_ＢＩＡＳの値よりも大きい値にセットして、対応するメモリセル４０が導通状態または第２の抵抗状態にあるときに、ダイオード９０に逆方向バイアスを掛けるようにする。一実施形態では、これらの＋ΔＶの値は、アドレス指定回路６４に対する検出マージンを定める。

　図１１に示される第３の模範的な実施形態と第４の模範的な実施形態では、シングルエンド形の検出手法が用いられる。第３の模範的な実施形態と第４の模範的な実施形態では、センス電流は、＋Ｖ電圧源から流される。他の実施形態では、センス電流は、−Ｖ電圧源から、あるいは、＋Ｖ電圧源と−Ｖ電圧源の双方から流される。

　図１１に示される第３の模範的な実施形態と第４の模範的な実施形態では、２つ以上のメモリセル４０が、アドレス指定されて、不導通状態または第１の抵抗状態にあるときに、電流は、複数の＋Ｖ電圧源と、対応する抵抗器６２間、および、−Ｖ電圧源と抵抗器６８間に流される。センス・ダイオード９０は、並列にした複数の抵抗器６２を介して接続されているように見えるから、Ｖ_ＢＩＡＳを、−Ｖ電圧に等しくなるようにセットすれば、センス・マージンが下げられる。センス・マージンが、充分低い値まで下げられる場合には、メモリセル４０が、アドレス指定されて、導通状態または第２の抵抗状態にあると、センス・ダイオード９０のアノードの電圧は、ダイオード９０に順方向バイアスが掛けられて、センス電流が流されるくらい高くなることもある。第３の実施形態と第４の実施形態では、メモリセル４０が導通状態または第２の抵抗状態にあるときに、Ｖ_ＢＩＡＳ電圧と＋Ｖ電圧との差は、ダイオード・センス線９２に逆方向バイアスが掛けられるのに充分な大きさである。

　図１１に示される第３の模範的な実施形態では、線４８／４６は、メモリセル４０のそれぞれに結合された共通カラム線４８である。この第３の模範的な実施形態では、線４６／４８は、対応するメモリセル４０にそれぞれが結合されたロー線４６である。

　図１１に示される第４の模範的な実施形態では、線４８／４６は、メモリセル４０のそれぞれに結合された共通ロー線４６である。この第４の模範的な実施形態では、線４６／４８は、対応するメモリセル４０にそれぞれが結合されたカラム線４８である。

　好ましい実施形態を述べる目的で、本明細書に、特定の実施形態が図示され、説明されてきたが、通常の当業者であれば、図示され、説明された特定の実施形態の代りに、広範な代替実施例および／または同等実施例を、本発明の範囲から逸脱せずに利用できることが理解されよう。化学、機械、電気機械、電気、コンピュータの技術分野における当業者であれば、本発明が、広範な実施形態で実施できることがすぐ理解できよう。本願は、本明細書に論じられた好ましい実施形態のどんな変更または変形もカバーする。それゆえ、本発明は、併記の特許請求の範囲、および、その同等なものによってのみ限定されることが明白である。

本発明の一実施形態を示すメモリ記憶システムのブロック図。 メモリ・モジュールの一実施形態を示すメモリカードのブロック図。 メモリ・モジュールの一実施形態を示す断面等角図。 メモリ・アレイ内で用いられるメモリセルの一実施形態を示す図。 メモリ・アレイ内で用いられるメモリセルの一実施形態を示す図。 メモリセルの一実施形態を示す簡略化した平面図。 メモリセル・アレイの模範的な一実施形態を示す概略図。 メモリセル・アレイのアドレス指定回路の一実施形態の一部を示す概略図。 調整回路の第１の模範的な実施形態と第２の模範的な実施形態を示す概略図。 調整回路の第３の模範的な実施形態と第４の模範的な実施形態を示す概略図。 部分メモリセル・アレイに含まれる図８の調整回路の第１の模範的な実施形態と第２の模範的な実施形態を示す概略図。 部分メモリセル・アレイに含まれる図９の調整回路の第３の模範的な実施形態と第４の模範的な実施形態を示す概略図。

Claims (10)

1. 　少なくとも１つの第１の導通状態を有するように構成可能なメモリセルと、
   　前記メモリセルに電気的に結合された第１の導体および第２の導体と、
   　前記メモリセルが前記第１の導通状態を有するように構成されるとき、前記第１の導体に流れる電流の影響を受けないように前記第２の導体上のセンス電圧を調整するよう構成された調整回路と、
   を備えるメモリ記憶装置。
2. 　前記調整回路は、バイアス電圧と前記第１の導体との間に結合され、前記第１の導体上の電圧を前記バイアス電圧に等しく調整するように構成されている請求項１記載のメモリ記憶装置。
3. 　第１の電圧と前記第１の導体との間に結合された第１の抵抗器と、
   　第２の電圧と前記第２の導体との間に結合された第２の抵抗器と、
   をさらに備え、
   　前記バイアス電圧は、前記第１の電圧と前記第２の電圧との間の値を有する請求項２記載のメモリ記憶装置。
4. 　前記メモリセルが前記第１の導通状態を有するように構成されるとき、前記バイアス電圧と前記第１の電圧との差は、前記第１の抵抗器の抵抗と前記第１の導体に流れる電流との積よりも大きい請求項３記載のメモリ記憶装置。
5. 　前記調整回路はダイオードである請求項２記載のメモリ記憶装置。
6. 　前記ダイオードは、前記第１の導体に結合されたアノードと前記バイアス電圧に結合されたカソードとを有し、前記第１の電圧は正の電圧であり、前記第２の電圧は負の電圧である請求項５記載のメモリ記憶装置。
7. 　前記ダイオードは、前記第１の導体に結合されたカソードと前記バイアス電圧に結合されたアノードとを有し、前記第１の電圧は負の電圧であり、前記第２の電圧は正の電圧である請求項５記載のメモリ記憶装置。
8. 　前記第２の導体に結合されたダイオード・センス線をさらに備え、前記メモリセルが前記第１の導通状態を有するように構成されるとき、前記バイアス電圧と前記第２の電圧との差は、前記ダイオード・センス線に逆方向バイアスが掛けられるのに充分な大きさである請求項３記載のメモリ記憶装置。
9. 　前記メモリセルは、プログラム書き込みされる前は、第１の抵抗状態を有するように構成され、プログラム書き込みされた後は、前記第１の導通状態を有するように構成され、前記メモリセルは、前記第１の導通状態よりも前記第１の抵抗状態の方が高い抵抗を有する請求項１記載のメモリ記憶装置。
10. 　導通状態を有するように構成可能なメモリセルを提供するステップと、
    　前記メモリセルに電気的に結合された第１の導体および第２の導体を提供するステップと、
    　前記メモリセルが前記導通状態を有するように構成されるとき、前記第１の導体に流れる電流の影響を受けないように前記第２の導体上のセンス電圧を調整するステップと、
    を含むセンス電圧の制御方法。

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