200409129 玫、發明說明： 【發明所屬之技術領域】 發明領域 本發明一般係關於積體電路記憶體之領域。尤其是， 5本發明係關於用以調節感測電壓之記憶體儲存方 法。 t先前3 發明背景 隨著積體電路之需求繼續增加，製造商盡力將逐漸增 1〇加地較大數量之記憶胞併入至各晶圓上。積體電路記憶體 -般被組織成為二維陣列，其中在—陣列中之各記憶胞利 用-組列傳導器和-組行傳導器而被相交。因為許多應用 需要低存取時間和高資料傳送率，記憶體被組織以便資料 可在相同時間被寫入至多數個記憶體儲存裝置中或者從 15 多數個記憶體儲存裝置中被讀取。 一種晋遍型式的記憶體是一唯讀記憶體(R〇M)。兩種 苇見型式之ROM疋遮罩ROM和場可程式規劃R〇]y[。在遮 罩ROM中，於製造處理時，被儲存在各記憶胞中之資訊可 永久地被規劃並且無法隨後被改變。場可程式規劃ROM可 20 在製造處理之後被規劃並且在某些應用中是更需要的，因 為它們使末端使用者貯存可被使用於許多應用中之單一 部件型式。 一種型式之場可程式規劃ROM包含記憶胞，其具有一 組儲存元件以及一組控制構件。一般，儲存元件初始地是 200409129 為不導電性或者對於電流流動具有高電阻，並且可被規劃 以便導電或者藉由跨越儲存元件適當電壓之施加而具有 低電阻。可儲存元件之規劃狀態可利用感知一對應至被讀 取之被定址的記憶胞電流而被讀取出。 5 習見的ROM記憶體陣列之一問題是，列或行線電流可 能組合而使得更不易精確地讀取記憶體。例如，於陣列中 相交於記憶胞之列和行線遍佈整個陣列之長度方向。如果 一特定列和多數個行線被選擇，則沿著被規劃導通或者具 有低電阻之共用列線被置放之被選擇的記憶胞提供在共 10 用列線上組合之電流。這被增加之共用列線電流可使感測 邊限降級並且更不容易檢測在記憶胞非規劃和規劃狀態 之間的差量。 有鑒於先前之所述，需要一種具有改進性能之記憶 體，以便當多數個記憶胞被選擇時，檢測在非規劃和規劃 15 狀態之間的差量。 【發明内容】 發明概要 本發明之一論點是提供一種記憶體儲存裝置及方法。 該記憶體儲存裝置包含一組可組態而具有至少一種第一導 20 電狀態之記憶胞，並且各包含一組電氣地被耦合至該記憶 胞之第一和第二傳導器。一組調節電路被組態，而當該記 憶胞被組態而具有該第一導電狀態時，用以調節在與經由 該第一傳導器被傳導之一組電流無關的該第二傳導器上之 一組感測電壓。 6 200409129 圖式簡單說明 第1圖是展示本發明一實施例之記憶體儲存系統的方 塊圖。 第2圖是展示一組記憶體模組實施例之記憶卡的方塊 5 圖。 第3圖是展示一組記憶體模組實施例之被揭露的等視 圖形。 第4A和4B圖是展示被使用於一記憶體陣列中之記憶 胞實施例的圖形。 10 第5圖是展示一組記憶胞實施例之簡化平面圖。 第6圖是展示一組記憶胞陣列實施例之分解圖。 第7圖是展示一組記憶胞陣列位址電路實施例部份之 分解圖。 第8圖是展示調節電路之第一和第二實施例的分解 15 圖。 第9圖是展示調節電路之第三和第四實施例的分解 圖。 第10圖是展示被包含於部份記憶胞陣列中之第8圖的 調節電路之第一和第二實施例的分解圖。 20 第11圖是展示被包含於部份記憶胞陣列中之第9圖的 調節電路之第三和第四實施例的分解圖。 I：實施方式3 較佳實施例之說明 於下面較佳實施例之詳細說明中，將參考形成其一部 200409129 份之附圖，並且其中展示可實踐本發明之特定實施例。應 了解的是，其他實施例亦可被採用並且亦可在結構上或者 邏輯上改變而不背離本發明之範疇。因此，下面的詳細說 月並非限制本發明’並且本發明範臂利用所附加之申請 5 專利範圍而被定義。 第1圖是展示本發明一實施例之記憶體儲存系統或者 裝置8的方塊圖。在展示之實施例中，記憶體儲存裝置8包 含具有I/O界面連接器12之記憶卡10，經由該I/C)界面連接 器12而在記憶卡1〇和電氣地被耦合之裝置2〇間通訊。界面 1〇 連接器12電氣地被耦合至一界面以及依序被連接到記憶 體模組18的控制電路14。記憶體模組18包含被使用於資料 儲存之電子裝置。在各種實施例中，記憶體模組18包含用 以定址 '控制、檢測、錯誤更正編碼（ECC)、以及其他適 田功也的電子電路。在一實施例中，記憶體模組18被塞進 5 入纪憶卡丨0插座中且可被移除而以另一記憶體模組18取 代之。在所展示之實施例中，當被塞進入記憶卡10時，記 憶體模組18經由内部界面16而電氣地被耦合至界面和控 制電路14。 第2圖是展示記憶體模組is一實施例之記憶卡的方 〜0塊圖。在所展示之實施例中，記憶體模組18電氣地被耦合 至；1面和控制電路14。在一實施例中，記憶體模組18是由 1薄片層22所構成。在一實施例中，各薄片層22具有提 供資料儲存之記憶胞4〇的記憶胞陣列24(同時也參看第4A 矛图）。薄片層22包含位址電路26，其經由内部界面μ 8 輕合分別的記憶胞陣列24至界面和控制電路14。在一實施 例中’在各薄片層22上之位址電路26致動在記憶體模組18 之薄片層22之間少數互連傳導器，其減低製造步驟數目並 且降低成本。 弟3圖疋展不$己憶體核組18之一貫施例的揭露等視 圖。在所展示之實施例中，各薄片層22包含被形成在基片 32上之記憶胞陣列24和位址電路26。記憶胞陣列24包含記 十思胞40。在—實施例中，位址電路26包含行和列多工電 路’其被置放而相鄰於記憶胞陣列24之分別的正交邊緣。 1〇 在一實施例中，於製造程序時，輸入/輸出（I/O)導線28被 形成於基片32上。在一實施例中，列I/O導線28從位址電 路26延伸至基片32之一第一相鄰邊緣，並且行I/O導線28 «位址電路26延伸至基片32之一第二相鄰邊緣。在所展示 之貫施例中，各I/O導線28終止於分別的接觸墊片3〇。如 15 所展示地，部份接觸墊片30被曝露在基片32之邊緣。 在所展示之實施例中，薄片層22被堆疊在相同方位並 且被堆疊一起形成薄板。在其他實施例中，薄片層22可被 堆疊於其他適當之方位。在所展示之實施例中，薄片層22 被曝露之部份接觸墊片30電氣地接觸導電接觸元件34，其 20 以部份切割圖示被展示。接觸元件34於橫切至分別之薄片 層22的平面方向而沿著記憶體模組18之側面延伸。各接觸 元件34電氣地接觸至一組或多組薄片層22之分別的接觸 墊片30。在一實施例中，接觸元件34經由内部界面16而耦 合記憶體模組18至界面和控制電路14。在一實施例中，各 9 200409129 薄片層22是由聚合物塑膠材料所形成。在其他實施例中， 可使用其他適當材料以形成薄片層22。 ίο 第4A圖是展示被使用於記憶胞陣列24中記憶胞40之 -實施例的圖形。在所展示之實施例中，記憶胞陣列24包 含被形成於記憶體模組18之各薄片層22上的記憶胞4〇。記 憶胞陣列24同時也包含導電列線46和導電行線48。各記憶 胞4〇被置放在舰46和行線做―相交處。各記憶胞4〇包 含與控制元件44串連之儲存元件Μ。儲存元件42提供記憶 胞4〇之資料儲存，並且㈣元件44經由使祕寫人或者讀 取被儲存資料的列線46和行線48而便利記憶胞4〇之定 址。第4B圖中較詳細地展#記憶胞4()之_實施例。 15 20 在一實施例中，各記憶胞40包含一組寫入一次之儲存 兀件42。一組寫入一次儲存元件42僅可被寫入一次並且不 可隨後被改變。在-實施财，寫人_續存元和被製 造，因而各記憶胞40具有邏輯“〇”之啟始第一儲存狀態。 在一寫入步驟時，被選擇記憶胞4〇可被改變至邏輯“1，，之 一第二儲存狀態。—旦邏輯“1，，被寫人至被選擇記憶胞 40，則孩被遥擇§己憶胞4〇無法被改變回至邏輯“〇”。在另 一實施例中’寫人-次記憶胞爾製造，因而各記憶胞4〇 =有邏輯“Γ，之啟始第-儲存狀態。在—寫人步驟時，被 選擇記憶胞40可被改變至邏輯“〇”之第二儲存狀離。一曰 -組邏輯“G”被寫人至被選擇記憶胞4() ’則該被選擇奸 胞40無法被改變回至邏輯“卜在其他實施例中，記憶胞 4〇是可組態而被寫人或者被改變在邏輯“Q，，和邏輯“1”之間 10 200409129 的任何適當次數。 在一實施例中，各記憶胞40包含一組抗熔儲存元件 42。抗熔儲存元件42利用施加一組跨越記憶胞4〇之規劃電 壓而被規劃以便改變抗熔儲存元件4 2之電阻。在一實施例 5 中，記憶胞40，在被規劃之前，被組態以具有第一電阻狀 態°在這實施例中，記憶胞4〇，在被規劃之後，被組態以 具有第二電阻狀態。在一實施例中，以第一電阻狀態被組 態之記憶胞40具有至少一百萬歐姆之電阻值。在一實施例 中，以第二電阻狀態被組態之記憶胞40具有100千歐姆或 10 者較小的第二電阻值。在一實施例中，抗熔儲存元件42在 被規劃之前被組態而大致電氣地不導電或者具有一不導 電狀態，並且在被規劃之後被組態而電氣地導電或者具有 一導電狀態。在一實施例中，抗熔儲存元件42之第一電阻 值或者不導電狀態代表一邏輯狀態，例如，邏輯“0”。在 15 被規劃之後，抗熔儲存元件42之第二電阻狀態或者導電狀 態代表相對邏輯狀態，例如，邏輯“1”。在一實施例中， 抗熔儲存元件42之第一電阻狀態或者不導電狀態代表一 邏輯狀態，例如，邏輯“Γ。在被規劃之後，抗熔儲存元 件42之第二電阻狀態或者導電狀態代表相對邏輯狀態，例 20 如，邏輯“〇”。 在其他實施例中，記憶胞40是可組態以具有任何適當 的導電狀態數目。在各種實施例中，記憶胞40是可以不同 導電狀態被組態而具有不同的電阻值。在各實施例中，記 憶胞40是可組態而以任何適當次數之任何適當的導電狀 11 200409129 態數目被規劃。 在其他實施例中，各記憶胞40可包含與任何適當控制 元件44串連之任何適當儲存元件42。在一實施例中，熔絲 元件42與控制元件44，例如，二極體控制元件，串連地被 5 耦合。在一實施例中，儲存元件42或者控制元件44可利用 任何適當的材料層數目而被形成。在一實施例中，儲存元 件42是一組通道接合儲存元件42並且控制元件44是一組 通道接合控制元件44。 在一實施例中，各記憶胞40包含一組啟始地導電之熔 10 絲元件42。熔絲元件42之導電狀態代表一種邏輯狀態，例 如，邏輯“0”。為了寫入資料至記憶體陣列24，被選擇儲 存邏輯“1”之各記憶胞40使用列線46和行線48而被定址並 且其炫絲元件42被燒斷，因而將其置於不導電狀態。熔絲 元件42之不導電狀態代表一組相對邏輯狀態，例如，邏輯 15 “1”。在其他實施例中，導電狀態代表邏輯“1”並且不導電 狀態代表邏輯“0”。在一實施例中，燒斷熔絲元件42是一 種單向的操作並且記憶胞40是寫入一次之記憶胞4〇。在其 他實施例中，熔絲元件42可被規劃而具有不導電狀態並且 再次被規劃而具有導電狀態。 20 在一實施例中，資料寫入操作利用在一被選擇之行線 48和一被選擇之列線46之間施加足以燒斷記憶胞4〇溶絲 元件42之預疋電流而被達成。在一實施例中，讀取操作藉 著使用一被選擇之列線46和一被選擇之行線48以感測被 儲存記憶胞40之電阻狀態而被達成。 12 200409129 在所展示之實施例中，控制元件44是一組二極體元件 44 ’並且被使用以經由列線46和行線48而定址被選擇記憶 胞40。無二極體元件44，許多電流通道將存在於經由被選 擇列線46和行線48之間的記憶胞40。二極體元件44形成經 5 由各°己丨思胞40的一組早向傳導通道，因此' —組單一列線46 和一組單一行線48可被使用以經由一被選擇之單一記憶 胞40而唯一地定址和通過電流。 第5圖是展示被形成於基片32上記憶胞40之一實施例 的簡化平面圖。在所展示之實施例中，記憶胞4〇被置放在 歹J、’泉46和行線48之一相父處。在一實施例中，列線46和行 線48是正交的。在各列線46和行線仆相交處，形成至記憶 胞4〇之連接。在一實施例中，記憶胞40包含電氣地被串連 耦合在一起之儲存元件42和控制元件44。在一實施例中， 15控制元件44包含二極體44,其方向使得如果一共同電位被 知加在所有列線46和所有行線48之間，則所有二極體私在 相同方向被施加偏壓。 在所展示之實施例中，半導體層50被展示為單一層以 簡化本發明之說明。實際上，半導體層5〇是由不同材料之 扣適當層數目所形成而形成記憶胞4〇。在各種實施例中，該 層包含半導體材料，或者包含，例如，金屬或者介電質之 材料。在各種實施例中，材料被組織而成為形成儲存元件 C和控制元件44之層。在其他實施财，儲存元件42和控 制7G件44分別地被形成。 第6圖是展示記憶胞陣列24實施例&分解圖。在第_ 13 200409129 所展示之實施例中，展示一組八列乘八行之記憶胞陣列 24。在其他實施例中，可使用其他適當尺寸的記憶胞陣列 24。 在該實施例中，僅一组記憶胞4〇被選擇。電壓被施加 5 至列線46和行線48，因而除了一組被選擇的列線46之外， 所有列線46被施加偏壓在電位“-V”，並且一組被選擇之列 線46被施加偏壓在電位“+V”。在該實施例中，除了 一組被 選擇的行線48之外，所有行線48被施加偏壓在電位“+v” 並且一組被選擇的行線48被施加偏壓在電位“-V”。在這實 10 施例中，僅被選擇記憶胞40的一組被選擇二極體44,被前 向地施加偏壓。 在第6圖所展示之實施例中，被選擇二極體44，位於記 憶體陣列24之左上方角落中並且被選擇且被前向地施加 偏壓。在其他展示的實施例中，任何一組或多組記憶胞4〇 15可被選擇，因此對應的二極體44被前向地施加偏壓。在第 6圖之實施例中’電氣地被耦合至被選擇的列線46和被選 擇的行線48之不被選擇的二極體44不被施加偏壓。記憶體 陣列24中之其餘的二極體44被反向地施加偏壓。如果一組 電流利用第6圖所展示之被施加電壓電位而在被選擇的列 20線46和被選擇的行線牝之間傳導，則電氣地被耦合至被選 擇的一極體44’之被選擇的儲存元件42，以及因此被選擇 的記憶胞40，被組態以具有第二電阻狀態或者導電狀態。 相反地，如果很少的或者沒有電流於這組態被傳導，則被 選擇的儲存元件42以及因此被選擇的記憶胞4〇被組態以 14 200409129 具有苐一電阻狀態或者不導電狀態。 在該實施例中，為改變被選擇記憶胞4〇中被儲存之邏 輯狀態，被施加至被選擇的列線46和被選擇的行線邮之電 壓的振幅可被改變以導致—組超過儲存元料之臨限電 5流的電流。這導致儲存元件42改變狀態。在各種實施例 中，當記憶體陣列24被製造時，改變被選擇之儲存元件42 狀態所需的臨限電壓或者電流可被設定至一適當的值。在 一實施例中，臨限電壓或者電流是與經由記憶胞4()之電流 密度相關，並且臨限電壓或者電流可變化儲存元件42 之連接區域而被調節。在一實施例中，列線如和行線48相 ”处之相父。卩伤區域被減低，其同時也減低被施加以達到 改又儲存元件42狀態所必須之關鍵性電流密度所需的臨 限電壓或者電流。 第7圖是展示記憶胞陣列位址電路之一實施例的部份 15力解包路圖0在一實施例中，位址多工和解多工功能使用 被稱為排列二極體邏輯之邏輯機構而被達成。在第7圖之 展示中，記憶胞40包含串連之一組儲存元件42和一組控制 元件44。在所展示之實施例中，控制元件44包含一組二極 體44。記憶胞40被耦合在線46/48和線48/46之間。位址二 2〇極體邏輯電路60被耦合至線46/48,並且位址二極體邏輯電 路66被耦合至線48/46。位址電路60包含被耦合在線46/48 和一提升電壓或者第一電壓+v之間的阻抗元件62或者第 私阻态62。位址電路6〇同時也包含位址二極體64，其具 有被輕合至線46/48之陽極以及被以χ，γ和z表示之分別的 15 200409129 位址輸入電壓所控制之陰極。位址二極體邏輯電路66以被 耦合在線48/46及一拉降或者第二電壓-V之間的一組阻抗 元件68或者第二電阻器68相似地被構成。位址二極體7〇具 有被搞合至線48/46之陰極，以及被以a，B和C表示之分別 5 的位址輸入電壓所控制之陽極。在一實施例中，線46/48 是一組列線46並且線48/46是一組行線48。在一實施例中， 線46/48是一組行線48並且線48/46是一組列線46。 在一實施例中，對於列位址輸入電壓（X，γ，Z)，位 址電路60使用邏輯位準+v和-(V+AV)。在該實施例中，當 1〇電壓+V代表邏輯“1”時，列位址電路60作用如同以二極體 陰極(X，Υ，Ζ)作為輸入及線46/48作為輸出的AND閘。僅 當所有的三組列位址輸入(X，Y，Z)是高位時，則線46是 高位(+V)。相似地，位址電路66作用如一負邏輯AND閘。 在這情況中，如果邏輯位準-V和（ν+Δν)被施加在位址輸入 15 (八，B，c)，當所有的三組輸入是在-V時，在線48/46之輸 出是-V。如果位址輸入(X，Υ，Ζ)全部地施加陰極電壓+ν 至對應的二極體64並且位址輸入(a，Β，C)全部地施加陽 極電壓一V至對應的二極體70，則記憶胞4〇被選擇。在第7 圖所展示之實施例中，僅三組二極體64和三組二極體70被 2〇 展示，但是，在其他實施例中，任何適當數量的二極體64 或者70可被使用並且任何適當數目的位址輸入可被使 用。關於位址多工和解多工功能之另外的資訊被彼露且被 说明於美國專利編號6385075之文件中，其配合為此處之 參考。 16 200409129 第8圖是展示調節電路86之第一和第二實施例的分解 圖。在第一實施例中，調節電路包含一組電氣地被耦合在 偏壓（VBIAS)源和線46/48之間的二極體86。在第一實施例 中’線46/48是一組列線46。 5 在第一實施例中，各列線46終止於電阻器62並且各行 線48終止於電阻器68。當多於一組行線仙被定址時，記憶 胞40經由多數個平行之電阻器砧被連至_v電壓且僅經由 一組電阻器62而被連接至+v電壓。因為傳導電流之記憶胞 40數目是未知的，跨越電阻器62之電壓降亦是未知的，並 ίο且將使感測電壓邊限惡化。在一實施例中，電壓Vbias被設 定至充分地較小於+V電壓之一位準，因此如果經由列線46 被傳導的所有電流經由電阻器62被傳導，則將導致在+V 電壓和vBIAS電壓之間的差量是大於於一跨越電阻器62之 電壓降。在一實施例中，跨越電阻器62之最大電壓降是成 15比例於經由電阻器62供應電流之行線48的數目。在一實施 例中，所有的行線48被定址並且被耦合在行線48和列線46 之間的所有記憶胞40是在導電狀態或者第二電阻狀態並 且經由電阻器62而傳導電流。 在第8圖所展示之第二實施例中，調節電路包含一組 2〇電氣地被耦合在Vbias電壓源和線46/48之間的二極體86。 在第二實施例中，線46/48是一組行線48。 在第一貫施例中，各列線46終止於電阻器68並且各行 Λ 、.、ς止於龟阻态62。當多於一組行線48被定址時，記憶 胞4〇經由多婁之個平行電I1 且器6δ被連至-V電墨且僅經由- 17 200409129 組電阻器62而被連接至+γ電壓。因為傳導 哥 >包流之記憶胞40 數目是未知的，跨越電阻器62之電壓降亦是未知並且將 感測電壓邊限被惡化。在-實施例中，電壓、被設定至 充分地較小於+V電壓之-位準，因此如果所有經由行 被傳導的電流經由電阻器62而被傳導，則將導致在電厭 和vBIAS電壓之間的差量是較大於跨越。 ^ 节I且^§ (>2之電厥 降。在-實施射’跨越電㈣62之最A電壓降是成比^ 於經由電阻器62而供應電流之列線46數目。 者'，]
, ^ 任一貫施你|J ίο 15 中，所有的舰46被定址並且所有_合在行線48和 46之間的記憶胞40是在導電狀態或者第二電阻狀態教^ 經由電阻器62而傳導電流。 "足 第9圖是展示調節電路96之第三和第四實施例的分解 圖。在第三實施例中，調節電路96包含—組電氣地被^ 在Vbias電壓源和線48/46之間的二極體96。在第：每“ 中’線48/46是一組行線48。 在第三實施例中，各列線46終止於電阻器62並且久广 線48終止於電阻器68。當多於一組列線46被定址時，記愴 胞40經由多數個平行電阻器62被連至+v電壓且僅經由二 組電阻器68而被連接至-V電壓。因為傳導電流之記憶皰知 20的數目是未知的，電壓降跨越電阻器68亦是未知的並且將 可使感測電壓邊限惡化。在一實施例中，電壓Vbw被設定 至充分地較大於-V電壓之一位準，因此如果所有經由行埯 48被傳的電流經由電阻為68而被傳導，則導致在v
Bias 電壓和-V電壓之間的差虿是較大於跨越電阻器的之電厥 18 200409129 降。在一實施例中，跨越電阻器68之最大電壓降是成比例 於經由電阻器68供應電流之列線46數目。在一實施例中， 所有的列線46被定址並且所有被耦合在行線48和列線牝 之間的記憶胞40是在導電狀態或者第二電阻狀態並且許 5 由電阻器68而傳導電流。 在第9圖所展示之第四實施例中，調節電路％包含一 組電氣地被耦合在VBIAS電壓源和線48/46之間的二極體 96。在第四實施例中，線48/46是一組列線46。 在第四實施例中，各列線46終止於電阻器68並且各行 10線48終止於電阻器62。當多於一組行線48被定址時，記憶 胞40經由多數個平行電阻器62被連至+v電壓且僅經由一 組電阻器68而被連接至-V電壓。因為傳導電流至電阻器68 之記憶胞40之數目是未知的，電壓降跨越電阻器68亦是未 头並且將了使感測電壓邊限被惡化。在一實施例中，電壓 15 ¥則心被設定至充分地較大於-V電壓之一位準，因此如果所 有經由列線46被傳導的電流經由電阻器邡而被傳導，將導 致在VBIAS電壓和-V電壓之間的差量是較大於跨越電阻器 68之電壓降。在一實施例中，跨越電阻器68之最大電壓降 疋成比例於經由電阻器68供應電流之行線仙數目。在一實 2 0 ^例中，所有的行線48被定址並且所有被耦合在列線46和 仃線48之間的記憶胞4〇是在導電狀態或者第二電阻狀態 並且經由電阻器68而傳導電流。 第10圖疋展示被包含於部份記憶胞陣列24中之第8圖 電路86的第一和第二實施例之分解圖。三組被辑合至 19 200409129 分別的位址電路7〇之記憶胞4〇被展示。三組記憶胞40之各 組被耦合在對應的線48/46和一組共用線46/48之間。在第 一和第二實施例中，僅三組線48/46、三組記憶胞40、以及 一組共用線46/48被展示以簡化本發明之說明。在其他實施 5 例中，任何適當數目的線48/46、記憶胞40、以及線46/48 可被使用。 在第10圖所展示之第一和第二實施例中，各感測線82 經由一分別的感測二極體80被耦合至一組線48/46。各二極 體80具有被|馬合至一對應線48/46之一組陰極以及一組被 10 耦合至一感測電流儀84之陽極。在各種實施例中，反應於 經由感測線82流動之感測電流的感測電流儀表84可以是 任何適當的電路功能。 在第10圖所展示之第一和第二實施例中，各記憶胞40 在線48/46被位址電路70所選擇，因為位址電路70中之二極 15 體陽極是在-V電壓位準。各記憶胞40同時也在線46/48被 位址電路（為簡化本發明之說明其不被展示）所選擇。對於 在不導電狀態或者第一電阻狀態之各記憶胞40，電流將經 由感測二極體80和感測線82而流動。對於在導電狀態或者 第二電阻狀態之各記憶胞40，很少或者沒有電流將在對應 20 的感測線82中流動。 在一實施例中，偏壓位準-Δν被設定至一適當地較大 於-V之值，因而當對應的記憶胞40是在不導電狀態或者第 一電阻狀態時，二極體80被前向地施加偏壓。在一實施例 中，-ΔΥ值被設定至一適當地較小於VBiAS值之值，因而當 20 200409129 對應的記憶胞4G是在導電狀態或者第二電阻狀態時，二極 體80被反向地施加偏壓。在-實施例中，糊直定義位址 在第ίο圖所展示之第-和第二實施例中，一種單端产 測方法被使用。個該單端檢測，當職的記憶胞4〇被二 址且被組態在不導電狀態或者第_電阻狀態時，感測電流 僅從+V或者·ν之-電壓源被傳導。在第_和第二實施： 中，感測電流從_ν電壓源被傳導。在其他實施例中，感測 電流從+V電壓源或者從+ν#σ_ν兩電壓源被傳導。 10 15 20 電路70之一組檢測邊限 在第10圖所展示之第-和第二實施例中，當兩組或者 多組記憶胞40被定址且被組態在不導電狀態或者第—電 阻狀態時，電流在多數個_v電壓源和對應的電㈣68^ +V電壓源和電阻器62之間被傳導。因為感測二極體_由 多數個電阻脚而併聯地被連接，如果VBIAS被設定為等於 +V %壓，則感測邊限被減低。如果感測邊限被減低至一組 充分低之值，則在Μ二極體峨極之電壓可Μ充分地 低而使得—極體80成為被前向地施加偏壓並且當記憶胞 被疋址且疋在導電狀怨或者第二電阻狀態時則傳導感 /貝J屯流。在第一和第二實施例中，當記憶胞4〇是在導電狀 態或者第二電阻狀態時，在VmAS電壓和_乂電壓之間的差量 是足以使二極體感測線82被反向地施加偏壓。 在第1 〇圖所展示之第一實施例中，線46/48是被耦合至 各組記憶胞40之一組共用列線46。在第一實施例中，線 4 8 / 4 6是各被耦合至一對應的記憶胞4 〇之行線4 8。 21 200409129 在弟10圖所展不之弟二貫施例中’線46/48是被搞合至 各組記憶胞40之一組共用行線48。在第二實施例中，線 48/46是各被耦合至一對應的記憶胞40之列線46。 第11圖是展示被包含於部份記憶胞陣列24中之第9圖 5 調節電路96的第三和第四實施例之分解圖。三組被耦合至 分別的位址電路64之記憶胞40被展示。三組記憶胞40各被 耦合在對應的線46/48和一組共用線48/46之間。在第三和 第四實施例中，僅三組線46/48、三組記憶胞40、以及一組 共用線48M6被展示以簡化本發明之說明。在其他實施例 10 中’任何適當數目的線46/48、記憶胞40、以及線48/46可 被使用。 在第11圖所展示之第三和第四實施例中，各感測線92 經由一組分別的感測二極體9〇被耦合至一組線46/48。各二 極體90具有被耦合至一對應線46/48之一陽極以及被耦合 15 至一感測電流儀94之一陰極。在各種實施例中，感測電流 儀9 4可以是反應於經由感測線9 2流動之感測電流的任何 適當電路功能。 在第11圖所展示之第三和第四實施例中，因為位址電 路64中之二極體陰極是在+ν電壓，各記憶胞4〇在線46/48 〇被位址電路64所選擇。各記憶胞40同時也在線48/46被位址 兒路（為簡化本發明之說明而不被展示）所選擇。對於在不 寺電狀態或者第一電阻狀態之各記憶胞40,電流將經由感 極體90和感測線92而流動。對於在導電狀態或者第二 包阻狀態之各記憶胞4〇，將沒有電流在對應的感測線％中 200409129 流動。 在一實施例中，當對應的記憶胞40是在不導電狀態或 者第一電阻狀態時，+Δν之偏壓位準被設定為適當地較小 於+V之值，因而二極體90被前向地施加偏壓。在一實施例 5 中，當對應的記憶胞40是在導電狀態或者第二電阻狀態 時，+Δν之值被設定為適當地較大於Vbias值之數值，因而 -一極體90被反向地施加偏壓。在一實施例中，這此之 值定義位址電路64之檢測邊限。 在第11圖所展示之第三和第四實施例中，一單端减知 10 方法被使用。在第三和第四實施例中，感測電流從+v電壓 源被傳導。在其他實施例中，感測電流從電壓源或者從 +V和-V兩電壓源被傳導。 在第11圖所展示之第三和第四實施例中，當兩組或者 多組記憶胞40被定址且是在不導電狀態或者第一電阻狀 15怨日守，電流在多數個+v電壓源和對應的電阻器62以及々 電壓源和電阻器68之間被傳導。因為感測二極體9〇經由多 數個電阻62被併聯地連接，如果Vbias被設定為等於々 電壓，則感測邊限將被減低。如果感測邊限被減低至一充 分地低之值，則在感測二極體9〇陽極之電壓可成為足夠地 20问而使得一極體90成為被前向地施加偏壓，並且當記憶胞 40被疋址且是在導電狀態或者第二電阻狀態時則傳導感 測私流。在第三和第四實施例中，當記憶胞4〇是在導電狀 恶或者第二電阻狀態時，在Vbias電壓和+v電壓之間的差 量是足以使二極體感測線92被反向地施加偏壓。 200409129 在第11圖所展示之坌一 + \乐二貫施例中，線48/46是被耦合至 各組記憶胞40之一纟且妓 、/、用行線48。在第三實施例中，線 46/48疋各被耗合至〜對 何應的記憶胞40之列線46。 在弟11圖所展示之笛 ^ 〜弟四貫施例中，線48/46是被耦合至 各組記憶胞40之一組技 、用列線46。在第四實施例中，線 46/48是各被耦合至 对應的記憶胞40之行線48。 雖然此處已展示且★ °兄明特定實施例以便說明較佳實施 例’熟習本技術者應讀 厂％ ’本發明可有多種不同及/或等 效之製作以取代所展斤 ίο 、和所說明之特定實施例而不背離本 發明之範疇。那些熟習 ^ ^ 化予、機械、電機機械、電氣、以 及電腦技術的人員將忽 多種實施例地餘施。;地了解本發明可湘非常廣泛之 佳實施例的任巾請是此處討論之較 <者變化。因此，本發明將僅受申請 專利祀圍和料效者所 15 【圖式簡果說明】 第1圖是展示本發明一實施例之記憶體儲存系統的方 塊圖。 弟2圖疋展示一組記憶體模組實施例之記憶卡的方塊 圖。 第3圖是展示一組記憶體模組實施例之被揭露的等視 圖形。 第4 A和4B圖是展示被使用於一記憶體陣列中之記憶 胞實施例的圖形。 第5圖是展示—纟旦記憶胞實施例之簡化平面圖。 24 200409129 第6圖是展示一組記憶胞陣列實施例之分解圖。 第7圖是展示一組記憶胞陣列位址電路實施例部份之 分解圖。 第8圖是展示調節電路之第一和第二實施例的分解 5 圖。 第9圖是展示調節電路之第三和第四實施例的分解 圖。 第10圖是展示被包含於部份記憶胞陣列中之第8圖的 調節電路之第一和第二實施例的分解圖。 10 第11圖是展示被包含於部份記憶胞陣列中之第9圖的 調節電路之第三和第四實施例的分解圖。 【圖式之主要元件代表符號表】 8···記憶體儲存裝置 42···儲存元件 10…記憶卡 44…控制元件 12…I/O界面連接器 46···導電列線 14…控制電路 48···導電行線 16···内部界面 50···半導體層 18…可移動記憶體模組 60…位址二極體邏輯電路 20…記憶體儲存裝置 62···阻抗元件 22…薄片層 64…位址二極體 24…記憶胞陣列 66…位址二極體邏輯電路 26…位址電路 68…第二電阻器 28…輸入/輸出(I/O)導線 7 0…位址二極體 30…接觸墊片 86…二極體 32…基片 90…二極體 34…接觸元件 92···感測線 40…記憶胞 96···調節電路 25