KR20040030346A - 메모리 저장 장치 및 감지 전압 제어 방법 - Google Patents

메모리 저장 장치 및 감지 전압 제어 방법 Download PDF

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휴렛-팩커드 디벨롭먼트 컴퍼니, 엘 피
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Abstract

메모리 저장 장치(8)는, 적어도 제 1 도전성 상태를 갖도록 구성될 수 있는 메모리 셀(40) 및 메모리 셀(40)에 각각 전기적으로 결합된 제 1 및 제 2 도전체(46,48)를 포함한다. 조절 회로(86,96)는 메모리 셀(40)이 제 1 도전성 상태를 갖도록 구성되는 경우 제 2 도전체(48,46) 상의 감지 전압이 제 1 도전체(46,48)를 통해 도전된 전류와 무관하도록 조절한다.

Description

메모리 저장 장치 및 감지 전압 제어 방법{MEMORY STORAGE DEVICE WHICH REGULATES SENSE VOLTAGES}
본 발명은 일반적으로 집적 회로 메모리 분야에 관한 것으로, 좀더 구체적으로 감지 전압을 조절하는 메모리 저장 장치 및 방법에 관한 것이다.
집적 회로에 대한 수요가 증가함에 따라, 제조자들은 점점 더 증가하는 수의 메모리 셀을 각 다이 상에 구현하려는 노력을 한다. 집적 회로 메모리는 전형적으로 2차원 어레이로 구성되는데, 어레이 내의 각 메모리 셀은 행 도전체 및 열 도전체로 교차된다. 다수의 애플리케이션은 낮은 액세스 시간 및 높은 데이터 전송률을 요구하기 때문에, 메모리는 데이터가 동시에 다수의 메모리 저장 장치에 기록또는 그로부터 판독될 수 있도록 구성된다.
하나의 인기있는 유형의 메모리는 판독 전용 메모리(ROM)이다. ROM의 두 개의 일반적 유형은 마스크 ROM 및 필드 프로그램가능 ROM이다. 마스크 ROM에 있어서, 각 메모리 셀에 저장된 정보는 제조 프로세스 동안 영구적으로 프로그램되고 그 이후에는 변경될 수 없다. 필드 프로그램 가능 ROM은 제조 프로세스 이후 프로그램될 수 있고 최종 사용자로 하여금 다수의 애플리케이션에 사용될 수 있는 단일 부품 유형(single part type)을 비축하도록 해주기 때문에 소정의 애플리케이션에 보다 바람직하다.
필드 프로그램가능 ROM의 일 유형은 저장 소자 및 제어 구성요소를 갖는 메모리 셀을 포함한다. 전형적으로, 저장 소자는 초기에는 비 도전성이거나 또는 전류 흐름에 대해 높은 저항을 가지고 있고, 저장 소자 양단에 적절한 전압을 인가함으로써 도전성이거나 또는 낮은 저항을 갖도록 프로그램될 수 있다. 저장가능 소자의 프로그램된 상태는 판독되는 어드레싱된 메모리 셀에 대응하는 전류를 판독함으로써 판독될 수 있다.
종래의 ROM 메모리 어레이가 가지고 있는 하나의 문제점은, 행 또는 열 라인 전류가 결합할 수 있고 정확한 메모리 판독을 더 어렵게 할 수 있다는 것이다. 예를 들어, 어레이 내의 메모리 셀을 교차하는 행 및 열 라인은 어레이의 전체 길이를 지나간다. 하나의 특정 행과 다수의 열 라인이 선택된 경우, 공통 행 라인을 따라 배치되고 도전성 또는 낮은 저항을 갖도록 프로그램된 선택된 메모리 셀은 공통 행 라인 상에서 결합되는 전류를 제공한다. 이 증가한 공통 라인 전류는 감지한계(sense margins)를 저하시킬 수 있고 메모리 셀의 비 프로그램된 상태와 프로그램된 상태 사이의 차이를 검출하는 것을 더 어렵게 할 수 있다.
위의 관점에 있어서, 다수의 메모리 셀이 선택된 경우, 비 프로그램된 상태와 프로그램된 상태 사이의 차이를 검출하는 개선된 성능을 가진 메모리가 필요하다.
본 발명의 일 측면은 메모리 저장 장치 및 방법을 제공한다. 메모리 저장 장치는 적어도 제 1 도전성 상태를 갖도록 구성될 수 있는 메모리 셀을 포함하고 각각 메모리 셀에 전기적으로 결합된 제 1 및 제 2 도전체를 포함한다. 메모리 셀이 제 1 도전성 상태를 갖도록 구성되는 경우 조절 회로는 제 2 도전체 상의 감지 전압이 제 1 도전체를 통해 전도된 전류와 무관하도록 조절한다.
도 1은 본 발명의 일 실시예를 예시하는 메모리 저장 시스템의 블록도,
도 2는 메모리 모듈의 일 실시예를 도시하는 메모리 카드의 블록도,
도 3은 메모리 모듈의 일 실시예를 예시하는 외부의 일부를 잘라낸 등축절단도,
도 4a 및 도 4b는 메모리 어레이에 사용된 메모리 셀의 일 실시예를 예시하는 도면,
도 5는 메모리 셀의 일 실시예를 예시하는 간략화된 평면도,
도 6은 메모리 셀 어레이의 하나의 예시적인 실시예를 예시하는 개략도,
도 7은 메모리 셀 어레이 어드레싱 회로의 일 실시예의 일부분을 예시하는 개략도,
도 8은 조절 회로의 제 1 및 제 2의 예시적인 실시예를 예시하는 개략도,
도 9는 조절 회로의 제 3 및 제 4의 예시적인 실시예를 예시하는 개략도,
도 10은 부분적 메모리 셀 어레이에 포함된 도 8의 조절 회로의 제 1 및 제 2의 예시적인 실시예를 예시하는 개략도,
도 11은 부분적 메모리 셀 어레이에 포함된 도 9의 조절 회로의 제 3 및 제 4의 예시적인 실시예를 예시하는 개략도.
도면의 주요 부분에 대한 부호의 설명
8 : 메모리 저장 장치10 : 메모리 카드
12 : I/O 인터페이스 콘넥터14 : 제어 회로
16 : 내부 인터페이스18 : 메모리 모듈
24 : 메모리 셀 어레이26 : 어드레싱 회로
30 : 콘택트 패드32 : 기판
바람직한 실시예의 후속하는 상세한 설명에 있어서, 본 발명의 일부분을 형성하고 본 발명이 실행될 수 있는 특정 실시예의 예시로서 도시된 첨부한 도면을 참조한다. 다른 실시예가 사용될 수 있고 구조적 또는 논리적 변화가 본 발명의 범주를 벗어나지 않고 이루어질 수 있다는 것을 이해할 것이다. 그러므로, 후속하는 상세한 설명은 제한적 의미로 여겨지지 않고, 본 발명의 범주는 첨부한 청구항에 의해 정의된다.
도 1은 본 발명의 일 실시예를 예시하는 메모리 저장 시스템 또는 장치(8)의 블록도이다. 예시된 실시예에서, 메모리 저장 장치(8)는 메모리 카드(10)와 이와 전기적으로 결합된 장치(20) 사이에서 통신이 이루어지는 I/O 인터페이스 콘넥터(12)를 구비한 메모리 카드(10)를 포함한다. 인터페이스 콘넥터(12)는 착탈가능한 메모리 모듈(18)에 연결되는 인터페이스 및 제어 회로(14)에 전기적으로 결합된다. 메모리 모듈(18)은 데이터 저장용으로 사용되는 전기적 장치를 포함한다. 다양한 실시예에서, 메모리 모듈(18)은 어드레싱, 제어, 검출, 에러 교정 코딩(ECC) 및 다른 적절한 기능을 하는 전기적 회로를 포함한다. 일 실시예에서, 메모리 모듈(18)은 메모리 카드(10)의 소켓에 삽입되고 제거될 수 있으며 또 다른 메모리 모듈(18)로 교체될 수 있다. 예시된 실시예에서, 메모리 카드(10)에 삽입되는 경우, 메모리 모듈(18)은 내부 인터페이스(16)를 통해 인터페이스 및 제어 회로(14)와 전기적으로 결합된다.
도 2는 메모리 모듈(18)의 일 실시예를 예시하는 메모리 카드(10)의 블록도이다. 예시된 실시예에서, 메모리 모듈(18)은 인터페이스 및 제어 회로(14)와 전기적으로 결합된다. 일 실시예에서, 메모리 모듈(18)은 적층(22)으로 구성된다. 일 실시예에서, 각 적층(22)은 데이터 저장을 제공하는 메모리 셀(40)의 메모리 셀 어레이(24)를 구비한다(도 4a 및 도 4b도 참조). 층(22)은 제각기의 메모리 셀 어레이(24)를 내부 인터페이스(16)를 통해 인터페이스 및 제어 회로(14)에 결합하는 어드레싱 회로(26)를 포함한다. 일 실시예에서, 각 층(22)의 어드레싱 회로(26)는 메모리 모듈(18)의 층들(22) 사이에서 보다 소수의 상호연결 도전체를 인에이블하여, 제조 단계 수를 감소시키고 비용을 절감한다.
도 3은 메모리 모듈(18)의 일 실시예를 예시하는 등축절단도(cut-away isometric view)이다. 예시된 실시예에서, 각 층(22)은 기판(32) 상에 형성된 메모리 셀 어레이(24) 및 어드레싱 회로(26)를 포함한다. 메모리 셀 어레이(24)는 메모리 셀(40)을 포함한다. 일 실시예에서, 어드레싱 회로(26)는 메모리 셀 어레이(24)의 제각기의 수직 에지에 인접하게 배치된 열 및 행 다중화 회로를 포함한다. 일 실시예에서, 입/출력(I/O) 리드선(28)은 제조 프로세스 동안 기판(32) 상에 형성된다. 일 실시예에서, 행 I/O 리드선(28)은 어드레싱 회로(26)에서부터 기판(32)의 제 1 인접 에지로 연장하고 열 I/O 리드선(28)은 어드레싱 회로(26)에서부터 기판(32)의 제 2 인접 에지로 연장한다. 예시된 실시예에서, 각 I/O 리드선(28)은 제각기의 콘택트 패드(contact pads)(30)에서 종결된다. 콘택트 패드(30)의 부분들은 기판(32)의 에지에 노출되는 것으로 도시된다.
예시된 실시예에서, 층(22)은 동일한 배향으로 쌓여서 함께 적층된다. 다른 실시예에서, 층(22)은 다른 적절한 배향으로 적층될 수 있다. 예시된 실시예에서, 전기적 콘택트가 도전성 콘택트 소자(34)에 의해 층(22)의 콘택트 패드(30)의 노출된 부분에 형성되며, 부분적으로 외부의 일부분을 잘라낸 모습으로 도시되어 있다. 콘택트 소자(34)는 개별 층(22)의 평면에 대해 횡단하는 방향으로, 메모리 모듈(18)의 측면을 따라 연장한다. 각 콘택트 소자(34)는 하나 이상의 층(22)의 제각기의 콘택트 패드(30)에 대해 전기적 콘택트를 형성한다. 일 실시예에서, 콘택트 소자(34)는 내부 인터페이스(16)를 통해 메모리 모듈(18)을 인터페이스 및 제어 회로(14)에 결합한다. 일 실시예에서, 각 층(22)은 폴리머 플라스틱 재료로부터 형성된다. 다른 실시예에서, 다른 적절한 재료가 사용되어 층(22)을 형성한다.
도 4a는 메모리 셀 어레이(24)에 사용되는 메모리 셀(40)의 일 실시예를 예시하는 도면이다. 예시된 실시예에서, 메모리 셀 어레이(24)는 메모리 모듈(18)의 각 층(22) 상에 형성되는 메모리 셀(40)을 포함한다. 메모리 셀 어레이(24)는 도전성 행 라인(46) 및 도전성 열 라인(48)을 또한 포함한다. 각 메모리 셀(40)은 행 라인(46)과 열 라인(48)의 교차점에 위치한다. 각 메모리 셀(40)은 제어 소자(44)와 저장 소자(42)를 직렬로 포함한다. 저장 소자(42)는 메모리 셀(40)에 데이터 저장을 제공하고 제어 소자(44)는 행 라인(46) 및 열 라인(48)을 사용하여 기록 또는 저장된 데이터를 판독하기 위한 메모리 셀(40)의 어드레싱을 용이하게 한다. 메모리 셀(40)의 일 실시예는 도 4b에서 더 자세히 도시되어 있다.
일 실시예에서, 각 메모리 셀(40)은 일회 기록 소자(42)를 포함한다. 일회 기록 소자(42)는 한번만 기록될 수 있고 그 이후에는 변경될 수 없다. 일 실시예에서, 일회 기록 저장 소자(42)는 각 메모리 셀(40)이 로직 "0"의 초기의 제 1 저장 상태를 갖도록 제조된다. 기록 프로시저 동안, 선택된 메모리 셀(40)은 로직 "1"인 제 2 저장 상태로 변경될 수 있다. 일단 로직 "1"이 선택된 메모리 셀(40)에 기록되면, 선택된 메모리 셀(40)은 로직 "0"으로 다시 변경될 수 없다. 또 다른 실시예에서, 일회 기록 메모리 셀(40)은 각 메모리 셀(40)이 로직 "1"의 초기의 제 1 저장 상태를 가지도록 제조된다. 기록 프로시저 동안, 선택된 메모리 셀(40)은 로직 "0"인 제 2 저장 상태로 변경될 수 있다. 일단 로직 "0"이 선택된 메모리셀(40)에 기록되면, 선택된 메모리 셀(40)은 로직 "1"로 다시 변경될 수 없다. 다른 실시예에서, 메모리 셀(40)은 로직 "0"과 로직 "1" 사이에서 임의의 적절한 수의 번복으로 기록 또는 변경되도록 구성될 수 있다.
일 실시예에서, 각 메모리 셀(40)은 안티 퓨즈 저장 소자(42)를 포함한다. 안티 퓨즈 저장 소자(42)는 메모리 셀(40) 양단에 프로그래밍 전압을 인가하여 안티 퓨즈 저장 소자(42)의 저항을 변경함으로써 프로그램된다. 일 실시예에서, 프로그램되기 전에 메모리 셀(40)은 제 1 저항 상태를 갖도록 구성된다. 이 실시예에서, 프로그램된 이후의 메모리 셀(40)은 제 2 저항 상태를 갖도록 구성된다. 일 실시예에서, 제 1 저항 상태로 구성된 메모리 셀(40)은 적어도 일 메가옴의 저항 값을 가진다. 일 실시예에서, 제 2 저항 상태로 구성된 메모리 셀(40)은 100 킬로옴 이하의 제 2 저항 값을 가진다. 일 실시예에서, 안티 퓨즈 저항 소자(42)는 프로그램되기 전에 전기적으로 실질적으로 비 도전성이거나 또는 비 도전성 상태를 갖도록 구성되고 프로그램된 후에는 전기적으로 도전성이거나 또는 도전성 상태를 갖도록 구성된다. 일 실시예에서, 안티 퓨즈 저장 소자(42)의 제 1 저항 값 또는 비 도전성 상태는 로직 "0"과 같은 하나의 로직 상태를 나타낸다. 프로그램된 후, 안티 퓨즈 저장 소자(42)의 제 2 저항 상태 또는 도전성 상태는 로직 "1"과 같은 반대의 로직 상태를 나타낸다. 일 실시예에서, 안티 퓨즈 저장 소자(42)의 제 1 저항 상태 또는 비 도전성 상태는 로직 "1"과 같은 하나의 로직 상태를 나타낸다. 프로그램된 후, 안티 퓨즈 저장 소자(42)의 제 2 저항 상태 또는 도전성 상태는 로직 "0"과 같은 반대의 로직 상태를 나타낸다.
다른 실시예에서, 메모리 셀(40)은 임의의 적절한 수의 도전성 상태를 갖도록 구성될 수 있다. 다양한 실시예에서, 메모리 셀(40)은 상이한 도전성 상태의 상이한 저항 값을 갖도록 구성될 수 있다. 다양한 실시예에서, 메모리 셀(40)은 임의의 적절한 수의 번복으로 임의의 적절한 수의 도전성 상태로 프로그램되도록 구성될 수 있다.
다른 실시예에서, 각 메모리 셀(40)은 임의의 적절한 제어 소자(44)와 임의의 적절한 저장 소자(42)를 직렬로 포함할 수 있다. 일 실시예에서, 퓨즈 소자(42)는 다이오드 제어 소자와 같은 제어 소자(44)와 직렬로 결합된다. 일 실시예에서, 저장 소자(42) 또는 제어 소자(44)는 임의의 적절한 수의 재료 층으로 형성될 수 있다. 일 실시예에서, 저장 소자(42)는 터널 접합 저장 소자(42)이고 제어 소자(44)는 터널 접합 제어 소자(44)이다.
일 실시예에서, 각 메모리 셀(40)은 초기에 도전성인 퓨즈 소자(42)를 포함한다. 퓨즈 소자(42)의 도전성 상태는 로직 "0"과 같은 하나의 로직 상태를 나타낸다. 메모리 어레이(24)에 데이터를 기록하기 위해, 로직 "1"을 저장하도록 선택된 각 메모리 셀(40)은 행 라인(46) 및 열 라인(48)을 사용하여 어드레싱되고 퓨즈 소자(42)는 차단되어 비 도전성 상태가 된다. 퓨즈 소자(42)의 비 도전성 상태는 로직 "1"과 같은 반대의 로직 상태를 나타낸다. 다른 실시예에서, 도전성 상태는 로직 "1"을 타나내고 비 도전성 상태는 로직 "0"을 나타낸다. 일 실시예에서, 퓨즈 소자(42)를 차단한다는 것은 일방향 동작이고 메모리 셀(40)은 일회 기록 메모리 셀(40)이다. 다른 실시예에서, 퓨즈 소자(42)는 비 도전성 상태로 프로그램될수 있고 도전성 상태로 다시 프로그램될 수 있다.
일 실시예에서, 데이터 기록 동작은 메모리 셀(40)의 퓨즈 소자(42)를 차단하는 데 충분한 사전결정된 전류를 선택된 열 라인(48)과 선택된 행 라인(46) 사이에 인가함으로써 수행된다. 일 실시예에서, 판독 동작은 선택된 행 라인(46) 및 선택된 열 라인(48)을 사용하여 메모리 셀(40)의 저장된 저항 상태를 감지함으로써 수행된다.
예시된 실시예에서, 제어 소자(44)는 다이오드 소자(44)이고 행 라인(46) 및 열 라인(48)을 통해 선택된 메모리 셀(40)을 어드레싱하는 데 사용된다. 다이오드 소자(44)가 없으면, 메모리 셀(40)을 통과하는 다수의 전류 경로가 선택된 행 라인(46)과 열 라인(48) 사이에 존재할 수 있다. 다이오드 소자(44)는 각 메모리 셀(40)을 통과하는 일방향 도전 경로를 형성하여 선택된 단일 메모리 셀(40)을 유일하게 어드레싱하고 이를 통해 전류를 통과시키기 위해 단일 행 라인(46) 및 단일 열 라인(48)이 사용될 수 있다.
도 5는 기판(32) 상에 형성된 메모리 셀(40)의 일 실시예를 예시하는 간략화된 평면도이다. 예시된 실시예에서, 메모리 셀(40)은 행 라인(46)과 열 라인(48)의 교차점에 위치한다. 일 실시예에서, 행 라인(46) 및 열 라인(48)은 수직이다. 행 라인(46)과 열 라인(48)의 각 교차점에서, 메모리 셀(40)에 대한 접속이 이루어진다. 일 실시예에서, 메모리 셀(40)은 직렬로 함께 전기적으로 결합된 저장 소자(42) 및 제어 소자(44)를 포함한다. 일 실시예에서, 제어 소자(44)는, 공통 전위가 모든 행 라인(46)과 모든 열 라인(48) 사이에 인가된 경우, 모든다이오드(44)가 동일한 방향으로 바이어싱되도록 배향된 다이오드(44)를 포함한다.
예시된 실시예에서, 반도체 층(50)은 본 발명의 설명을 간단히 하기 위해 단일 층으로서 도시되어 있다. 실제로는, 반도체 층(50)은 적절한 수의 상이한 재료 층으로 형성되어 메모리 셀(40)을 형성한다. 다양한 실시예에 있어서, 이 층은 반도체 재료인 재료를 포함하고, 또는 금속 또는 유전체와 같은 재료를 포함한다. 다양한 실시예에서, 이 재료들은 저장 소자(42) 및 제어 소자(44)를 형성하는 층으로 구성된다. 다른 실시예에서, 저장 소자(42) 및 제어 소자(44)는 별개로 형성된다.
도 6은 메모리 셀 어레이(24)의 하나의 예시적인 실시예를 예시하는 개략도이다. 도 6에 예시된 예시적인 실시예에 있어서, 8 행×8 열 메모리 셀 어레이(24)가 도시되어 있다. 다른 실시예에서, 다른 적절한 크기의 메모리 셀 어레이(24)가 사용될 수 있다.
예시적인 실시예에서, 하나의 메모리 셀(40)만이 선택된다. 하나의 선택된 행 라인(46)을 제외한 모든 행(46)이 "-V" 전위로 바이어싱되도록 하는 전압이 행 라인(46) 및 열 라인(48)에 인가되고, 하나의 선택된 행 라인(46)은 "+V" 전위로 바이어싱된다. 예시적인 실시예에서, 하나의 선택된 열 라인(48)을 제외한 모든 열(48)은 "+V" 전위로 바이어싱되고, 하나의 선택된 열 라인(48)은 "-V" 전위로 바이스싱된다. 이 예시적인 실시예에서, 선택된 메모리 셀(40)의 선택된 다이오드(44')만이 순방향 바이어싱된다.
도 6에 예시된 예시적인 실시예에서, 선택된 다이오드(44')는 메모리어레이(46)의 상위 좌측 모서리에 위치하고 선택되며 순방향 바이어싱된다. 다른 예시적인 실시예에서, 임의의 하나 이상의 메모리 셀(40)이 선택되어 대응 다이오드(44)가 순방향 바이어싱될 수 있다. 도 6의 예시적인 실시예에서, 선택된 행 라인(46) 및 선택된 열 라인(48)에 전기적으로 결합된 비 선택된 다이오드(44)는 인가된 바이어스 전압을 가지고 있지 않다. 메모리 어레이(24) 내의 남아있는 다이오드(44)는 역방향 바이어싱된다. 도 6에 예시된 인가된 전압 전위에 의해 전류가 선택된 행 라인(46)과 선택된 열 라인(48) 사이에 도전하는 경우, 선택된 다이오드(44')에 전기적으로 결합된 선택된 저장 소자(42), 따라서 선택된 메모리 셀(40)은 제 2 저항 상태 또는 도전성 상태를 갖도록 구성된다. 반대로, 이 구성에서 전류가 거의 흐르지 않거나 전혀 흐르지 않는 경우, 선택된 저장 소자(42) 따라서 선택된 메모리 셀(40)은 제 1 저항 상태 또는 비 도전성 상태를 갖도록 구성된다.
예시적인 실시예에서, 선택된 메모리 셀(40)의 저장된 로직 상태를 변경하기 위해, 선택된 행 라인(46) 및 선택된 열 라인(48)에 인가된 전압의 진폭은 저장 소자(42)의 문턱값 전류를 초과하는 전류를 야기하도록 변경될 수 있다. 이로 인해 저장 소자(42)는 상태가 변경된다. 다양한 실시예에서, 메모리 어레이(24)가 제조될 시, 선택된 저장 소자(42)의 상태를 변경하기 위해 필요한 문턱값 전압 또는 전류는 적절한 값으로 설정될 수 있다. 일 실시예에서, 문턱값 전압 또는 전류는 메모리 셀을 통과하는 전류 밀도와 관련되고, 문턱값 전압 또는 전류는 저장 소자(42)의 접합 면적에 변화를 줌으로써 조정될 수 있다. 일 실시예에서, 행 라인(46)과 열 라인(48)의 교차부의 단면적은 감소되어 저장 소자(42)의 상태를 변경하는 데 필요한 임계 전류 밀도에 도달하도록 하기 위해 인가되도록 요구되는 문턱값 전압 또는 전류도 감소시킨다.
도 7은 메모리 셀 어레이 어드레싱 회로의 일 실시예의 일부분을 도시하는 개략적인 회로도이다. 일 실시예에서, 어드레스 다중화 및 디멀티플렉싱 기능은 순열식(permuted) 다이오드 로직으로 지칭되는 로직 기법을 사용하여 수행된다. 도 7의 예시에 있어서, 메모리 셀(40)은 저장 소자(42) 및 제어 소자(44)를 직렬로 포함한다. 예시된 실시예에서, 제어 소자(44)는 다이오드(44)를 포함한다. 메모리 셀(40)은 라인(46/48) 및 라인(48/46) 사이에 결합된다. 어드레스 다이오드 로직 회로(60)는 라인(46/48)에 결합되고, 어드레스 다이오드 로직 회로(66)는 라인(48/46)에 결합된다. 어드레스 회로(60)는 라인(46/48)과 풀업 즉 제 1 전압(+V) 사이에 결합된 저항 소자(62) 즉 제 1 저항(62)을 포함한다. 어드레스 회로(60)는, 라인(46/48)에 결합된 애노드와 X,Y 및 Z로 표현되는 제각기의 어드레스 입력 전압에 의해 제어되는 캐소드를 구비한 어드레스 다이오드(64)를 또한 포함한다. 이와 유사하게 어드레스 다이오드 로직 회로(66)는 라인(48/46)과 풀다운 즉 제 2 전압(-V) 사이에 결합된 저항 소자(68) 즉 제 2 저항(68)으로 구성된다. 어드레스 다이오드(70)는 라인(48/46)에 결합된 캐소드와, A,B 및 C로 표현되는 제각기의 어드레스 입력 전압에 의해 제어되는 애노드를 구비한다. 일 실시예에서, 라인(46/48)은 행 라인(46)이고 라인(48/46)은 열 라인(48)이다. 일 실시예에서, 라인(46/48)은 열 라인(48)이고 라인(48/46)은 행 라인(46)이다.
하나의 예시적인 실시예에서, 어드레스 회로(60)는 행 어드레스 입력 전압(X,Y,Z)에 대해 +V 및 -(V+△V)의 로직 레벨을 사용한다. 예시적인 실시예에서, 전압(+V)이 로직 "1"을 나타내는 경우, 행 어드레스 회로(60)는 AND 게이트로서 기능을 하되 다이오드 캐소드(X,Y,Z)는 입력으로서 기능을 하고 라인(46/48)은 출력으로서 기능을 한다. 라인(46)은 세 개의 행 어드레스 입력(X,Y,Z) 모두가 하이인 경우에만 하이(+V)이다. 이와 유사하게, 어드레스 회로(66)는 네가티브 로직 AND 게이트로서 기능을 한다. 이 경우에 있어서, -V 및 (V+△V)의 로직 레벨이 어드레스 입력(A,B,C)에 인가되는 경우, 세 개의 입력 모두가 -V인 경우 라인(48/46)의 출력은 -V이다. 어드레스 입력(X,Y,Z) 모두가 +V의 캐소드 전압을 대응 다이오드(64)에 인가하고 어드레스 입력(A,B,C) 모두가 -V의 애노드 전압을 대응 다이오드(70)에 인가하는 경우, 메모리 셀(40)은 선택된다. 도 7에 예시된 실시예에서, 세 개의 다이오드(64) 및 세 개의 다이오드(70)만이 예시되어 있지만, 다른 실시예에서 임의의 적절한 수의 다이오드(64 또는 70)가 사용될 수 있고 임의의 적절한 수의 어드레싱 입력이 사용될 수 있다. 어드레스 다중화 및 디멀티플렉싱 기능에 관한 부가적인 정보는 미국 특허 번호 제 6,385,075 호에 개시되고 설명되어 있으며, 본 명세서에서 참조로서 통합된다.
도 8은 조절 회로(86)의 제 1 및 제 2의 예시적인 실시예를 예시하는 개략도이다. 제 1 예시적인 실시예에서, 조절 회로는 바이어스 전압(VBIAS) 전압 소스와 라인(46/48) 사이에 전기적으로 결합된 다이오드(86)를 포함한다. 제 1 예시적인실시예에서, 라인(46/48)은 행 라인(46)이다.
제 1 예시적인 실시예에서, 각 행 라인(46)은 저항(62)에서 종결되고 각 열 라인(48)은 각 저항(68)에서 종결된다. 하나 이상의 열 라인(48)이 어드레싱된 경우, 메모리 셀(40)은 다수의 저항(68)을 통해 -V 전압에 병렬로 효과적으로 연결되고 하나의 저항(62)만을 통해 +V 전압에 효과적으로 연결된다. 전류가 도전되는 메모리 셀(40)의 수는 알려져 있지 않기 때문에, 저항(62) 양단의 전압 강하는 알려져 있지 않으며, 감지 전압 한계는 저하될 수 있다. 일 실시예에서, 전압(VBIAS)은 +V 전압보다 충분히 작은 레벨로 설정되어 +V 전압과 VBIAS전압 사이의 차이는, 행 라인(46)을 통해 도전된 모든 전류가 저항(62)을 통해서 도전된 경우 야기될 수 있는 저항(62) 양단의 전압 강하보다 크다. 일 실시예에서, 저항(62) 양단의 최대 전압 강하는 저항(62)을 통해 전류를 공급하는 열 라인(48)의 수에 비례한다. 일 실시예에서, 모든 열 라인(48)은 어드레싱되고 열 라인(48)과 행 라인(46) 사이에 결합된 모든 메모리 셀(40)은 도전성 상태 즉 제 2 저항 상태이고 저항(62)을 통해 전류가 흐르게 된다.
도 8에 예시된 제 2 예시적인 실시예에서, 조절 회로는 VBIAS전압 소스와 라인(46/48) 사이에 전기적으로 결합된 다이오드(86)를 포함한다. 제 2 예시적인 실시예에서, 라인(46/48)은 열 라인(48)이다.
제 2 예시적인 실시예에서, 각 행 라인(46)은 저항(68)에서 종결되고 각 열 라인(48)은 저항(62)에서 종결된다. 하나 이상의 열 라인(48)이 어드레싱된 경우,메모리 셀(40)은 다수의 저항(68)을 통해 -V 전압에 병렬로 효과적으로 연결되고 하나의 저항(62)만을 통해 +V 전압에 효과적으로 연결된다. 전류가 흐르는 메모리 셀(40)의 수는 알려져 있지 않기 때문에, 저항(62) 양단의 전압 강하는 알려져 있지 않으며, 감지 전압 한계는 저하될 수 있다. 일 실시예에서, 전압(VBIAS)은 +V 전압보다 충분히 작은 레벨로 설정되어 +V 전압과 VBIAS전압 사이의 차이는, 열 라인(48)을 통해 흐른 모든 전류가 저항(62)을 통해서 흐른 경우 야기될 수 있는 저항(62) 양단의 전압 강하보다 크다. 일 실시예에서, 저항(62) 양단의 최대 전압 강하는 저항(62)을 통해 전류를 공급하는 행 라인(46)의 수에 비례한다. 일 실시예에서, 모든 행 라인(48)은 어드레싱되고 열 라인(48)과 행 라인(46) 사이에 결합된 모든 메모리 셀(40)은 도전성 상태 즉 제 2 저항 상태이고 저항(62)을 통해 전류가 흐르게 된다.
도 9는 조절 회로(96)의 제 3 및 제 4의 예시적인 실시예를 예시하는 개략도이다. 제 3의 예시적인 실시예에서, 조절 회로(96)는 VBIAS전압 소스와 라인(48/46) 사이에 전기적으로 결합된 다이오드(96)를 포함한다. 제 3 의 예시적인 실시예에서, 라인(48/46)은 열 라인(48)이다.
제 3 예시적인 실시예에서, 각 행 라인(46)은 저항(62)에서 종결되고 각 열 라인(48)은 저항(68)에서 종결된다. 하나 이상의 행 라인(46)이 어드레싱된 경우, 메모리 셀(40)은 다수의 저항(62)을 통해 +V 전압에 병렬로 효과적으로 연결되고 하나의 저항(68)만을 통해 -V 전압에 효과적으로 연결된다. 전류가 흐르는 메모리셀(40)의 수는 알려져 있지 않기 때문에, 저항(68) 양단의 전압 강하는 알려져 있지 않으며, 감지 전압 한계는 저하될 수 있다. 일 실시예에서, 전압(VBIAS)은 -V 전압보다 충분히 큰 레벨로 설정되어 VBIAS전압과 -V 전압 사이의 차이는, 열 라인(48)을 통해 흐른 모든 전류가 저항(68)을 통해서 흐른 경우 야기될 수 있는 저항(68) 양단의 전압 강하보다 크다. 일 실시예에서, 저항(68) 양단의 최대 전압 강하는 저항(68)을 통해 전류를 공급하는 행 라인(46)의 수에 비례한다. 일 실시예에서, 모든 행 라인(48)은 어드레싱되고 열 라인(48)과 행 라인(46) 사이에 결합된 모든 메모리 셀(40)은 도전성 상태 즉 제 2 저항 상태이고 저항(68)을 통해 전류가 흐르게 된다.
도 9에 예시된 제 4의 예시적인 실시예에 있어서, 조절 회로(96)는 VBIAS전압 소스와 라인(48/46) 사이에 전기적으로 결합된 다이오드(96)를 포함한다. 제 4의 예시적인 실시예에서, 라인(48/46)은 행 라인(46)이다.
제 4의 예시적인 실시예에서, 각 행 라인(46)은 저항(68)에서 종결되고 각 열 라인(48)은 저항(62)에서 종결된다. 하나 이상의 열 라인(48)이 어드레싱된 경우, 메모리 셀(40)은 다수의 저항(62)을 통해 +V 전압에 병렬로 효과적으로 연결되고 하나의 저항(68)만을 통해 -V 전압에 효과적으로 연결된다. 저항(68)으로 전류가 흐르는 메모리 셀(40)의 수는 알려져 있지 않기 때문에, 저항(68) 양단의 전압 강하는 알려져 있지 않으며, 감지 전압 한계는 저하될 수 있다. 일 실시예에서, 전압(VBIAS)은 -V 전압보다 충분히 큰 레벨로 설정되어 VBIAS전압과 -V 전압 사이의차이는, 행 라인(46)을 통해 흐른 모든 전류가 저항(68)을 통해서 흐른 경우 야기될 수 있는 저항(68) 양단의 전압 강하보다 크다. 일 실시예에서, 저항(68) 양단의 최대 전압 강하는 저항(68)을 통해 전류를 공급하는 열 라인(48)의 수에 비례한다. 일 실시예에서, 모든 열 라인(48)은 어드레싱되고 행 라인(46)과 열 라인(48) 사이에 결합된 모든 메모리 셀(40)은 도전성 상태 즉 제 2 저항 상태이고 저항(68)을 통해 전류가 흐르게 된다.
도 10은 부분적 메모리 셀 어레이(24)에 포함된 도 8의 조절 회로(86)의 제 1 및 제 2의 예시적 실시예를 예시하는 개략도이다. 제각기의 어드레싱 회로(70)에 결합된 세 개의 메모리 셀(40)이 도시되어 있다. 세 개의 메모리 셀(40) 각각은 대응 라인(48/46) 및 공통 라인(46/48) 사이에 결합된다. 제 1 및 제 2 예시적인 실시예에서, 본 발명의 설명을 간단히 하기 위해 세 개의 라인(48/46), 세 개의 메모리 셀(40) 및 하나의 공통 라인(46/48)만이 예시되어 있다. 다른 실시예에서, 임의의 적절한 수의 라인(48/46), 메모리 셀(40) 및 라인(46/48)이 사용될 수 있다.
도 10에 예시된 제 1 및 제 2의 예시적인 실시예에서, 각 감지 라인(82)은 제각기의 감지 다이오드(80)를 통해 라인(48/46)에 결합된다. 각 다이오드(80)는 대응 라인(48/46)에 결합된 캐소드와 감지 전류 계량기(84)에 결합된 애노드를 갖고 있다. 다양한 실시예에서, 감지 전류 계량기(84)는 감지 라인(82)을 통해 흐르는 감지 전류에 반응하는 임의의 적절한 회로 기능일 수 있다.
도 10에 예시된 제 1 및 제 2의 예시적인 실시예에 있어서, 각 메모리셀(40)은 어드레싱 회로(70)에 의해 라인(48/46)에 선택되는데, 그 이유는 어드레싱 회로(70) 내의 다이오드의 애노드는 -V 전압 레벨로 존재하기 때문이다. 또한 각 메모리 셀(40)은 본 발명의 설명을 간략히 하기 위해 예시되어 있지 않은 어드레싱 회로에 의해 라인(46/48)에 선택된다. 비 도전성 상태 즉 제 1 저항 상태인 각 메모리 셀(40)마다, 전류는 감지 다이오드(80) 및 감지 라인(82)을 통해 흐를 것이다. 도전성 상태 즉 제 2 저항 상태인 각 메모리 셀(40)마다, 대응 감지 라인(82)에는 전류가 거의 흐르지 않거나 전혀 흐르지 않을 것이다.
일 실시예에서, -△V의 바이어스 레벨은 -V보다 적당히 큰 값으로 설정되어 대응 메모리 셀(40)이 비 도전성 상태 즉 제 1 저항 상태인 경우 다이오드(80)는 순방향 바이어싱된다. 일 실시예에서, -△V의 값은 VBIAS의 값보다 적당히 작은 값으로 설정되어 대응 메모리 셀(40)이 도전성 상태 즉 제 2 저항 상태인 경우 다이오드(80)는 역방향 바이어싱된다. 일 실시예에서, -△V의 값은 어드레싱 회로(70)에 대한 검출 한계(detect margin)를 정의한다.
도 10에 예시된 제 1 및 제 2의 예시적인 실시예에서, 단일단자(single-ended) 감지 접근 방식이 사용된다. 단일단자 감지에 있어서, 대응 메모리 셀(40)이 어드레싱되고 비 도전성 상태 즉 제 1 저항 상태로 구성되는 경우 감지 전류는 +V 또는 -V 전압 소스 중 하나만으로부터 도전된다. 제 1 및 제 2의 예시적인 실시예에서, 감지 전류는 -V 전압 소스로부터 도전된다. 다른 실시예에서, 감지 전류는 +V 전압 소스로부터 또는 +V 및 -V 전압 소스 모두로부터 도전된다.
도 10에 예시된 제 1 및 제 2 예시적인 실시예에서, 두 개 이상의 메모리 셀(40)이 어드레싱되고 비 도전성 상태 즉 제 1 저항 상태로 구성되는 경우, 전류는 다수의 -V 전압 소스와 대응 저항(68) 사이 및 +V 전압 소스와 저항(62) 사이에서 도전된다. 감지 다이오드(80)는 다수의 저항(68)을 통해 병렬로 연결되는 것으로 나타나기 때문에, VBIAS가 +V 전압과 동일하게 설정되는 경우, 감지 한계는 감소된다. 감지 한계가 충분히 낮은 값으로 감소되는 경우, 감지 다이오드(80)의 캐소드에서의 전압은 충분히 낮아질 수 있어서 메모리 셀(40)이 어드레싱되고 도전성 상태 즉 제 2 저항 상태인 경우 감지 다이오드(80)는 순방향 바이어싱되고 전류를 도전한다. 제 1 및 제 2 실시예에서, VBIAS전압과 -V 전압 사이의 차이는, 메모리 셀(40)이 도전성 상태 즉 제 2 저항 상태인 경우 다이오드 감지 라인(82)을 역방향 바이싱되도록 인에이블하기에 충분하다.
도 10에 예시된 제 1의 예시적인 실시예에서, 라인(46/48)은 메모리 셀(40) 각각에 결합되는 공통 행 라인(46)이다. 제 1 예시적인 실시예에서, 라인(48/46)은 각각이 대응 메모리 셀(40)에 결합되는 열 라인(48)이다.
도 10에 예시된 제 2의 예시적인 실시예에서, 라인(46/48)은 메모리 셀(40) 각각에 결합되는 공통 열 라인(48)이다. 제 2의 예시적인 실시예에서, 라인(48/46)은 각각이 대응 메모리 셀(40)에 결합되는 행 라인(46)이다.
도 11은 부분적 메모리 셀 어레이(24)에 포함된 도 9의 조절 회로(96)의 제 3 및 제 4의 예시적 실시예를 예시하는 개략도이다. 제각기의 어드레싱 회로(64)에 결합된 세 개의 메모리 셀(40)이 도시되어 있다. 세 개의 메모리 셀(40) 각각은 대응 라인(46/48) 및 공통 라인(48/46) 사이에 결합된다. 제 3 및 제 4의 예시적인 실시예에서, 본 발명의 설명을 간단히 하기 위해 세 개의 라인(46/48), 세 개의 메모리 셀(40) 및 하나의 공통 라인(48/46)만이 예시되어 있다. 다른 실시예에서, 임의의 적절한 수의 라인(46/48), 메모리 셀(40) 및 라인(48/46)이 사용될 수 있다.
도 11에 예시된 제 3 및 제 4의 예시적인 실시예에서, 각 감지 라인(92)은 제각기의 감지 다이오드(90)를 통해 라인(46/48)에 결합된다. 각 다이오드(90)는 대응 라인(46/48)에 결합된 애노드와 감지 전류 계량기(94)에 결합된 캐소드를 갖고 있다. 다양한 실시예에서, 감지 전류 계량기(94)는 감지 라인(92)을 통해 흐르는 감지 전류에 반응하는 임의의 적절한 회로 기능일 수 있다.
도 11에 예시된 제 3 및 제 4의 예시적인 실시예에 있어서, 각 메모리 셀(40)은 어드레싱 회로(64)에 의해 라인(46/48)에 선택되는데, 그 이유는 어드레싱 회로(64) 내의 다이오드의 캐소드는 +V 전압 레벨로 존재하기 때문이다. 또한 각 메모리 셀(40)은 본 발명의 설명을 간략히 하기 위해 예시되어 있지 않은 어드레싱 회로에 의해 라인(48/46)에 선택된다. 비 도전성 상태 즉 제 1 저항 상태인 각 메모리 셀(40)마다, 전류는 감지 다이오드(90) 및 감지 라인(92)을 통해 흐를 것이다. 도전성 상태 즉 제 2 저항 상태인 각 메모리 셀(40)마다, 대응 감지 라인(82)에는 전류가 흐르지 않을 것이다.
일 실시예에서, +△V의 바이어스 레벨은 +V보다 적당히 작은 값으로 설정되어 대응 메모리 셀(40)이 비 도전성 상태 즉 제 1 저항 상태인 경우 다이오드(90)는 순방향 바이어싱된다. 일 실시예에서, +△V의 값은 VBIAS의 값보다 적당히 큰 값으로 설정되어 대응 메모리 셀(40)이 도전성 상태 즉 제 2 저항 상태인 경우 다이오드(90)는 역방향 바이어싱된다. 일 실시예에서, 이들 +△V의 값은 어드레싱 회로(64)에 대한 검출 한계를 정의한다.
도 11에 예시된 제 3 및 제 4의 예시적인 실시예에서, 단일단자 감지 접근 방식이 사용된다. 제 3 및 제 4의 예시적인 실시예에서, 감지 전류는 +V 전압 소스로부터 도전된다. 다른 실시예에서, 감지 전류는 -V 전압 소스로부터 또는 +V 및 -V 전압 소스 모두로부터 도전된다.
도 11에 예시된 제 3 및 제 4의 예시적인 실시예에서, 두 개 이상의 메모리 셀(40)이 어드레싱되고 비 도전성 상태 즉 제 1 저항 상태인 경우, 전류는 다수의 +V 전압 소스와 대응 저항(68) 사이 및 -V 전압 소스와 저항(68) 사이에서 도전된다. 감지 다이오드(90)는 다수의 저항(62)을 통해 병렬로 연결되는 것으로 나타나기 때문에, VBIAS가 -V 전압과 동일하게 설정되는 경우, 감지 한계는 감소된다. 감지 한계가 충분히 낮은 값으로 감소되는 경우, 감지 다이오드(90)의 캐소드에서의 전압은 충분히 높아질 수 있어서 메모리 셀(40)이 어드레싱되고 도전성 상태 즉 제 2 저항 상태인 경우 다이오드(90)는 순방향 바이어싱되고 감지 전류를 도전한다. 제 3 및 제 4의 실시예에서, VBIAS전압과 +V 전압 사이의 차이는, 메모리 셀(40)이 도전성 상태 즉 제 2 저항 상태인 경우 다이오드 감지 라인(92)을 역방향 바이싱되도록 인에이블하기에 충분하다.
도 11에 예시된 제 3의 예시적인 실시예에서, 라인(48/46)은 메모리 셀(40) 각각에 결합되는 공통 열 라인(48)이다. 제 3의 예시적인 실시예에서, 라인(46/48)은 각각이 대응 메모리 셀(40)에 결합되는 행 라인(46)이다.
도 11에 예시된 제 4의 예시적인 실시예에서, 라인(48/46)은 메모리 셀(40) 각각에 결합되는 공통 행 라인(46)이다. 제 4 예시적인 실시예에서, 라인(46/48)은 각각이 대응 메모리 셀(40)에 결합되는 열 라인(48)이다.
바람직한 실시예를 설명하기 하기 위해 본 명세서에서는 특정 실시예가 예시되고 설명되었지만, 당업자라면 폭넓고 다양한 대안적 및/또는 등가의 구현이 본 발명의 범주를 벗어나기 않고 도시되고 설명된 특정 실시예를 대체할 수 있다는 것을 이해할 것이다. 화학, 기계, 전자기계, 전기 및 컴퓨터 분야의 당업자라면 본 발명은 매우 폭넓은 실시예로 구현될 수 있다는 것을 쉽게 이해할 것이다. 본 출원 본 명세서에서 설명된 바람직한 실시예의 임의의 적응 또는 변형을 커버하려한다. 그러므로, 본 발명은 창구항 및 이들의 등가물에 의해서만 제한된다는 것이 명백히 의도된다.
이상과 같이, 본 발명에 따른 메모리를 통해 비 프로그램된 상태와 프로그램된 상태 사이의 차이를 검출하는 성능을 개선할 수 있다.

Claims (10)

  1. 메모리 저장 장치(8)에 있어서,
    적어도 제 1 도전성 상태를 갖도록 구성가능한 메모리 셀(40)과,
    상기 메모리 셀(40)에 전기적으로 결합된 제 1 및 제 2 도전체(46,48)와,
    상기 메모리 셀(40)이 상기 제 1 도전성 상태를 갖도록 구성되는 경우 상기 제 2 도전체(48,46) 상의 감지 전압이 상기 제 1 도전체(46,48)를 통해 도전된 전류와 무관하도록 조절하는 조절 회로(86,96)
    를 포함하는 메모리 저장 장치(8).
  2. 제 1 항에 있어서,
    상기 조절 회로(86,96)는 바이어스 전압(VBIAS)과 상기 제 1 도전체(46,48) 사이에 결합되고 상기 제 1 도전체(46,48) 상의 전압을 상기 바이어스 전압(VBIAS)과 대략 동일하도록 조절하도록 구성되는 메모리 저장 장치.
  3. 제 2 항에 있어서,
    제 1 전압(+V,-V)과 상기 제 1 도전체(46,48) 사이에 결합된 제 1저항(62,68)과,
    제 2 전압(-V,+V)과 상기 제 2 도전체(48,46) 사이에 결합된 제 2 저항(68,62)
    을 더 포함하되,
    상기 바이어스 전압(VBIAS)은 상기 제 1 전압(+V,-V)과 상기 제 2 전압(-V,+V) 사이의 값을 가지는 메모리 저장 장치.
  4. 제 3 항에 있어서,
    상기 바이어스 전압(VBIAS)과 상기 제 1 전압(+V,-V)의 차이는 상기 제 1 저항(62,68)의 저항과, 상기 메모리 셀이 상기 제 1 도전성 상태를 갖도록 구성되는 경우 상기 제 1 도전체(46,48)에 통해 도전되는 상기 전류의 곱보다 큰 메모리 저장 장치.
  5. 제 2 항에 있어서,
    상기 조절 회로(86,96)는 다이오드인 메모리 저장 장치.
  6. 제 5 항에 있어서,
    상기 다이오드는 상기 제 1 도전체(46)에 결합된 애노드와 상기 바이어스 전압(VBIAS)에 결합된 캐소드를 가지되, 상기 제 1 전압(+V)은 포지티브 전압이고 상기 제 2 전압(-V)은 네거티브 전압인 메모리 저장 장치.
  7. 제 5 항에 있어서,
    상기 다이오드는 상기 제 1 도전체(48)에 결합된 캐소드와 상기 바이어스 전압(VBIAS)에 결합된 애노드를 가지되, 상기 제 1 전압(-V)은 네거티브 전압이고 상기 제 2 전압(+V)은 포지티브 전압인 메모리 저장 장치.
  8. 제 3 항에 있어서,
    상기 제 2 도전체(48,46)에 결합된 다이오드 감지 라인(82,92)을 더 포함하되, 상기 바이어스 전압(VBIAS)과 상기 제 2 전압(-V,+V)의 차이는 상기 메모리 셀(40)이 도전성 상태를 가지도록 구성되는 경우 상기 다이오드 감지 라인(82,92)이 역방향 바이어싱되도록 인에이블하기에 충분한 메모리 저장 장치.
  9. 제 1 항에 있어서,
    상기 메모리 셀(40)은 프로그램되기 전에 제 1 저항 상태를 갖도록 구성되고, 상기 메모리 셀(40)은 프로그램된 후에는 제 1 도전성 상태를 갖도록 구성되며, 상기 메모리 셀(40)은 상기 제 1 도전성 상태보다 제 1 저항 상태에서 보다 높은 저항을 가지는 메모리 저장 장치.
  10. 감지 전압을 제어하는 방법에 있어서,
    도전성 상태를 갖도록 구성될 수 있는 메모리 셀(40)을 제공하는 단계와,
    상기 메모리 셀(40)에 전기적으로 결합된 제 1 및 제 2 도전체(46,48)를 제공하는 단계와,
    상기 메모리 셀(40)이 상기 도전성 상태를 갖도록 구성되는 경우 상기 제 2 도전체(48,46) 상의 감지 전압이 상기 제 1 도전체(46,48)를 통해 도전된 전류와 무관하도록 조절하는 단계
    를 포함하는 감지 전압 제어 방법.
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