JP2010123820A

JP2010123820A - 半導体記憶装置

Info

Publication number: JP2010123820A
Application number: JP2008297468A
Authority: JP
Inventors: Hiroshi Maejima; 洋前嶋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-11-21
Filing date: 2008-11-21
Publication date: 2010-06-03
Also published as: US20100128508A1; US20120106230A1; US8345460B2; US8111536B2

Abstract

【課題】周辺回路の面積の増大を抑制し、小型な半導体記憶装置を得る。
【解決手段】メモリセルアレイＭＡ０−３は、整流素子Ｄｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣを複数のビット線ＢＬ及びワード線ＷＬの交差部に配置してなる。ワード線ＷＬ、ビット線ＢＬは、ビット線コンタクト領域４及びワード線コンタクト領域５まで引き出され、ビット線コンタクト６及びワード線コンタクト７においてプローブ機構１００と電気的に接続される。
【選択図】図１

Description

本発明は、半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）も含むものとする。

抵抗変化メモリの可変抵抗素子には、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。

高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねるクロスポイント型のメモリセルとすることにより、セルアレイが構成できるからである。更にこのようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる（特許文献１参照）。

しかし、クロスポイント側のメモリセルアレイを複数積層して配列すると、多数のワード線、ビット線のそれぞれに選択用トランジスタを接続する必要があるため、メモリセルアレイの周辺において、これらの選択用トランジスタが占める面積が大きくなるという問題がある。
特表２００２−５４１６１３号公報

本発明は、周辺回路の面積の増大を抑制し、小型な半導体記憶装置を得ることを目的とする。

本発明の第１の態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置され且つ前記可変抵抗素子が少なくとも第１の抵抗値とこれよりも高い第２の抵抗値とを有し得るように構成されたメモリセルアレイと、前記第１配線及び前記第２配線を引き出すための配線引き出し部と、前記第１配線又は前記第２配線と電気的に接続される複数のコンタクト部を１つの平面上に並ぶように形成されるコンタクト配置部と、前記コンタクト部のいずれかに電気的に接触させるため前記平面に沿って移動可能に構成されたプローブとを備えたことを特徴とする。

本発明によれば、周辺回路の面積の増大を抑制し、小型な半導体記憶装置を得ることができる。

以下、添付した図面を参照して本発明の実施の形態について説明する。本実施の形態において半導体記憶装置はメモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。

［基本構成］
図１は、本発明の実施の形態に係る抵抗変化メモリ装置の基本構成、すなわち半導体基板１上のグローバルバス等の配線が形成される周辺回路領域３とその上に積層されたメモリブロック２の構成を示している。

図１に示すように、メモリブロック２は、複数のメモリセルアレイＭＡを積層して構成されている。この例では４層のメモリセルアレイＭＡ０〜３からなるものとして説明する。各メモリセルアレイＭＡには、後述するように、複数のワード線ＷＬと、これに交差する複数のビット線ＢＬとが配設され、その交差部にメモリセルＭＣが形成されている。

メモリブロック２の直下の半導体基板１には、周辺回路等を形成するための周辺回路領域３が設けられる。周辺回路領域３には後述するカラム制御回路やロウ制御回路が設けられていてもよい。

メモリブロック２の四辺には、ビット線コンタクト領域４及びワード線コンタクト領域５が設けられている。ビット線コンタクト領域４及びワード線コンタクト領域５は、それぞれビット線ＢＬ及びワード線ＷＬを引き出すための配線引き出し部であり、またその表面は、引き出されたビット線ＢＬ及びワード線ＷＬと接続するビット線コンタクト６及びワード線コンタクト７が形成されるコンタクト配置部とされている。

ビット線コンタクト６及びワード線コンタクト７は、図２に示すようにビット線コンタクト領域４及びワード線コンタクト領域５の最上層の、半導体基板１と平行な平面４Ｓ、５Ｓにおいて外部に露出し、この平面４Ｓ、５Ｓに沿って配列され、これがこの平面４Ｓ、５Ｓに沿ってカンチレバーを移動可能に構成されたプローブ機構１００と電気的に接触する。ビット線コンタクト６及びワード線コンタクト７は、このプローブ機構１００を介して周辺回路領域３に電気的に接続される。

［メモリセルアレイＭＡの構成］
図３は、抵抗変化メモリ装置のメモリセルアレイＭＡの等価回路を示す回路図である。ここで、図３に示すメモリセルアレイＭＡは、ビット線ＢＬの長手方向（図３に示すｙ方向）、及びワード線ＷＬの長手方向（図３に示すｘ方向）にそれぞれ複数個の単位メモリセルＭＣが配置され、二次元マトリクス状に配列されている。このようなメモリセルアレイＭＡが複数個積層して形成されてメモリブロック２が形成されている。

図３に示すように、ワード線ＷＬとビット線ＢＬとの交差部に、整流素子、例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣが配置される。ここで、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。

可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。

この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。

ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤｉの電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。

一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．８Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．８Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。

メモリセルＭＣは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。

メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。なお、１つのメモリセルＭＣが２ビットのデータを保持可能な場合、センスアンプでは３通りの異なる参照電圧を生成し、この参照電圧とセル信号とを比較する。

［セット動作］
本実施の形態に係る抵抗変化メモリ装置のセット動作について、図３を参照して説明する。図３には、メモリセルＭＣのセット動作時において、メモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧の状態が示されている。ここで、セット動作によりデータが書き込まれる選択メモリセルＭＣは、ＭＣ１１であるとして説明を行う。

選択メモリセルＭＣ１１に接続されていない非選択ビット線ＢＬ００、ＢＬ０２、ＢＬ０３は、“Ｌ”状態（本実施の形態ではＶｓｓ＝０Ｖ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ビット線ＢＬ０１は、“Ｌ”状態（Ｖｓｓ＝０Ｖ）から“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）に駆動される。また、選択メモリセルＭＣ１１に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ワード線ＷＬ０１は、この“Ｈ”状態（電圧ＶＳＥＴ）から“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。これにより、選択メモリセルＭＣ１１のダイオードＤｉが順方向バイアス状態となり電流が流れる。選択メモリセルＭＣ１１に電位差ＶＳＥＴが印加されて可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。

［リセット動作］
次に、抵抗変化メモリ装置のリセット動作について図４を参照して説明する。

リセット動作時において、選択メモリセルＭＣ１０〜ＭＣ１３に接続された選択ビット線ＢＬ００〜ＢＬ０３は、“Ｈ”状態（本実施の形態では電圧ＶＲＥＳＥＴ）に駆動される。また、リセット動作時において、選択メモリセルＭＣ１０〜ＭＣ１３に接続された選択ワード線ＷＬ０１は、“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。ここで、選択メモリセルＭＣ１０〜ＭＣ１３に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、“Ｈ”状態（例えば、電圧ＶＲＥＳＥＴ）である。そして、ビット線ＢＬ００〜ＢＬ０３に印加されているリセット電圧ＶＲＥＳＥＴは、メモリセルＭＣの可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に変化させることのできる基準電圧である。

選択ビット線ＢＬ００〜ＢＬ０３への電圧印加により、選択メモリセルＭＣ１０〜ＭＣ１３のダイオードＤｉが順方向バイアス状態となり電流が流れる。各メモリセルＭＣには、それぞれリセット動作を実行することができるリセット電流ＩＲＥＳＥＴが流れる。ビット線ＢＬ００〜ＢＬ０３に印加されたリセット電圧ＶＲＥＳＥＴ及びリセット電流ＩＲＥＳＥＴにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化し、リセット動作が完了する。

［制御回路の構成］
次に、抵抗変化メモリ装置の回路構成について、図５を参照して説明する。ここで、図５に示す１層のメモリセルアレイＭＡは、ビット線ＢＬの長手方向に例えば２Ｋｂｉｔ（２０４８個）、ワード線ＷＬの長手方向に例えば５１２ｂｉｔの単位メモリセルＭＣが配置されている。これにより、１層のメモリセルアレイＭＡ内毎に１Ｍｂｉｔ（約１０^６個）の単位メモリセルＭＣが配置されている場合を例として説明する。この例では、４層のメモリセルアレイＭＡ０〜３が形成されているので、全体で４Ｍｂｉｔのメモリセルが配置されているものとする。図５は、抵抗変化メモリ装置のカラム制御回路及びロウ制御回路の配置例を示すブロック図である。

図５に示されるように、ロウ制御回路は、例えばメインロウデコーダ１１、ローカルロウデコーダ１２、ロウ電源線ドライバ１３、ロウ系周辺回路１４及びロウ系プローブドライバ１５により構成される。

また、カラム制御回路は、例えばメインカラムデコーダ２１、ローカルカラムデコーダ２２、センスアンプ／書き込みバッファ２３、カラム電源線ドライバ２４、カラム系周辺回路２５及びカラム系プローブドライバ２６により構成される。

本実施の形態に係るワード線ＷＬは階層化構造を有しており、メインロウデコーダ１１は、アドレス信号の上位ビットに基づき、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対を選択駆動する。一一例として、選択されたメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｈ”状態となり、メインワード線ＭＷＬｂｘが“Ｌ”状態となる。

逆に、非選択のメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｌ”状態となり、メインワード線ＭＷＬｂｘが“Ｈ”状態となる。

一対のメインワード線ＭＷＬｘ、ＭＷＬｂｘはひとつのロウ系プローブドライバ１５に接続される。ロウ系プローブドライバ１５は、メインワード線ＭＷＬｘ、ＭＷＬｂｘの階層下にあるワード線群のうちの１本のワード線に接続されるワード線コンタクト７にプローブ機構１００を選択的に接触させる。

ローカルロウデコーダ１２は、アドレス信号の下位ビットｘ´＝＜７：０＞、及びメモリセルアレイＭＡ０〜３のいずれか１つを選択する選択信号Ａ＝＜３：０＞に基づき、選択されたメインワード線ＭＷＬｘ、ＭＷＬｂｘの下層のワード線ＷＬのうちのいずれかを選択する選択信号Ｓｒｘを出力する。ロウ系プローブドライバ１５は、この選択信号Ｓｒｘに基づき、下層のワード線のうちのいずれか１本を選択する。

ロウ電源線ドライバ１３は、選択されたワード線ＷＬに供給するための各種電圧を、駆動線ＶＲｏｗに供給するためのドライバである。駆動線ＶＲｏｗに供給された電圧は、ロウ系プローブドライバ１５、プローブ機構１００を介して各ワード線ＷＬに印加される。

また、ロウ系周辺回路１４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

本実施の形態に係るビット線ＢＬも階層化構造を有しており、メインカラムデコーダ２１は、６４対のメインカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜６３：０＞）のうち、一対のメインカラム選択線ＣＳＬｙ、ＣＳＬｂｙを選択駆動する。一例として、選択されたメインカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、メインカラム選択線ＣＳＬｙが“Ｈ”状態となり、メインカラム選択線ＣＳＬｂｙが“Ｌ”状態となる。逆に、非選択のメインカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、メインカラム選択線ＣＳＬｙが“Ｌ”状態となり、メインカラム選択線ＣＳＬｂｙが“Ｈ”状態となる。

一対のメインカラム選択線ＣＳＬｙ、ＣＳＬｂｙはひとつのカラム系プローブドライバ２６に接続される。カラム系プローブドライバ２６は、メインカラム選択線ＣＳＬｙ、ＣＳＬｂｙの階層下にあるビット線群のうちの１本のビット線ＢＬに接続されるビット線コンタクト６にプローブ機構１００を選択的に接触させる。

ローカルカラムデコーダ２２は、アドレス信号の下位ビットｙ´＝＜７：０＞、及びメモリセルアレイＭＡ０〜３の選択信号Ａ＝＜３：０＞に基づき、選択されたメインカラム選択線ＣＳＬｙ、ＣＳＬｂｙの下層のビット線ＢＬのうちのいずれかを選択する選択信号Ｓｒｙを出力する。カラム系プローブドライバ２６は、この選択信号Ｓｒｙに基づき、1対のメインカラム選択線ＣＳＬｙ、ＣＳＬｂｙの階層下のビット線ＢＬのうちのいずれか１本を選択し、そのビット線ＢＬが接続されるビット線コンタクト６にプローブ機構１００を接触させる。

センスアンプ／書き込みバッファ２３は、データ入出力線Ｉ／Ｏを介して取り込まれた書き込みデータを一時的に保持し、書き込みデータに応じた電圧をカラム電源線ドライバ２４から供給され、この電圧をカラム系プローブドライバ２６、及びプローブ機構１００を介しビット線コンタクト６に供給する。

また、センスアンプ／書き込みバッファ２３は、ビット線ＢＬに生じた電圧をプローブ機構１００、カラム系プローブドライバ２６を介して検知増幅する。

カラム系周辺回路２５は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

［ビット線コンタクト領域４の構成］
図６及び図７に、ビット線コンタクト領域４の具体的な構成例を説明する。ワード線コンタクト領域５は略同様の構成であるので、ここではビット線コンタクト領域４のみを説明する。

この例では、積層される複数のメモリセルアレイＭＡ０〜３において、偶数番目のメモリセルアレイＭＡ０、ＭＡ２が同一のビット線コンタクト６を共有し、奇数番目のメモリセルアレイＭＡ１、ＭＡ３が同一のビット線コンタクトを共有しているものとする。これはあくまでも一例であり、全てのビット線が異なるビット線コンタクト６に接続されていてよい。

図６は、下層のメモリセルアレイＭＡ２における平面的な配線構造（図１のＸＹ平面）を示しており、図７は、このメモリセルアレイＭＡ２よりも上層のメモリセルアレイＭＡ３における平面的な配線構造を示している。

なお、図６において、メモリセルアレイＭＡ２のビット線ＢＬは、下層（Ｌ：ｌｏｗｅｒ）を明示する意味で、「ＢＬｙＬ」という符号を付しており、また、図７においては、メモリセルアレイＭＡ３のビット線ＢＬは、上層（Ｕ：Ｕｐｐｅｒ）を明示する意味で「ＢＬｙＵ」という符号を付している。

図６に示すように、下層のメモリセルアレイＭＡ２では、８本のビット線ＢＬｙＬが１つのビット線群ＢＧｉＬを構成し（例えば、ビット線ＢＬ１０〜１７で１組のビット線群ＢＧ０Ｌを構成し、ビット線ＢＬ２０〜２７で別のビット線群ＢＧ１Ｌを構成）、そのうちの奇数番目のビット線ＢＬｙＬ（例えばＢＬ１１Ｌ、ＢＬ１３Ｌ、ＢＬ１５Ｌ、ＢＬ１７Ｌ）が、メモリブロック２の一方の端部側に引き出されている。図示は省略するが、偶数番目のビット線ＢＬｙＬ（例えばＢＬ１０Ｌ，ＢＬ１２Ｌ，ＢＬ１４Ｌ，ＢＬ１６Ｌ）は、図６に示したのと対称形に、メモリブロック２の反対側の対辺に引き出されている。ビット線コンタクト６も同様に、図６に示したのと対称に設けられている。

また、図７に示すように、上層のメモリセルアレイＭＡ３でも同様に、８本のビット線ＢＬｙＵが１つのビット線群ＢＧｉＵを構成し、そのうちの奇数番目のビット線ＢＬｙＵ（例えばＢＬ１１Ｕ、ＢＬ１３Ｕ、ＢＬ１５Ｕ、ＢＬ１７Ｕ）が、メモリブロック２の一方の端部側に引き出されている。図示は省略するが、偶数番目のビット線ＢＬｙＵ（例えばＢＬ１０Ｕ，ＢＬ１２Ｕ，ＢＬ１４Ｕ，ＢＬ１６Ｕ）は、図７に示したのと対称形に、メモリブロック２の反対側の端部に引き出されている。ビット線コンタクト６も同様に、図７に示したのと対称に設けられている。

１つのビット線群ＢＬｉＬの一方の端部には、各メモリセルアレイＭＡ０〜３中の奇数番目のビット線ＢＬと接続するビット線コンタクト６が、合計１６個形成されている（図示は省略するが、反対側の端部にも、同様に１６個のビット線コンタクト６が、各ビット線群ＢＬｉＬ毎に設けられている）。そして、これらのビット線コンタクト６は、４つの領域６Ａ〜６Ｄに４つずつ分散して配置されている。領域６Ａ〜６Ｄの其々に１つずつ、プローブ機構１００が設けられ、いずれかのビット線コンタクト６が選択的にプローブ機構１００に接触するようになっている。

例えば、ビット線ＢＬ１１Ｌは、領域６Ｄの１つのビット線コンタクト６（Ｃ１１Ｌ）に接続されている。また、ビット線ＢＬ１３Ｌは、領域６Ｃの１つのビット線コンタクト６（Ｃ１３Ｌ）に接続されている。また、ビット線ＢＬ１５Ｌは、領域６Ａの１つのビット線コンタクト６（（Ｃ１５Ｌ）に接続されている。また、ビット線ＢＬ１７Ｌは、領域６Ｂの１つのビット線コンタクト６（Ｃ１７Ｌ）に接続されている。

また、図７に示すように、ビット線ＢＬ１１Ｕは、領域６Ｄの１つのビット線コンタクト６（Ｃ１１Ｕ）に接続されている。また、ビット線ＢＬ１３Ｕは、領域６Ｃの１つのビット線コンタクト６（Ｃ１３Ｕ）に接続されている。また、ビット線ＢＬ１５Ｕは、領域６Ａの１つのビット線コンタクト６（Ｃ１５Ｕ）に接続されている。また、ビット線ＢＬ１７Ｕは、領域６Ｂの１つのビット線コンタクト６（Ｃ１７Ｕ）に接続されている。

領域６Ａ〜６Ｄには、上述のように４つのビット線コンタクト６が形成されているが、これらのビット線コンタクト６は、ビット線群ＢＧ１Ｌ、ＢＧ１Ｕだけでなく、その上下のビット線群ＢＧ２Ｌ、ＢＧ０Ｌ、ＢＧ２Ｕ，ＢＧ０Ｕ中のビット線ＢＬとも接続されている。このようにして、積層された複数のメモリセルアレイＭＡ０〜３において、偶数番目のメモリセルアレイＭＡ０、ＭＡ２がビット線コンタクト６を共有し、同じく奇数番目のメモリセルアレイＭＡ１、ＭＡ３がビット線コンタクト６を共有している。これにより、ビット線コンタクト６の数を少なくし、メモリ装置を全体として小型化することができる。

［その他］
以上、発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において様々な変更、置換、追加、削除等が可能である。例えば、上記の実施の形態では、各メモリセルアレイＭＡ０〜３中のビット線ＢＬがビット線コンタクト６を共有するものとして説明したが、本発明はこれに限定されるものではない。

例えば、ビット線ＢＬがそれぞれ独立に別々のビット線コンタクト６に接続されるようにすることも可能である。この場合、ワード線ＷＬに関しては、複数のメモリセルアレイＭＡ０〜ＭＡ３からの複数のワード線ＷＬが、１つのワード線コンタクト７を共有するように接続がなされてもよい。逆に、複数のビット線ＢＬが１つのビット線コンタクト６を共有し、ワード線ＷＬはそれぞれ独立にワード線コンタクト７に接続するようにしてもよい。

また、上記の実施の形態では、ビット線コンタクト領域４及びワード線コンタクト領域５の上面の平面にコンタクト配置部を形成する例を説明したが、これに代えて、図８に示すように、ビット線コンタクト領域４及びワード線コンタクト領域５の側面にコンタクト配置部を形成してもよい。

本発明の実施の形態の抵抗変化メモリ装置の構成を示す斜視図である。ビット線コンタクト６及びワード線コンタクト７の構成を示す斜視図である。抵抗変化メモリ装置のメモリセルアレイＭＡの等価回路を示す回路図である。抵抗変化メモリ装置のリセット動作について説明する。本実施の形態の抵抗変化メモリ装置の回路構成について説明する回路図である。ビット線コンタクト領域４の具体的な配線構成を示す配線図である。ビット線コンタクト領域４の具体的な配線構成を示す配線図である。本発明の実施の形態の変形例を示す。

符号の説明

１・・・半導体基板、２・・・メモリブロック、３・・・周辺回路領域、４・・・ビット線コンタクト領域、５・・・ワード線コンタクト領域、６・・・ビット線コンタクト、７・・・ワード線コンタクト、１１・・・メインロウデコーダ、１２・・・ローカルロウデコーダ、１３・・・ロウ電源線ドライバ、１４・・・ロウ系周辺回路、１５・・・ロウ系プローブドライバ、２１・・・メインカラムデコーダ、２２・・・ローカルカラムデコーダ、２３・・・センスアンプ／書き込みバッファ、２４・・・カラム電源線ドライバ、２５・・・カラム系周辺回路、ＭＡ・・・メモリセルアレイ、ＭＣ・・・メモリセル、ＶＲ・・・可変抵抗素子、Ｄｉ・・・ダイオード、ＢＬ・・・ビット線、ＷＬ・・・ワード線、ＭＷＬ・・・メインワード線ＣＳＬ・・・メインカラム選択線。

Claims

整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置され且つ前記可変抵抗素子が少なくとも第１の抵抗値とこれよりも高い第２の抵抗値とを有し得るように構成されたメモリセルアレイと、
前記第１配線及び前記第２配線を引き出すための配線引き出し部と、
前記第１配線又は前記第２配線と電気的に接続される複数のコンタクト部を１つの平面上に並ぶように形成されるコンタクト配置部と、
前記コンタクト部のいずれかに電気的に接触させるため前記平面に沿って移動可能に構成されたプローブと
を備えたことを特徴とする半導体記憶装置。
前記配線引き出し部は、前記メモリセルアレイの第１の辺の側から奇数番目の前記第１配線又は前記第２配線を引き出すと共に、前記第１の辺の対辺である第２の辺から偶数番目の前記第１配線又は前記第２配線を引き出すように構成されたことを特徴とする請求項１記載の半導体記憶装置。
半導体基板に沿って複数層の前記メモリセルアレイが積層して形成されていることを特徴とする請求項１記載の半導体記憶装置。
前記平面は、半導体基板に平行な平面である請求項１に記載の半導体記憶装置。
前記コンタクト部は、複数の前記第１配線又は複数の前記第２配線に共通に設けられていることを特徴とする請求項１記載の半導体記憶装置。