WO2022102353A1 - 半導体装置 - Google Patents

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WO2022102353A1
WO2022102353A1 PCT/JP2021/038566 JP2021038566W WO2022102353A1 WO 2022102353 A1 WO2022102353 A1 WO 2022102353A1 JP 2021038566 W JP2021038566 W JP 2021038566W WO 2022102353 A1 WO2022102353 A1 WO 2022102353A1
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WO
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memory cell
layer
wiring
metal wiring
selection line
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PCT/JP2021/038566
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French (fr)
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晴彦 寺田
國權 曾
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
台湾積體電路製造股▲ふん▼有限公司
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Publication date
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    • H10N70/8416—Electrodes adapted for supplying ionic species

Definitions

  • This disclosure relates to a semiconductor device capable of storing information.
  • Patent Document 1 discloses a memory device having one storage layer or two storage layers.
  • semiconductor devices are desired to be easy to manufacture, and further improvement in ease of manufacture is expected.
  • the semiconductor device includes a first memory cell layer, a second memory cell layer, and a first wiring layer.
  • the first memory cell layer includes a first selection line extending in the first direction, a second selection line extending in the second direction, the first selection line, and the second selection line. Includes a first connected memory cell.
  • the second memory cell layer is provided above the first memory cell layer, and has a third selection line extending in the first direction and a fourth selection line extending in the second direction. , The third selection line and a second memory cell connected to the fourth selection line.
  • the first wiring layer is provided between the first memory cell layer and the second memory cell layer, and includes the first metal wiring.
  • a first memory cell layer and a second memory cell layer are provided.
  • the first memory cell layer is provided with a first selection line, a second selection line, and a first memory cell
  • the second memory cell layer is provided with a third selection line and a fourth selection line.
  • a line and a second memory cell are provided.
  • a first wiring layer including a first metal wiring is provided between the first memory cell layer and the second memory cell layer.
  • FIG. 7 It is a block diagram which shows one structural example of the semiconductor device which concerns on one Embodiment of this disclosure. It is explanatory drawing which shows one configuration example of the memory part shown in FIG. It is explanatory drawing which shows an example of the layer structure of the memory part which concerns on 1st Embodiment. It is another explanatory diagram which shows an example of the layer structure of the memory part which concerns on 1st Embodiment. It is a circuit diagram which shows one configuration example of the memory cell shown in FIG. It is a characteristic diagram which shows one characteristic example of the memory element shown in FIG. It is explanatory drawing which shows an example of the layout of the connection part shown in FIG. It is another explanatory diagram showing an example of the layout of the connection part shown in FIG. 7.
  • FIG. 1 shows a configuration example of a semiconductor device (semiconductor device 1) according to the first embodiment.
  • the semiconductor device 1 includes a memory unit 10 and a peripheral circuit unit 80.
  • the memory unit 10 is a so-called cross-point type memory, which is a non-volatile memory.
  • the memory unit 10 has a plurality of memory cell arrays 20, a plurality of word line drive units 30, and a plurality of bit line drive units 40.
  • the memory cell array 20 has memory cells arranged in an array. As will be described later, the memory cell array 20 has a plurality of word lines WL, a plurality of bit BL lines, and a plurality of memory cells MC. Each of the plurality of memory cells MC is connected to any one of the plurality of word lines WL and any one of the plurality of bit lines BL.
  • the word line driving unit 30 is configured to drive a plurality of word line WLs.
  • the bit line driving unit 40 is configured to drive a plurality of bit line BLs.
  • the peripheral circuit unit 80 includes various circuits related to the operation of the memory unit 10. Specifically, the peripheral circuit unit 80 includes, for example, a power supply circuit that generates a selective voltage Vsel and a non-selective voltage Vinh, which will be described later, a reference voltage generation circuit that generates a reference voltage Vref used when performing a read operation, and the like. Includes.
  • the peripheral circuit unit 80 is not limited to this, and may further include, for example, an oscillation circuit and a delay circuit that define the operation speed and operation timing of the memory unit 10.
  • the semiconductor device 1 is provided with a memory unit 10 and a peripheral circuit unit 80, but the present invention is not limited to this, and a logic circuit unit is further provided to mount a logic circuit and a non-volatile memory in a mixed manner. (Embedded) may be used.
  • FIG. 2 shows an example of a configuration of the memory unit 10.
  • a plurality of memory cell arrays 20 are arranged side by side in the memory unit 10 in the X direction and the Y direction.
  • the memory cell array 20 and the word line drive unit 30 are arranged alternately.
  • a part of the memory cell array 20 is arranged so as to overlap a part of the word line driving unit 30.
  • the memory cell array 20 and the bit line driving unit 40 are arranged alternately.
  • the memory cell array 20 and the bit line driving unit 40 are arranged so as not to overlap each other.
  • the memory cell array 20 is provided with a plurality of word lines WL extending in the X direction and a plurality of bit lines BL extending in the Y direction.
  • FIGS. 3 and 4 show an example of the layer structure in the memory unit 10.
  • the memory unit 10 has six wiring layers LM (wiring layers LM1 to LM6) and two memory cell layers LMC (memory cell layers LMC1 and LMC2). Metal wirings M1 to M6 are formed on the six wiring layers LM, respectively.
  • the two memory cell layers LMC form the memory cell array 20. These layers include the wiring layer LM1, the wiring layer LM2, the wiring layer LM3, the wiring layer LM4, the memory cell layer LMC1, and the wiring layer on the semiconductor substrate 90 on which the word line driving unit 30 and the bit line driving unit 40 are formed.
  • the LM5, the memory cell layer LMC2, and the wiring layer LM6 are formed in this order with the insulating layer interposed therebetween.
  • a plurality of word lines WL (word line WL1), a plurality of memory cells MC (memory cell MC1), a plurality of bit lines BL (bit lines BL1), and a plurality of memory cells MC (memory cell MC2) are used.
  • a plurality of word line WLs (word line WL2) are formed.
  • the word lines WL1 and WL2 and the bit lines BL1 are configured by using, for example, tungsten (W). As shown in FIG.
  • the word lines WL1 and WL2 are provided so as to extend in the X direction and line up in the Y direction in the XY plane, and the bit lines BL1 extend in the Y direction and line up in the X direction. It is provided as follows.
  • the plurality of bit lines BL1 are formed on the selection line layer on the selection line layer on which the plurality of word lines WL1 are formed, and the plurality of word lines WL2 are formed on the selection line layer on which the plurality of word lines BL1 are formed. It is formed in the selection line layer of. With this configuration, the plurality of word lines WL1 and the plurality of bit lines BL1 intersect each other in the XY plane.
  • the plurality of memory cells MC1 are formed in a storage layer between the selection line layer in which the plurality of word lines WL1 are formed and the selection line layer in which the plurality of bit lines BL1 are formed. Similarly, in the XY plane, the plurality of bit lines BL1 and the plurality of word lines WL2 intersect each other. The plurality of memory cells MC2 are formed in a storage layer between the selection line layer in which the plurality of bit lines BL1 are formed and the selection line layer in which the plurality of word lines WL2 are formed.
  • a plurality of word lines WL (word line WL3), a plurality of memory cells MC (memory cell MC3), a plurality of bit line BLs (bit lines BL2), and a plurality of memory cells MC (memory cell MC4).
  • word line WL3 a plurality of word lines WL
  • a plurality of memory cells MC memory cell MC3
  • a plurality of bit line BLs bit lines BL2
  • a plurality of memory cells MC (memory cell MC4).
  • word line WL4 and the bit line BL2 are configured by using, for example, tungsten (W). As shown in FIG.
  • the word lines WL3 and WL4 are provided so as to extend in the X direction and line up in the Y direction in the XY plane, and the bit lines BL2 extend in the Y direction and line up in the X direction. It is provided as follows.
  • the plurality of bit lines BL2 are formed on the selection line layer on the selection line layer on which the plurality of word lines WL3 are formed, and the plurality of word lines WL4 are formed on the selection line layer on which the plurality of word lines BL2 are formed. It is formed in the selection line layer of. With this configuration, the plurality of word lines WL3 and the plurality of bit lines BL2 intersect each other in the XY plane.
  • the plurality of memory cells MC3 are formed in a storage layer between the selection line layer in which the plurality of word lines WL3 are formed and the selection line layer in which the plurality of bit lines BL2 are formed. Similarly, in the XY plane, the plurality of bit lines BL2 and the plurality of word lines WL4 intersect each other. The plurality of memory cells MC4 are formed in a storage layer between the selection line layer in which the plurality of bit lines BL2 are formed and the selection line layer in which the plurality of word lines WL4 are formed.
  • FIG. 5 shows an example of a configuration of the memory cell MC.
  • the memory cell MC has terminals TU and TL, a storage element VR, and a selection element SE.
  • the terminal TU is connected to the selection line of the word line WL and the bit line BL above the storage layer on which the memory cell MC is formed, and the terminal TL is below the storage layer on which the memory cell MC is formed. Connected to the selection line.
  • the terminal TU of the memory cell MC1 is connected to any of the plurality of bit lines BL1 and the terminal TL is connected to any of the plurality of word lines WL1. ..
  • the terminal TU of the memory cell MC2 is connected to any one of the plurality of word lines WL2, and the terminal TL is connected to any one of the plurality of bit lines BL1.
  • the terminal TU of the memory cell MC3 is connected to any of the plurality of bit lines BL2, and the terminal TL is connected to any of the plurality of word lines WL3.
  • the terminal TU of the memory cell MC4 is connected to any one of the plurality of word lines WL4, and the terminal TL is connected to any one of the plurality of bit lines BL2.
  • the storage element VR is a resistance change type storage element, and the resistance state RS changes reversibly according to the polarity of the voltage difference of the voltage applied between both ends. In other words, the storage element VR reversibly changes the resistance state RS according to the direction of the current flowing between both ends.
  • the storage element VR for example, one in which an ion source layer and a resistance changing layer are laminated can be used.
  • One end of the storage element VR is connected to the terminal TU of the memory cell MC, and the other end is connected to one end of the selection element SE.
  • FIG. 6 schematically shows the distribution of the resistance value of the storage element VR.
  • the storage element VR may have two distinguishable resistance states RS (high resistance state HRS and low resistance state LRS).
  • the high resistance state HRS is associated with the data "0"
  • the low resistance state LRS is associated with, for example, the data "1”. That is, the storage element VR functions as a storage element for storing 1-bit data. For example, changing from a high resistance state HRS to a low resistance state LRS is called “set”, and changing from a low resistance state LRS to a high resistance state HRS is called "reset".
  • the layer including the storage element VR is formed along the selection line above the layer.
  • the layer including the storage element VR is formed along the bit line BL1 as shown in FIG. 4, and in the memory cell MC2, the word line is formed as shown in FIG. Formed along the WL2, in the memory cell MC3, formed along the bit line BL2 as shown in FIG. 4, and in the memory cell MC4, formed along the word line WL4, as shown in FIG. To.
  • the selection element SE (FIG. 5) has bidirectional diode characteristics. Specifically, the selection element SE is in a conduction state (on state) when the absolute value of the voltage difference of the voltage applied between both ends is larger than the predetermined voltage difference, and the absolute value of the voltage difference is predetermined. When it is smaller than the voltage difference, it becomes a non-conducting state (off state).
  • One end of the selection element SE is connected to the other end of the storage element VR, and the other end is connected to the TL terminal of the memory cell MC.
  • a selective voltage Vsel of 6 V is applied to the terminal TU, and a selective voltage Vsel of, for example, 0 V is applied to the terminal TL.
  • the selection element SE is turned on, and as shown in FIG. 5, a set current Iset flows from the terminal TU toward the terminal TL, and the storage element VR is set.
  • a selective voltage Vsel of 6 V is applied to the terminal TL, and a selective voltage Vsel of, for example, 0 V is applied to the terminal TU.
  • the selection element SE is turned on, the reset current Irst flows from the terminal TL toward the terminal TU, and the storage element VR is reset.
  • a selective voltage Vsel of 5 V is applied to the terminal TU
  • a selective voltage Vsel of, for example, 1 V is applied to the terminal TL.
  • the sense current Isns flows from the terminal TU toward the terminal TL.
  • a sense amplifier (not shown) provided in the word line drive unit 30 has come to determine the resistance state RS of the storage element VR by comparing the voltage generated in the memory cell MC with the reference voltage Vref. There is.
  • the word line drive unit 30 (FIG. 2) is connected to a plurality of word line WLs via the connection unit 31.
  • the word line WL in the memory cell array 20 is connected to either one of the two connecting portions 31 sandwiching the memory cell array 20 in the X direction.
  • the connection portion 31 includes a metal wiring M4, a via V4, a metal wiring M5, a via V5, a metal wiring M6, and vias VWL1 to VWL4.
  • the via V4 connects the metal wiring M4 and the metal wiring M5, the via VWL1 connects the word wire WL1 and the metal wiring M5, and the via VWL2 connects the word wire WL2 and the metal wiring M5.
  • the vias VWL1, metal wiring M5, and vias V4 connected to each other, shown on the left side in FIG. 3, are integrally formed using copper (Cu) by a so-called dual damascene process.
  • the via VWL1 and the via V4 are formed together with the metal wiring M5 by this dual damascene process, and are formed so as to connect the metal wiring M5 and the word wire WL1 and the metal wiring M4 under the metal wiring M5, respectively, and thus are also called down vias.
  • the vias VWL2, metal wiring M5, and vias V4 connected to each other, shown on the right side in FIG. 3, are integrally formed using copper (Cu) by a so-called dual damascene process.
  • the via V5 connects the metal wiring M5 and the metal wiring M6, the via VWL3 connects the word wire WL3 and the metal wiring M6, and the via VWL4 connects the word wire WL4 and the wiring layer M6.
  • the vias VWL3, metal wiring M6, and vias V5 connected to each other shown on the left side in FIG. 3 are integrally formed using copper (Cu) by a so-called dual damascene process.
  • the vias VWL4, metal wiring M6, and vias V5 connected to each other, shown on the right side in FIG. 3, are integrally formed using copper (Cu) by a so-called dual damascene process.
  • FIG. 7 shows a part of the layout pattern of the connection portion 31.
  • the layout pattern of the connecting portion 31 is one in which the patterns PT3 shown in FIG. 7 are arranged side by side in the Y direction.
  • FIG. 7 shows the patterns of the word lines WL1 and WL2, the metal wirings M4 and M5, and the vias V4 and VWL1 and VWL2.
  • the pattern of the word line WL3 can be the same as the pattern of the word line WL1, and the pattern of the word line WL4 can be the same as the pattern of the word line WL2.
  • the pattern of the metal wiring M6 can be the same as the pattern of the metal wiring M5.
  • the pattern of the via VWL3 can be the same as the pattern of the via VWL1, and the pattern of the via VWL4 can be the same as the pattern of the via VWL2.
  • FIG. 8 shows an example of connection between the word line WL and the word line driving unit 30 in the connection unit 31.
  • the layout pattern shown in FIG. 8 shows the vicinity of the left end of the pattern PT3 shown in FIG. 7.
  • the word line WL1 is connected to the metal wiring M4 connected to the word line drive unit 30 via the via VWL1, the metal wiring M5, and the via V4.
  • the word line WL2 is connected to the metal wiring M4 connected to the word line drive unit 30 via the via VWL2, the metal wiring M5, and the via V4.
  • the word wire WL3 is connected to the metal wiring M4 connected to the word wire drive unit 30 via the via VWL3, the metal wiring M6, the via V5, the metal wiring M5, and the via V4.
  • the word line WL4 is connected to the metal wiring M4 connected to the word line drive unit 30 via the via VWL4, the metal wiring M6, the via V5, the metal wiring M5, and the via V4.
  • the bit line drive unit 40 (FIG. 2) is connected to a plurality of bit line BLs via the connection unit 41.
  • the bit line BL in the memory cell array 20 is connected to either one of the two connecting portions 41 sandwiching the memory cell array 20 in the Y direction.
  • the connection portion 41 includes a metal wiring M4, a via V4, a metal wiring M5, a via V5, a metal wiring M6, and vias VBL1 and VBL2.
  • the via V4 connects the metal wiring M4 and the metal wiring M5, and the via VBL1 connects the bit wire BL1 and the metal wiring M5.
  • the vias VBL1, the metal wiring M5, and the vias V4 connected to each other shown on the left side in FIG. 4 are integrally formed using copper (Cu) by a so-called dual damascene process.
  • the via V5 connects the metal wiring M5 and the metal wiring M6, and the via VBL2 connects the bit wire BL2 and the metal wiring M6.
  • the vias VBL2, metal wiring M6, and vias V5 connected to each other shown on the right side in FIG. 4 are integrally formed by using copper (Cu) by a so-called dual damascene process.
  • FIG. 9 shows a part of the layout pattern of the connection portion 41.
  • the patterns PT4 shown in FIG. 9 are arranged side by side in the X direction.
  • FIG. 9 shows the patterns of the bit wires BL1 and BL2, the metal wirings M5 and M6, and the vias V4, V5, VBL1 and VBL2.
  • the pattern of the bit line BL2 can be the same as the pattern of the bit line BL1.
  • the pattern of the via VBL2 can be the same as the pattern of the via VBL1.
  • FIG. 10 shows an example of connection between the bit line BL and the bit line driving unit 40 in the connection unit 41.
  • the bit wire BL1 is connected to the metal wiring M4 (not shown) connected to the bit wire driving unit 40 via the via VBL1, the metal wiring M5, and the via V4.
  • the bit wire BL2 is connected to the metal wiring M4 (not shown) connected to the bit wire driving unit 40 via the via VBL2, the metal wiring M6, the via V5, the metal wiring M5, and the via V4.
  • the word line WL1 is connected to the word line WL3 via the via VWL1, the metal wiring M5, the via V5, the metal wiring M6, and the via VWL3.
  • the word lines WL1 and WL3 are collectively driven by the word line driving unit 30.
  • the bit line BL1 is not connected to the bit line BL2.
  • the bit lines BL1 and BL2 are individually driven by the bit line driving unit 40. In this way, the word lines WL1 and WL3 are connected to each other, but the bitch lines BL1 and BL2 are driven individually, so that the memory cells MC1 and MC3 can be driven individually.
  • the word line WL2 is connected to the word line WL4 via the via VWL2, the metal wiring M5, the via V5, the metal wiring M6, and the via VWL4.
  • the word lines WL2 and WL4 are collectively driven by the word line driving unit 30.
  • the bit line BL2 is not connected to the bit line BL1.
  • the bit lines BL1 and BL2 are individually driven by the bit line driving unit 40.
  • the word lines WL2 and WL4 are connected to each other, but the bit lines BL1 and BL3 are driven individually, so that the memory cells MC2 and MC4 can be driven individually. ..
  • the memory cell layer LMC1 corresponds to a specific example of the "first memory cell layer” in the present disclosure.
  • the word line WL1 corresponds to a specific example of the "first selection line” in the present disclosure.
  • the bit line BL1 corresponds to a specific example of the "second selection line” in the present disclosure.
  • the memory cell layer LMC2 corresponds to a specific example of the "second memory cell layer” in the present disclosure.
  • the word line WL3 corresponds to a specific example of the "third selection line” in the present disclosure.
  • the bit line BL2 corresponds to a specific example of the "fourth selection line” in the present disclosure.
  • the wiring layer LM5 corresponds to a specific example of the "first wiring layer” in the present disclosure.
  • the wiring layer LM4 corresponds to a specific example of the "second wiring layer” in the present disclosure.
  • the wiring layer LM6 corresponds to a specific example of the "third wiring layer” in the present disclosure.
  • the via VWL1 corresponds to a specific example of the "first via” in the present disclosure.
  • the via VWL3 corresponds to a specific example of the "third via” in the present disclosure.
  • the word line drive unit 30 corresponds to a specific example of the "drive circuit” in the present disclosure.
  • the via VBL1 corresponds to a specific example of the "fifth via” in the present disclosure.
  • the via VBL2 corresponds to a specific example of the "sixth via” in the present disclosure.
  • the memory unit 10 stores information.
  • the memory cell MC provided in the memory cell array 20 stores information.
  • the word line driving unit 30 drives a plurality of word line WLs provided in the memory cell array 20.
  • the bit line driving unit 40 drives a plurality of bit line BLs provided in the memory cell array 20.
  • the word line drive unit 30 and the bit line drive unit 40 apply a selective voltage Vsel of, for example, 6 V to the terminal TU of the memory cell MC, and apply a selective voltage Vsel of, for example, 0 V to the terminal TL, whereby the memory cell MC thereof is applied. To set.
  • the word line drive unit 30 and the bit line drive unit 40 apply a selective voltage Vsel of, for example, 6 V to the terminal TL of the memory cell MC, and apply a selective voltage Vsel of, for example, 0 V to the terminal TU, thereby causing the memory thereof. Reset the cell MC. Further, the word line drive unit 30 and the bit line drive unit 40 apply a selective voltage Vsel of, for example, 5 V to the terminal TU of the memory cell MC, and apply a selective voltage Vsel of, for example, 1 V to the terminal TL, thereby causing the memory thereof. Read information from cell MC.
  • the memory cell layer LMC1, the wiring layer M5, and the memory cell layer LMC2 are provided.
  • the memory cell layer LMC1 is provided with a word line WL extending in the X direction, a bit line BL extending in the Y direction, and a memory cell MC connected to the word line WL and the bit line BL.
  • the memory cell layer LMC2 is provided with a word line WL extending in the X direction, a bit line BL extending in the Y direction, and a memory cell MC connected to the word line WL and the bit line BL.
  • the wiring layer M5 is provided between the two memory cell layers LMC1 and LMC2. This makes it easier to manufacture the semiconductor device 1.
  • the wiring layer is not provided between the two memory cell layers, four storage layers are provided in one memory cell layer LMC as in the memory unit 10R shown in FIG.
  • This may make it difficult to manufacture the semiconductor device.
  • the number of layers included in the memory cell layer LMC increases, it may be difficult to manufacture a semiconductor device.
  • the memory cell layer LMC is thick, the heights of the vias V4 and VWL1 are increased, so that the aspect ratio of these vias is increased, and as a result, the yield may be lowered, for example.
  • the via V4 having a high aspect ratio and the via VWL3 having a low aspect ratio are formed by the same dual damascene process, the difference in aspect ratio is large, so that the yield may decrease, for example. As a result, it may be difficult to manufacture the semiconductor device.
  • the wiring layer M5 is provided between the memory cell layer LMC1 and the memory cell layer LMC2.
  • the memory cell layer LMC1 can be provided with two storage layers out of the four storage layers, and the memory cell layer LMC2 can be provided with the remaining two storage layers. That is, since the number of layers included in each of the memory cell layers LMC1 and LMC2 can be reduced, the semiconductor device 1 can be easily manufactured. Further, as shown in FIGS. 3 and 4, since the memory cell layers LMC1 and LMC2 can be thinned, the heights of the vias V4 and V5 can be lowered, so that the decrease in yield can be suppressed.
  • the difference between the aspect ratio of the via V4 and the aspect ratio of the via VWL2 can be reduced, and the difference between the aspect ratio of the via V5 and the aspect ratio of the via VWL4 can be reduced, so that the decrease in yield can be suppressed. Can be done. As a result, the semiconductor device 1 can be easily manufactured.
  • the wiring layer M5 and the via VWL1 are formed by using a dual damascene process. That is, the wiring layer M5 and the via VWL1 are integrally made of the same material. This makes it easier to manufacture the semiconductor device 1. That is, for example, when the metal wiring M4 and the word wire WL1 are directly connected by a via, this via cannot be formed by a commonly used dual damascene process. In this case, for example, a via is formed on the metal wiring M4, and a word line WL1 is formed on the layer above the via. The via formed in this way is also called an up via.
  • the semiconductor device 1 since it is necessary to form this via using an uncommon manufacturing process, it may be costly, the yield may be lowered, and it becomes difficult to manufacture. On the other hand, in the semiconductor device 1, since these vias are formed by using a commonly used dual damascene process, the cost can be reduced and the possibility that the yield is lowered can be reduced.
  • the wiring layer M5 and the via VWL1 have been described as examples, but the wiring layer M5 and the via VWL2, the wiring layer M6 and the via VWL3, the wiring layer M6 and the via VWL4, the wiring layer M5 and the via VBL1, the wiring layer M6 and The same applies to the via VBL2. As a result, the semiconductor device 1 can be easily manufactured.
  • the layout of the line WL3, the memory cell MC3, the bit line BL2, the memory cell MC4, the word line WL4, the via VWL3, the VWL4, and the VBL2 can be the same.
  • the number of masks used in the semiconductor manufacturing process can be reduced, so that the manufacturing cost can be reduced.
  • the semiconductor device 1 can be easily manufactured.
  • the wiring layer and the via are integrally configured with the same material by using the dual damascene process, so that the semiconductor device can be easily manufactured.
  • the number of masks can be reduced, so that the semiconductor device can be easily manufactured.
  • the word line WL1 and the word line WL3 are connected to each other, and the word line WL2 and the word line WL4 are connected to each other. Not limited to.
  • the word line WL1 and the word line WL3 are not connected to each other, and the word lines WL2 and WL4 are not connected to each other. You may do so.
  • the semiconductor device 2 includes a memory unit 110 and a peripheral circuit unit 80, as in the semiconductor device 1 (FIG. 1) according to the first embodiment.
  • the memory unit 110 includes a plurality of memory cell arrays 120, a plurality of word line drive units 130, and a plurality of bit line drive units 140. And have.
  • the arrangement of the plurality of memory cell array 120, the plurality of word line drive units 130, and the plurality of bit line drive units 140 is such that the plurality of memory cell array 20, the plurality of word line drive units 30, and the plurality of word line drive units 30 according to the first embodiment. This is the same as the arrangement of the plurality of bit line driving units 40 (FIG. 2).
  • FIGS. 13 and 14 show an example of the layer structure in the memory unit 110.
  • a plurality of word line WL (word line WL1), a plurality of memory cell MC (memory cell MC1), and a plurality of bit line BL (bit line BL1) are formed in the memory cell layer LMC1.
  • the word line WL1 is provided so as to extend in the X direction and line up in the Y direction in the XY plane, and the bit line BL1 extends in the Y direction and line up in the X direction. It will be provided.
  • the plurality of bit lines BL1 are formed in the selection line layer above the selection line layer in which the plurality of word lines WL1 are formed.
  • the plurality of word lines WL1 and the plurality of bit lines BL1 intersect each other in the XY plane.
  • the plurality of memory cells MC1 are formed in a storage layer between the selection line layer in which the plurality of word lines WL1 are formed and the selection line layer in which the plurality of bit lines BL1 are formed.
  • a plurality of word line WL (word line WL2), a plurality of memory cell MC (memory cell MC2), and a plurality of bit line BL (bit line BL2) are formed in the memory cell layer LMC2.
  • the word line WL2 is provided so as to extend in the X direction and line up in the Y direction in the XY plane, and the bit line BL2 extends in the Y direction and line up in the X direction. It will be provided.
  • the plurality of bit lines BL2 are formed in the selection line layer above the selection line layer in which the plurality of word lines WL2 are formed.
  • the plurality of word lines WL2 and the plurality of bit lines BL2 intersect each other in the XY plane.
  • the plurality of memory cells MC2 are formed in a storage layer between the selection line layer in which the plurality of word lines WL2 are formed and the selection line layer in which the plurality of bit lines BL2 are formed.
  • the word line drive unit 130 is connected to a plurality of word line WLs via the connection unit 131 as in the case of the first embodiment (FIG. 2).
  • the connection portion 131 includes a metal wiring M4, a via V4, a metal wiring M5, a via V5, a metal wiring M6, and vias VWL1 and VWL2.
  • Via VWL1, metal wiring M5, and via V4 connected to each other are integrally formed using copper (Cu) by a so-called dual damascene process.
  • the via VWL2, the metal wiring M6, and the via V5 connected to each other are integrally formed using copper (Cu) by a so-called dual damascene process.
  • FIG. 15 shows a part of the layout pattern of the connection portion 131.
  • the pattern PT13 shown in FIG. 15 is arranged side by side in the Y direction.
  • FIG. 15 shows the patterns of word lines WL1, WL2, metal wirings M4, M5, and vias V4, V5, VWL1, VWL2.
  • the pattern of the word line WL2 can be the same as the pattern of the word line WL1, and the pattern of the via VWL2 can be the same as the pattern of the via VWL1.
  • the word line WL1 is connected to the metal wiring M4 connected to the word line drive unit 130 via the via VWL1, the metal wiring M5, and the via V4.
  • the word wire WL2 is connected to the metal wiring M4 connected to the word wire drive unit 130 via the via VWL2, the metal wiring M6, the via V5, the metal wiring M5, and the via V4.
  • the bit line drive unit 140 is connected to a plurality of bit line BLs via the connection unit 141, as in the case of the first embodiment (FIG. 2).
  • the connection portion 141 includes a metal wiring M4, a via V4, a metal wiring M5, a via V5, a metal wiring M6, and vias VBL1 and VBL2.
  • Via VBL1, metal wiring M5, and via V4 connected to each other are integrally formed using copper (Cu) by a so-called dual damascene process.
  • the vias VBL2, metal wiring M6, and vias V5 connected to each other are integrally formed using copper (Cu) by a so-called dual damascene process.
  • FIG. 16 shows a part of the layout pattern of the connection portion 141.
  • the layout pattern of the connecting portion 141 is one in which the patterns PT14 shown in FIG. 16 are arranged side by side in the X direction.
  • FIG. 16 shows the patterns of the bit wire BL1, the metal wirings M4 and M5, and the vias V4 and VBL1.
  • the pattern of the bit line BL2 can be the same as the pattern of the bit line BL1.
  • the pattern of the metal wiring M6 can be the same as the pattern of the metal wiring M5.
  • the pattern of the via V5 can be the same as the pattern of the via V4, and the pattern of the via VBL2 can be the same as the pattern of the via VBL1.
  • FIG. 17 shows an example of connection between the bit line BL and the bit line driving unit 140 in the connection unit 141.
  • the bit wire BL1 is connected to the metal wiring M4 connected to the bit wire driving unit 140 via the via VBL1, the metal wiring M5, and the via V4.
  • the bit wire BL2 is connected to the metal wiring M4 connected to the bit wire driving unit 140 via the via VBL2, the metal wiring M6, the via V5, the metal wiring M5, and the via V4.
  • the bit wire BL1 is connected to the bit wire BL2 via the via VBL1, the metal wiring M5, the via V5, the metal wiring M6, and the via VBL2.
  • the bit lines BL1 and BL2 are collectively driven by the bit line driving unit 140.
  • the word line WL1 is not connected to the word line WL2.
  • the word line WL1 and WL2 are individually driven by the word line driving unit 130. In this way, the bit lines BL1 and BL2 are connected to each other, but since the word lines WL1 and WL2 are driven individually, the memory cells MC1 and MC2 can be driven individually.
  • one storage layer is provided in the memory cell layer LMC1
  • one storage layer is provided in the memory cell layer LMC2
  • the wiring layer M5 is provided between the two memory cell layers LMC1 and LMC2. .. Even in this case, the semiconductor device 1 can be easily manufactured as compared with the case where two storage layers are provided in one memory cell layer LMC.
  • the wiring layer and the via are integrally made of the same material by using the dual damascene process, so that the semiconductor device is configured. 1 can be easily manufactured.
  • the layout of the vias VWL2 and VBL2 can be the same. As a result, the number of masks used in the semiconductor manufacturing process can be reduced, so that the manufacturing cost can be reduced. As a result, the semiconductor device 2 can be easily manufactured.
  • the wiring layer is provided between the two memory cell layers, it is possible to facilitate the manufacture of the semiconductor device.
  • the wiring layer and the via are integrally configured with the same material by using the dual damascene process, so that the semiconductor device can be easily manufactured.
  • the number of masks can be reduced, so that the semiconductor device can be easily manufactured.
  • bit wire BL1 and the bit wire BL2 are connected to each other in the connection portion 141, but the present invention is not limited thereto. Instead of this, for example, as in the memory unit 110A shown in FIG. 18, the bit line BL1 and the bit line BL2 may not be connected to each other in the connection unit 141A.
  • two memory cell layers LMCs are provided, but the present invention is not limited to this, and instead, for example, three or more memory cell layers LMCs may be provided. good. It is desirable to provide a wiring layer between these memory cell layers LMCs.
  • this technology can be configured as follows. According to this technique having the following configuration, it is possible to facilitate the manufacture of a semiconductor device.
  • a first memory cell layer including a memory cell of A third selection line provided above the first memory cell layer and extending in the first direction, a fourth selection line extending in the second direction, and the third selection line.
  • a second memory cell layer including the second memory cell connected to the fourth selection line, and A semiconductor device provided between the first memory cell layer and the second memory cell layer and provided with a first wiring layer including a first metal wiring.
  • the semiconductor device according to (1) above further comprising a first via for connecting the above.
  • the first selection of the first metal wiring and the first memory cell layer which is provided below the first wiring layer and is made of the same material as the first metal wiring.
  • the semiconductor device according to (1) or (2) above further comprising a first via for connecting the wire.
  • the third metal wiring and the first metal wiring are provided between the third wiring layer and the first wiring layer, and are configured integrally with the third metal wiring.
  • a fourth via provided between the third wiring layer and the first wiring layer, and Further provided with a drive circuit provided below the first memory cell layer and driving the third selection line of the second memory cell layer.
  • the first wiring layer includes a fourth metal wiring connected to the drive circuit.
  • the third via provided between the third wiring layer and the first wiring layer in the plane including the first direction and the second direction, and the first.
  • a fifth via provided below the first wiring layer and A sixth via provided between the third wiring layer and the first wiring layer is further provided.
  • the first wiring layer includes a fifth metal wiring.
  • the third wiring layer includes a sixth metal wiring.
  • the fifth via is configured integrally with the fifth metal wiring, and connects the fifth metal wiring and the second selection line.
  • the sixth via is configured integrally with the sixth metal wiring, and connects the sixth metal wiring and the fourth selection line.
  • the first selection line in the first memory cell layer and the third selection line in the second memory cell layer in the plane including the first direction and the second direction. Are placed in the same position, In the plane including the first direction and the second direction, the second selection line in the first memory cell layer and the fourth selection line in the second memory cell layer are the same.
  • the first memory cell layer further includes a fifth wiring extending in the first direction and a third memory cell connected to the second selection line and the fifth wiring.
  • the second memory cell layer further includes a sixth wiring extending in the first direction, a fourth selection line, and a fourth memory cell connected to the sixth wiring.

Abstract

本開示の一実施形態に係る半導体装置は、第１の方向に延伸する第１の選択線と、第２の方向に延伸する第２の選択線と、前記第１の選択線および前記第２の選択線に接続された第１のメモリセルとを含む第１のメモリセル層と、第１のメモリセル層よりも上に設けられ、前記第１の方向に延伸する第３の選択線と、前記第２の方向に延伸する第４の選択線と、前記第３の選択線および前記第４の選択線に接続された第２のメモリセルとを含む第２のメモリセル層と、第１のメモリセル層と前記第２のメモリセル層との間に設けられ、第１の金属配線を含む第１の配線層とを備える。

Description

半導体装置
　本開示は、情報を記憶可能な半導体装置に関する。
　近年、例えばフラッシュメモリに比べてより高速にデータアクセスを行うことができる、抵抗変化型メモリを用いた不揮発性メモリデバイスが注目されている。例えば、特許文献１には、１つの記憶層または２つの記憶層を有するメモリデバイスが開示されている。
特開２０１８－２００９６７号公報
　ところで、一般に、半導体装置では、製造しやすいことが望まれており、さらなる製造しやすさの向上が期待されている。
　製造しやすい半導体装置を提供することが望ましい。
　本開示の一実施の形態における半導体装置は、第１のメモリセル層と、第２のメモリセル層と、第１の配線層とを備えている。第１のメモリセル層は、第１の方向に延伸する第１の選択線と、第２の方向に延伸する第２の選択線と、前記第１の選択線および前記第２の選択線に接続された第１のメモリセルとを含んでいる。第２のメモリセル層は、第１のメモリセル層よりも上に設けられ、前記第１の方向に延伸する第３の選択線と、前記第２の方向に延伸する第４の選択線と、前記第３の選択線および前記第４の選択線に接続された第２のメモリセルとを含んでいる。第１の配線層は、第１のメモリセル層と前記第２のメモリセル層との間に設けられ、第１の金属配線を含んでいる。
　本開示の一実施の形態における半導体装置では、第１のメモリセル層および第２のメモリセル層が設けられる。第１のメモリセル層には、第１の選択線、第２の選択線、および第１のメモリセルが設けられ、第２のメモリセル層には、第３の選択線、第４の選択線、および第２のメモリセルが設けられる。第１のメモリセル層および第２のメモリセル層の間には、第１の金属配線を含む第１の配線層が設けられる。
本開示の一実施の形態に係る半導体装置の一構成例を表すブロック図である。 図１に示したメモリ部の一構成例を表す説明図である。 第１の実施の形態に係るメモリ部の層構成の一例を表す説明図である。 第１の実施の形態に係るメモリ部の層構成の一例を表す他の説明図である。 図３に示したメモリセルの一構成例を表す回路図である。 図５に示した記憶素子の一特性例を表す特性図である。 図３に示した接続部のレイアウトの一例を表す説明図である。 図７に示した接続部のレイアウトの一例を表す他の説明図である。 図４に示した接続部のレイアウトの一例を表す説明図である。 図９に示した接続部のレイアウトの一例を表す他の説明図である。 比較例に係るメモリ部の層構成の一例を表す説明図である。 第１の実施の形態の変形例に係るメモリ部の層構成の一例を表す説明図である。 第２の実施の形態に係るメモリ部の層構成の一例を表す説明図である。 第２の実施の形態に係るメモリ部の層構成の一例を表す他の説明図である。 図１３に示した接続部のレイアウトの一例を表す説明図である。 図１４に示した接続部のレイアウトの一例を表す説明図である。 図１６に示した接続部のレイアウトの一例を表す他の説明図である。 第２の実施の形態の変形例に係るメモリ部の層構成の一例を表す説明図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（４つの記憶層を有する例）
２．第２の実施の形態（２つの記憶層を有する例）
＜１．第１の実施の形態＞
［構成例］
　図１は、第１の実施の形態に係る半導体装置（半導体装置１）の一構成例を表すものである。半導体装置１は、メモリ部１０と、周辺回路部８０とを備えている。
　メモリ部１０は、いわゆるクロスポイント型のメモリであり、不揮発性のメモリである。メモリ部１０は、複数のメモリセルアレイ２０と、複数のワード線駆動部３０と、複数のビット線駆動部４０とを有している。メモリセルアレイ２０は、メモリセルがアレイ状に配置されたものである。メモリセルアレイ２０は、後述するように、複数のワード線ＷＬと、複数のビットＢＬ線と、複数のメモリセルＭＣとを有している。複数のメモリセルＭＣのそれぞれは、複数のワード線ＷＬのいずれか１つと、複数のビット線ＢＬのいずれか１つとに接続される。ワード線駆動部３０は、複数のワード線ＷＬを駆動するように構成される。ビット線駆動部４０は、複数のビット線ＢＬを駆動するように構成される。
　周辺回路部８０は、メモリ部１０の動作に関連する様々な回路を含むものである。具体的には、周辺回路部８０は、例えば、後述する選択電圧Ｖselおよび非選択電圧Ｖinhを生成する電源回路や、読出動作を行う際に使用する参照電圧Ｖrefを生成する参照電圧生成回路などを含んでいる。なお、これに限定されるものではなく、周辺回路部８０は、さらに、例えば、メモリ部１０の動作速度および動作タイミングを規定する発振回路および遅延回路を含んでいてもよい。
　なお、この例では、半導体装置１に、メモリ部１０および周辺回路部８０を設けたが、これに限定されるものではなく、さらに論理回路部を設け、論理回路と不揮発性のメモリとを混載（エンベデッド）してもよい。
　図２は、メモリ部１０の一構成例を表すものである。メモリ部１０には、複数のメモリセルアレイ２０が、Ｘ方向およびＹ方向に並設される。Ｘ方向において、メモリセルアレイ２０およびワード線駆動部３０は、交互に配置される。この例では、メモリセルアレイ２０の一部は、ワード線駆動部３０の一部と重なるように配置される。Ｙ方向において、メモリセルアレイ２０およびビット線駆動部４０は、交互に配置される。この例では、メモリセルアレイ２０およびビット線駆動部４０は、互いに重ならないように配置される。メモリセルアレイ２０には、Ｘ方向に延伸する複数のワード線ＷＬ、およびＹ方向に延伸する複数のビット線ＢＬが設けられている。
　図３，４は、メモリ部１０における層構成の一例を表すものである。メモリ部１０は、６つの配線層ＬＭ（配線層ＬＭ１～ＬＭ６）と、２つのメモリセル層ＬＭＣ（メモリセル層ＬＭＣ１、ＬＭＣ２）とを有している。６つの配線層ＬＭには、メタル配線Ｍ１～Ｍ６がそれぞれ形成される。２つのメモリセル層ＬＭＣは、メモリセルアレイ２０を構成する。これらの層は、ワード線駆動部３０およびビット線駆動部４０が形成された半導体基板９０の上に、配線層ＬＭ１、配線層ＬＭ２、配線層ＬＭ３、配線層ＬＭ４、メモリセル層ＬＭＣ１、配線層ＬＭ５、メモリセル層ＬＭＣ２、配線層ＬＭ６の順に、それぞれ絶縁層を挟んで形成される。
　メモリセル層ＬＭＣ１には、複数のワード線ＷＬ（ワード線ＷＬ１）、複数のメモリセルＭＣ（メモリセルＭＣ１）、複数のビット線ＢＬ（ビット線ＢＬ１）、複数のメモリセルＭＣ（メモリセルＭＣ２）、および複数のワード線ＷＬ（ワード線ＷＬ２）が形成される。ワード線ＷＬ１，ＷＬ２およびビット線ＢＬ１は、例えばタングステン（Ｗ）を用いて構成される。図２に示したように、ワード線ＷＬ１，ＷＬ２は、ＸＹ面内において、Ｘ方向に延伸するとともにＹ方向に並ぶように設けられ、ビット線ＢＬ１は、Ｙ方向に延伸するとともにＸ方向に並ぶように設けられる。複数のビット線ＢＬ１は、複数のワード線ＷＬ１が形成された選択線層の上の選択線層に形成され、複数のワード線ＷＬ２は、複数のビット線ＢＬ１が形成された選択線層の上の選択線層に形成される。この構成により、ＸＹ面内において、複数のワード線ＷＬ１および複数のビット線ＢＬ１は互いに交差する。複数のメモリセルＭＣ１は、複数のワード線ＷＬ１が形成された選択線層と複数のビット線ＢＬ１が形成された選択線層との間の記憶層に形成される。同様に、ＸＹ面内において、複数のビット線ＢＬ１および複数のワード線ＷＬ２は互いに交差する。複数のメモリセルＭＣ２は、複数のビット線ＢＬ１が形成された選択線層と複数のワード線ＷＬ２が形成された選択線層との間の記憶層に形成される。
　メモリセル層ＬＭＣ２には、複数のワード線ＷＬ（ワード線ＷＬ３）、複数のメモリセルＭＣ（メモリセルＭＣ３）、複数のビット線ＢＬ（ビット線ＢＬ２）、複数のメモリセルＭＣ（メモリセルＭＣ４）、および複数のワード線ＷＬ（ワード線ＷＬ４）が形成される。ワード線ＷＬ３，ＷＬ４およびビット線ＢＬ２は、例えばタングステン（Ｗ）を用いて構成される。図２に示したように、ワード線ＷＬ３，ＷＬ４は、ＸＹ面内において、Ｘ方向に延伸するとともにＹ方向に並ぶように設けられ、ビット線ＢＬ２は、Ｙ方向に延伸するとともにＸ方向に並ぶように設けられる。複数のビット線ＢＬ２は、複数のワード線ＷＬ３が形成された選択線層の上の選択線層に形成され、複数のワード線ＷＬ４は、複数のビット線ＢＬ２が形成された選択線層の上の選択線層に形成される。この構成により、ＸＹ面内において、複数のワード線ＷＬ３および複数のビット線ＢＬ２は互いに交差する。複数のメモリセルＭＣ３は、複数のワード線ＷＬ３が形成された選択線層と複数のビット線ＢＬ２が形成された選択線層との間の記憶層に形成される。同様に、ＸＹ面内において、複数のビット線ＢＬ２および複数のワード線ＷＬ４は互いに交差する。複数のメモリセルＭＣ４は、複数のビット線ＢＬ２が形成された選択線層と複数のワード線ＷＬ４が形成された選択線層との間の記憶層に形成される。
　図５は、メモリセルＭＣの一構成例を表すものである。メモリセルＭＣは、端子ＴＵ，ＴＬと、記憶素子ＶＲと、選択素子ＳＥとを有している。
　端子ＴＵは、ワード線ＷＬおよびビット線ＢＬのうち、そのメモリセルＭＣが形成された記憶層の上の選択線に接続され、端子ＴＬは、そのメモリセルＭＣが形成された記憶層の下の選択線に接続される。この例では、図３，４に示したように、メモリセルＭＣ１の端子ＴＵは、複数のビット線ＢＬ１のいずれかに接続され、端子ＴＬは、複数のワード線ＷＬ１のいずれかに接続される。メモリセルＭＣ２の端子ＴＵは、複数のワード線ＷＬ２のいずれかに接続され、端子ＴＬは、複数のビット線ＢＬ１のいずれかに接続される。メモリセルＭＣ３の端子ＴＵは、複数のビット線ＢＬ２のいずれかに接続され、端子ＴＬは、複数のワード線ＷＬ３のいずれかに接続される。メモリセルＭＣ４の端子ＴＵは、複数のワード線ＷＬ４のいずれかに接続され、端子ＴＬは、複数のビット線ＢＬ２のいずれかに接続される。
　記憶素子ＶＲは、抵抗変化型の記憶素子であり、両端間に印加される電圧の電圧差の極性に応じて、可逆的に抵抗状態ＲＳが変化するものである。言い換えれば、記憶素子ＶＲは、両端間に流れる電流の方向に応じて、可逆的に抵抗状態ＲＳが変化するようになっている。記憶素子ＶＲは、例えば、イオン源層および抵抗変化層が積層されたものを用いることができる。記憶素子ＶＲの一端は、メモリセルＭＣの端子ＴＵに接続され、他端は選択素子ＳＥの一端に接続される。
　図６は、記憶素子ＶＲの抵抗値の分布を模式的に表すものである。記憶素子ＶＲは、識別可能な２つの抵抗状態ＲＳ（高抵抗状態ＨＲＳおよび低抵抗状態ＬＲＳ）を取り得る。この例では、高抵抗状態ＨＲＳは、データ“０”に対応づけられ、低抵抗状態ＬＲＳは、例えば、データ“１”に対応づけられている。すなわち、記憶素子ＶＲは、１ビットのデータを記憶する記憶素子として機能する。例えば、高抵抗状態ＨＲＳから低抵抗状態ＬＲＳへ変化させることを“セット”と呼び、低抵抗状態ＬＲＳから高抵抗状態ＨＲＳへ変化させることを“リセット”と呼ぶ。
　図３，４に示したように、記憶素子ＶＲを含む層は、その上の選択線に沿って形成される。具体的には、記憶素子ＶＲを含む層は、メモリセルＭＣ１では、図４に示したように、ビット線ＢＬ１に沿って形成され、メモリセルＭＣ２では、図３に示したように、ワード線ＷＬ２に沿って形成され、メモリセルＭＣ３では、図４に示したように、ビット線ＢＬ２に沿って形成され、メモリセルＭＣ４では、図３に示したように、ワード線ＷＬ４に沿って形成される。
　選択素子ＳＥ（図５）は、双方向ダイオード特性を有するものである。具体的には、選択素子ＳＥは、両端間に印加される電圧の電圧差の絶対値が所定の電圧差よりも大きい場合に導通状態（オン状態）になり、電圧差の絶対値が所定の電圧差よりも小さい場合に非導通状態（オフ状態）になるものである。選択素子ＳＥの一端は記憶素子ＶＲの他端に接続され、他端はメモリセルＭＣのＴＬ端子に接続される。
　メモリセルＭＣをセットする場合には、端子ＴＵに例えば６Ｖの選択電圧Ｖselを印加するとともに、端子ＴＬに例えば０Ｖの選択電圧Ｖselを印加する。これにより、選択素子ＳＥがオン状態になり、図５に示したように、端子ＴＵから端子ＴＬに向かってセット電流Ｉsetが流れ、記憶素子ＶＲがセットされる。メモリセルＭＣをリセットする場合には、端子ＴＬに例えば６Ｖの選択電圧Ｖselを印加するとともに、端子ＴＵに例えば０Ｖの選択電圧Ｖselを印加する。これにより、選択素子ＳＥがオン状態になり、端子ＴＬから端子ＴＵに向かってリセット電流Ｉrstが流れ、記憶素子ＶＲがリセットされる。また、メモリセルＭＣに対して読出動作を行う場合には、端子ＴＵに例えば５Ｖの選択電圧Ｖselを印加するとともに、端子ＴＬに例えば１Ｖの選択電圧Ｖselを印加する。これにより、端子ＴＵから端子ＴＬに向かってセンス電流Ｉsnsが流れる。そして、ワード線駆動部３０に設けられた図示しないセンスアンプが、このメモリセルＭＣにおいて発生する電圧と参照電圧Ｖrefとを比較することにより、記憶素子ＶＲの抵抗状態ＲＳを判別するようになっている。
　ワード線駆動部３０（図２）は、接続部３１を介して、複数のワード線ＷＬに接続される。メモリセルアレイ２０におけるワード線ＷＬは、Ｘ方向において、そのメモリセルアレイ２０を挟む２つの接続部３１のどちらか一方に接続される。
　接続部３１は、図３に示したように、メタル配線Ｍ４と、ビアＶ４と、メタル配線Ｍ５と、ビアＶ５と、メタル配線Ｍ６と、ビアＶＷＬ１～ＶＷＬ４とを含んでいる。ビアＶ４は、メタル配線Ｍ４とメタル配線Ｍ５とを接続し、ビアＶＷＬ１は、ワード線ＷＬ１とメタル配線Ｍ５とを接続し、ビアＶＷＬ２は、ワード線ＷＬ２とメタル配線Ｍ５とを接続する。図３において左側に示した、互いに接続されたビアＶＷＬ１、メタル配線Ｍ５、およびビアＶ４は、いわゆるデュアルダマシンプロセスにより、銅（Ｃｕ）を用いて、一体として形成される。ビアＶＷＬ１およびビアＶ４は、このデュアルダマシンプロセスによりメタル配線Ｍ５とともに形成され、メタル配線Ｍ５とその下層にあるワード線ＷＬ１およびメタル配線Ｍ４とをそれぞれ接続するように形成されるので、ダウンビアとも呼ばれる。同様に、図３において右側に示した、互いに接続されたビアＶＷＬ２、メタル配線Ｍ５、およびビアＶ４は、いわゆるデュアルダマシンプロセスにより、銅（Ｃｕ）を用いて、一体として形成される。ビアＶ５は、メタル配線Ｍ５とメタル配線Ｍ６とを接続し、ビアＶＷＬ３は、ワード線ＷＬ３とメタル配線Ｍ６とを接続し、ビアＶＷＬ４は、ワード線ＷＬ４と配線層Ｍ６とを接続する。図３において左側に示した、互いに接続されたビアＶＷＬ３、メタル配線Ｍ６、およびビアＶ５は、いわゆるデュアルダマシンプロセスにより、銅（Ｃｕ）を用いて、一体として形成される。同様に、図３において右側に示した、互いに接続されたビアＶＷＬ４、メタル配線Ｍ６、およびビアＶ５は、いわゆるデュアルダマシンプロセスにより、銅（Ｃｕ）を用いて、一体として形成される。
　図７は、接続部３１のレイアウトパターンの一部を表すものである。接続部３１のレイアウトパターンは、図７に示したパターンＰＴ３がＹ方向に並設されたものである。この図７は、ワード線ＷＬ１，ＷＬ２、メタル配線Ｍ４，Ｍ５、およびビアＶ４，ＶＷＬ１，ＶＷＬ２のパターンを示している。この接続部３１において、ワード線ＷＬ３のパターンは、ワード線ＷＬ１のパターンと同じにすることができ、ワード線ＷＬ４のパターンはワード線ＷＬ２のパターンと同じにすることができる。メタル配線Ｍ６のパターンは、メタル配線Ｍ５のパターンと同じにすることができる。ビアＶＷＬ３のパターンは、ビアＶＷＬ１のパターンと同じにすることができ、ビアＶＷＬ４のパターンは、ビアＶＷＬ２のパターンと同じにすることができる。
　図８は、接続部３１におけるワード線ＷＬとワード線駆動部３０の接続例を表すものである。この図８に示したレイアウトパターンは、図７に示したパターンＰＴ３の左端付近を示している。ワード線ＷＬ１は、ビアＶＷＬ１、メタル配線Ｍ５、ビアＶ４を介して、ワード線駆動部３０に接続されたメタル配線Ｍ４に接続される。ワード線ＷＬ２は、ビアＶＷＬ２、メタル配線Ｍ５、ビアＶ４を介して、ワード線駆動部３０に接続されたメタル配線Ｍ４に接続される。ワード線ＷＬ３は、ビアＶＷＬ３、メタル配線Ｍ６、ビアＶ５、メタル配線Ｍ５、ビアＶ４を介して、ワード線駆動部３０に接続されたメタル配線Ｍ４に接続される。ワード線ＷＬ４は、ビアＶＷＬ４、メタル配線Ｍ６、ビアＶ５、メタル配線Ｍ５、ビアＶ４を介して、ワード線駆動部３０に接続されたメタル配線Ｍ４に接続される。
　ビット線駆動部４０（図２）は、接続部４１を介して、複数のビット線ＢＬに接続される。メモリセルアレイ２０におけるビット線ＢＬは、Ｙ方向において、そのメモリセルアレイ２０を挟む２つの接続部４１のどちらか一方に接続される。
　接続部４１は、図４に示したように、メタル配線Ｍ４と、ビアＶ４と、メタル配線Ｍ５と、ビアＶ５と、メタル配線Ｍ６と、ビアＶＢＬ１，ＶＢＬ２とを含んでいる。ビアＶ４は、メタル配線Ｍ４とメタル配線Ｍ５とを接続し、ビアＶＢＬ１は、ビット線ＢＬ１とメタル配線Ｍ５とを接続する。図４において左側に示した、互いに接続されたビアＶＢＬ１、メタル配線Ｍ５、およびビアＶ４は、いわゆるデュアルダマシンプロセスにより、銅（Ｃｕ）を用いて、一体として形成される。ビアＶ５は、メタル配線Ｍ５とメタル配線Ｍ６とを接続し、ビアＶＢＬ２は、ビット線ＢＬ２とメタル配線Ｍ６とを接続する。図４において右側に示した、互いに接続されたビアＶＢＬ２、メタル配線Ｍ６、およびビアＶ５は、いわゆるデュアルダマシンプロセスにより、銅（Ｃｕ）を用いて、一体として形成される。
　図９は、接続部４１のレイアウトパターンの一部を表すものである。接続部４１のレイアウトパターンは、図９に示したパターンＰＴ４がＸ方向に並設されたものである。この図９は、ビット線ＢＬ１，ＢＬ２、メタル配線Ｍ５，Ｍ６、ビアＶ４，Ｖ５，ＶＢＬ１，ＶＢＬ２のパターンを示している。この接続部４１において、ビット線ＢＬ２のパターンは、ビット線ＢＬ１のパターンと同じにすることができる。ビアＶＢＬ２のパターンは、ビアＶＢＬ１のパターンと同じにすることができる。
　図１０は、接続部４１におけるビット線ＢＬとビット線駆動部４０の接続例を表すものである。ビット線ＢＬ１は、ビアＶＢＬ１、メタル配線Ｍ５、ビアＶ４を介して、ビット線駆動部４０に接続されたメタル配線Ｍ４（図示せず）に接続される。ビット線ＢＬ２は、ビアＶＢＬ２、メタル配線Ｍ６、ビアＶ５、メタル配線Ｍ５、ビアＶ４を介して、ビット線駆動部４０に接続されたメタル配線Ｍ４（図示せず）に接続される。
　この例では、図３に示したように、ワード線ＷＬ１は、ビアＶＷＬ１、メタル配線Ｍ５、ビアＶ５、メタル配線Ｍ６、およびビアＶＷＬ３を介して、ワード線ＷＬ３と接続される。これにより、ワード線ＷＬ１，ＷＬ３は、ワード線駆動部３０によりまとめて駆動される。一方、図４に示したように、ビット線ＢＬ１は、ビット線ＢＬ２とは接続されていない。これにより、ビット線ＢＬ１，ＢＬ２は、ビット線駆動部４０により個別に駆動される。このように、ワード線ＷＬ１，ＷＬ３は互いに接続されているが、ビッチ線ＢＬ１，ＢＬ２は個別に駆動されるので、メモリセルＭＣ１，ＭＣ３は、個別に駆動させることができる。
　同様に、図３に示したように、ワード線ＷＬ２は、ビアＶＷＬ２、メタル配線Ｍ５、ビアＶ５、メタル配線Ｍ６、およびビアＶＷＬ４を介して、ワード線ＷＬ４と接続される。これにより、ワード線ＷＬ２，ＷＬ４は、ワード線駆動部３０によりまとめて駆動される。一方、図４に示したように、ビット線ＢＬ２は、ビット線ＢＬ１とは接続されていない。これにより、ビット線ＢＬ１，ＢＬ２は、ビット線駆動部４０により個別に駆動される。このように、ワード線ＷＬ２，ＷＬ４は互いに接続されているが、ビット線ＢＬ１，ＢＬ３は個別に駆動されるので、メモリセルＭＣ２，ＭＣ４は、個別に駆動されることができるようになっている。
　ここで、メモリセル層ＬＭＣ１は、本開示における「第１のメモリセル層」の一具体例に対応する。ワード線ＷＬ１は、本開示における「第１の選択線」の一具体例に対応する。ビット線ＢＬ１は、本開示における「第２の選択線」の一具体例に対応する。メモリセル層ＬＭＣ２は、本開示における「第２のメモリセル層」の一具体例に対応する。ワード線ＷＬ３は、本開示における「第３の選択線」の一具体例に対応する。ビット線ＢＬ２は、本開示における「第４の選択線」の一具体例に対応する。配線層ＬＭ５は、本開示における「第１の配線層」の一具体例に対応する。配線層ＬＭ４は、本開示における「第２の配線層」の一具体例に対応する。配線層ＬＭ６は、本開示における「第３の配線層」の一具体例に対応する。ビアＶＷＬ１は、本開示における「第１のビア」の一具体例に対応する。ビアＶＷＬ３は、本開示における「第３のビア」の一具体例に対応する。ワード線駆動部３０は、本開示における「駆動回路」の一具体例に対応する。ビアＶＢＬ１は、本開示における「第５のビア」の一具体例に対応する。ビアＶＢＬ２は、本開示における「第６のビア」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の半導体装置１の動作および作用について説明する。
（全体動作概要）
　まず、図１，２を参照して、半導体装置１の全体動作概要を説明する。メモリ部１０は、情報を記憶する。メモリ部１０において、メモリセルアレイ２０に設けられたメモリセルＭＣは、情報を記憶する。ワード線駆動部３０は、メモリセルアレイ２０に設けられた複数のワード線ＷＬを駆動する。ビット線駆動部４０は、メモリセルアレイ２０に設けられた複数のビット線ＢＬを駆動する。ワード線駆動部３０およびビット線駆動部４０は、メモリセルＭＣの端子ＴＵに例えば６Ｖの選択電圧Ｖselを印加するとともに、端子ＴＬに例えば０Ｖの選択電圧Ｖselを印加することにより、そのメモリセルＭＣをセットする。また、ワード線駆動部３０およびビット線駆動部４０は、メモリセルＭＣの端子ＴＬに例えば６Ｖの選択電圧Ｖselを印加するとともに、端子ＴＵに例えば０Ｖの選択電圧Ｖselを印加することにより、そのメモリセルＭＣをリセットする。また、ワード線駆動部３０およびビット線駆動部４０は、メモリセルＭＣの端子ＴＵに例えば５Ｖの選択電圧Ｖselを印加するとともに、端子ＴＬに例えば１Ｖの選択電圧Ｖselを印加することにより、そのメモリセルＭＣから情報を読み出す。
（作用）
　半導体装置１では、メモリセル層ＬＭＣ１と、配線層Ｍ５と、メモリセル層ＬＭＣ２とを設けるようにした。メモリセル層ＬＭＣ１には、Ｘ方向に延伸するワード線ＷＬと、Ｙ方向に延伸するビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬに接続されたメモリセルＭＣとを設けるようにした。また、メモリセル層ＬＭＣ２には、Ｘ方向に延伸するワード線ＷＬと、Ｙ方向に延伸するビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬに接続されたメモリセルＭＣとを設けるようにした。そして、配線層Ｍ５を、２つのメモリセル層ＬＭＣ１，ＬＭＣ２の間に設けるようにした。これにより、半導体装置１を製造しやすくすることができる。
　すなわち、例えば、２つのメモリセル層の間に配線層を設けない場合には、図１１に示すメモリ部１０Ｒのように、１つのメモリセル層ＬＭＣに、４つの記憶層を設けることになる。これにより、半導体装置の製造がしにくくなるおそれがある。具体的には、このメモリセル層ＬＭＣに含まれる層の数が増えるので、半導体装置を製造しにくくなり得る。また、例えば、メモリセル層ＬＭＣが厚いので、ビアＶ４，ＶＷＬ１の高さが高くなるので、これらのビアのアスペクト比が高くなってしまい、その結果、例えば、歩留まりが低下するおそれがある。また、アスペクト比が高いビアＶ４およびアスペクト比が低いビアＶＷＬ３が、同じデュアルダマシンプロセスで形成されるので、アスペクト比の差が大きいため、例えば、歩留まりが低下するおそれがある。その結果、半導体装置を製造しにくくなるおそれがある。
　一方、半導体装置１では、配線層Ｍ５を、メモリセル層ＬＭＣ１とメモリセル層ＬＭＣ２との間に設けるようにした。これにより、メモリセル層ＬＭＣ１に、４つの記憶層のうちの２つの記憶層を設け、メモリセル層ＬＭＣ２に、残りの２つの記憶層を設けることができる。すなわち、メモリセル層ＬＭＣ１，ＬＭＣ２のそれぞれにおいて、含まれる層の数を減らすことができるので、半導体装置１を製造しやすくすることができる。また、図３，４に示したように、メモリセル層ＬＭＣ１，ＬＭＣ２を薄くすることができるので、ビアＶ４，Ｖ５の高さを低くすることができるため、歩留まりの低下を抑えることができる。また、ビアＶ４のアスペクト比およびビアＶＷＬ２のアスペクト比の差を小さくすることができるとともに、ビアＶ５のアスペクト比およびビアＶＷＬ４のアスペクト比の差を小さくすることができるので、歩留まりの低下を抑えることができる。その結果、半導体装置１を製造しやすくすることができる。
　また、半導体装置１では、例えば、配線層Ｍ５およびビアＶＷＬ１を、デュアルダマシンプロセスを用いて形成するようにした。すなわち、配線層Ｍ５およびビアＶＷＬ１を同じ材料で一体として構成するようにした。これにより、半導体装置１を製造しやすくすることができる。すなわち、例えば、メタル配線Ｍ４とワード線ＷＬ１とをビアで直接接続するようにした場合には、このビアを、一般的に使用されるデュアルダマシンプロセスで形成することはできない。この場合、例えば、メタル配線Ｍ４の上にビアを形成し、そのビアの上の層にワード線ＷＬ１を形成する。このようにして形成されたビアは、アップビアとも呼ばれる。この場合には、一般的でない製造プロセスを用いてこのビアを形成する必要があるので、コストがかかるおそれや、歩留まりが低下するおそれがあり、製造しにくくなってしまう。一方、半導体装置１では、これらのビアを、一般的に使用されるデュアルダマシンプロセスを用いて形成したので、コストを低減することができるとともに、歩留まりが低下するおそれを低減することができる。以上では、配線層Ｍ５およびビアＶＷＬ１を例に挙げて説明したが、配線層Ｍ５およびビアＶＷＬ２、配線層Ｍ６およびビアＶＷＬ３、配線層Ｍ６およびビアＶＷＬ４、配線層Ｍ５およびビアＶＢＬ１、配線層Ｍ６およびビアＶＢＬ２についても同様である。その結果、半導体装置１を製造しやすくすることができる。
　また、半導体装置１では、メモリセル層ＬＭＣ１におけるワード線ＷＬ１、メモリセルＭＣ１、ビット線ＢＬ１、メモリセルＭＣ２、ワード線ＷＬ２、およびビアＶＷＬ１，ＶＷＬ２，ビアＶＢＬ１のレイアウトと、メモリセル層ＬＭＣ２におけるワード線ＷＬ３、メモリセルＭＣ３、ビット線ＢＬ２、メモリセルＭＣ４、ワード線ＷＬ４、ビアＶＷＬ３，ＶＷＬ４，ＶＢＬ２のレイアウトとをそれぞれ同じにすることができる。これにより、半導体製造工程において使用するマスクの数を減らすことができるので、製造コストを削減することができる。その結果、半導体装置１を製造しやすくすることができる。
［効果］
　以上のように本実施の形態では、配線層を２つのメモリセル層の間に設けるようにしたので、半導体装置を製造しやすくすることができる。
　本実施の形態では、例えば配線層およびビアを、デュアルダマシンプロセスを用いて、同じ材料で一体として構成するようにしたので、半導体装置を製造しやすくすることができる。
　本実施の形態では、マスクの数を減らすことができるので、半導体装置を製造しやすくすることができる。
［変形例１－１］
　上記実施の形態では、図３，８に示したように、接続部３１において、ワード線ＷＬ１とワード線ＷＬ３とを互いに接続するとともに、ワード線ＷＬ２とワード線ＷＬ４とを互いに接続したが、これに限定されるものではない。これに代えて、例えば、図１２に示すメモリ部１０Ａのように、接続部３１Ａにおいて、ワード線ＷＬ１とワード線ＷＬ３とを互いに接続しないようにするとともに、ワード線ＷＬ２，ＷＬ４とを互いに接続しないようにしてもよい。
＜２．第２の実施の形態＞
　次に、第２の実施の形態に係る半導体装置２について説明する。本実施の形態は、メモリセル層ＬＭＣ１，ＬＭＣ２における、メモリセルＭＣの記憶層の数を変更したものである。なお、上記第１の実施の形態に係る半導体装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　半導体装置２は、上記第１の実施の形態に係る半導体装置１（図１）と同様に、メモリ部１１０と、周辺回路部８０とを備えている。メモリ部１１０は、上記第１の実施の形態に係るメモリ部１０（図１，２）と同様に、複数のメモリセルアレイ１２０と、複数のワード線駆動部１３０と、複数のビット線駆動部１４０とを有している。複数のメモリセルアレイ１２０、複数のワード線駆動部１３０、および複数のビット線駆動部１４０の配置は、上記第１の実施の形態に係る複数のメモリセルアレイ２０、複数のワード線駆動部３０、および複数のビット線駆動部４０の配置（図２）と同様である。
　図１３，１４は、メモリ部１１０における層構成の一例を表すものである。
　メモリセル層ＬＭＣ１には、複数のワード線ＷＬ（ワード線ＷＬ１）、複数のメモリセルＭＣ（メモリセルＭＣ１）、および複数のビット線ＢＬ（ビット線ＢＬ１）が形成される。図２に示したように、ワード線ＷＬ１は、ＸＹ面内において、Ｘ方向に延伸するとともにＹ方向に並ぶように設けられ、ビット線ＢＬ１は、Ｙ方向に延伸するとともにＸ方向に並ぶように設けられる。複数のビット線ＢＬ１は、複数のワード線ＷＬ１が形成された選択線層の上の選択線層に形成される。この構成により、ＸＹ面内において、複数のワード線ＷＬ１および複数のビット線ＢＬ１は互いに交差する。複数のメモリセルＭＣ１は、複数のワード線ＷＬ１が形成された選択線層と複数のビット線ＢＬ１が形成された選択線層との間の記憶層に形成される。
　メモリセル層ＬＭＣ２には、複数のワード線ＷＬ（ワード線ＷＬ２）、複数のメモリセルＭＣ（メモリセルＭＣ２）、および複数のビット線ＢＬ（ビット線ＢＬ２）が形成される。図２に示したように、ワード線ＷＬ２は、ＸＹ面内において、Ｘ方向に延伸するとともにＹ方向に並ぶように設けられ、ビット線ＢＬ２は、Ｙ方向に延伸するとともにＸ方向に並ぶように設けられる。複数のビット線ＢＬ２は、複数のワード線ＷＬ２が形成された選択線層の上の選択線層に形成される。この構成により、ＸＹ面内において、複数のワード線ＷＬ２および複数のビット線ＢＬ２は互いに交差する。複数のメモリセルＭＣ２は、複数のワード線ＷＬ２が形成された選択線層と複数のビット線ＢＬ２が形成された選択線層との間の記憶層に形成される。
　ワード線駆動部１３０は、上記第１の実施の形態の場合（図２）と同様に、接続部１３１を介して、複数のワード線ＷＬに接続される。接続部１３１は、図１３に示したように、メタル配線Ｍ４と、ビアＶ４と、メタル配線Ｍ５と、ビアＶ５と、メタル配線Ｍ６と、ビアＶＷＬ１、ＶＷＬ２とを含んでいる。互いに接続されたビアＶＷＬ１、メタル配線Ｍ５、およびビアＶ４は、いわゆるデュアルダマシンプロセスにより、銅（Ｃｕ）を用いて、一体として形成される。同様に、互いに接続されたビアＶＷＬ２、メタル配線Ｍ６、およびビアＶ５は、いわゆるデュアルダマシンプロセスにより、銅（Ｃｕ）を用いて、一体として形成される。
　図１５は、接続部１３１のレイアウトパターンの一部を表すものである。接続部３１のレイアウトパターンは、図１５に示したパターンＰＴ１３がＹ方向に並設されたものである。この図１５は、ワード線ＷＬ１，ＷＬ２、メタル配線Ｍ４，Ｍ５、およびビアＶ４，Ｖ５，ＶＷＬ１，ＶＷＬ２のパターンを示している。この接続部１３１において、ワード線ＷＬ２のパターンは、ワード線ＷＬ１のパターンと同じにすることができ、ビアＶＷＬ２のパターンは、ビアＶＷＬ１のパターンと同じにすることができる。
　ワード線ＷＬ１は、ビアＶＷＬ１、メタル配線Ｍ５、ビアＶ４を介して、ワード線駆動部１３０に接続されたメタル配線Ｍ４に接続される。ワード線ＷＬ２は、ビアＶＷＬ２、メタル配線Ｍ６、ビアＶ５、メタル配線Ｍ５、ビアＶ４を介して、ワード線駆動部１３０に接続されたメタル配線Ｍ４に接続される。
　ビット線駆動部１４０は、上記第１の実施の形態の場合（図２）と同様に、接続部１４１を介して、複数のビット線ＢＬに接続される。接続部１４１は、図１４に示したように、メタル配線Ｍ４と、ビアＶ４と、メタル配線Ｍ５と、ビアＶ５と、メタル配線Ｍ６と、ビアＶＢＬ１，ＶＢＬ２とを含んでいる。互いに接続されたビアＶＢＬ１、メタル配線Ｍ５、およびビアＶ４は、いわゆるデュアルダマシンプロセスにより、銅（Ｃｕ）を用いて、一体として形成される。同様に、互いに接続されたビアＶＢＬ２、メタル配線Ｍ６、およびビアＶ５は、いわゆるデュアルダマシンプロセスにより、銅（Ｃｕ）を用いて、一体として形成される。
　図１６は、接続部１４１のレイアウトパターンの一部を表すものである。接続部１４１のレイアウトパターンは、図１６に示したパターンＰＴ１４がＸ方向に並設されたものである。この図１６は、ビット線ＢＬ１、メタル配線Ｍ４，Ｍ５、ビアＶ４，ＶＢＬ１のパターンを示している。この接続部１４１において、ビット線ＢＬ２のパターンは、ビット線ＢＬ１のパターンと同じにすることができる。メタル配線Ｍ６のパターンは、メタル配線Ｍ５のパターンと同じにすることができる。ビアＶ５のパターンは、ビアＶ４のパターンと同じにすることができ、ビアＶＢＬ２のパターンは、ビアＶＢＬ１のパターンと同じにすることができる。
　図１７は、接続部１４１におけるビット線ＢＬとビット線駆動部１４０の接続例を表すものである。ビット線ＢＬ１は、ビアＶＢＬ１、メタル配線Ｍ５、ビアＶ４を介して、ビット線駆動部１４０に接続されたメタル配線Ｍ４に接続される。ビット線ＢＬ２は、ビアＶＢＬ２、メタル配線Ｍ６、ビアＶ５、メタル配線Ｍ５、ビアＶ４を介して、ビット線駆動部１４０に接続されたメタル配線Ｍ４に接続される。
　この例では、図１４に示したように、ビット線ＢＬ１は、ビアＶＢＬ１、メタル配線Ｍ５、ビアＶ５、メタル配線Ｍ６、およびビアＶＢＬ２を介して、ビット線ＢＬ２と接続される。これにより、ビット線ＢＬ１，ＢＬ２は、ビット線駆動部１４０によりまとめて駆動される。一方、図１３に示したように、ワード線ＷＬ１は、ワード線ＷＬ２とは接続されていない。これにより、ワード線ＷＬ１，ＷＬ２は、ワード線駆動部１３０により個別に駆動される。このように、ビット線ＢＬ１，ＢＬ２は互いに接続されているが、ワード線ＷＬ１，ＷＬ２は個別に駆動されるので、メモリセルＭＣ１，ＭＣ２は、個別に駆動されることができる。
　半導体装置２では、メモリセル層ＬＭＣ１に１つの記憶層を設けるとともに、メモリセル層ＬＭＣ２に１つの記憶層を設け、配線層Ｍ５を、２つのメモリセル層ＬＭＣ１，ＬＭＣ２の間に設けるようにした。この場合でも、一つのメモリセル層ＬＭＣに２つの記憶層を設ける場合に比べて、半導体装置１を製造しやすくすることができる。
　また、半導体装置２では、上記第１の実施の形態に係る半導体装置１と同様に、配線層およびビアを、デュアルダマシンプロセスを用いて、同じ材料で一体として構成するようにしたので、半導体装置１を製造しやすくすることができる。
　また、半導体装置２では、メモリセル層ＬＭＣ１におけるワード線ＷＬ１、メモリセルＭＣ１、ビット線ＢＬ１、およびビアＶＷＬ１，ＶＢＬ１のレイアウトと、メモリセル層ＬＭＣ２におけるワード線ＷＬ２、メモリセルＭＣ２、ビット線ＢＬ２、ビアＶＷＬ２，ＶＢＬ２のレイアウトとをそれぞれ同じにすることができる。これにより、半導体製造工程において使用するマスクの数を減らすことができるので、製造コストを削減することができる。その結果、半導体装置２を製造しやすくすることができる。
　以上のように本実施の形態では、配線層を２つのメモリセル層の間に設けるようにしたので、半導体装置を製造しやすくすることができる。
　本実施の形態では、例えば配線層およびビアを、デュアルダマシンプロセスを用いて、同じ材料で一体として構成するようにしたので、半導体装置を製造しやすくすることができる。
　本実施の形態では、マスクの数を減らすことができるので、半導体装置を製造しやすくすることができる。
［変形例２－１］
　上記実施の形態では、図１４，１７に示したように、接続部１４１において、ビット線ＢＬ１とビット線ＢＬ２とを互いに接続したが、これに限定されるものではない。これに代えて、例えば、図１８に示すメモリ部１１０Ａのように、接続部１４１Ａにおいて、ビット線ＢＬ１とビット線ＢＬ２とを互いに接続しないようにしてもよい。
　以上、いくつかの実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記の各実施の形態等では、２つのメモリセル層ＬＭＣを設けたが、これに限定されるものではなく、これに代えて、例えば、３つ以上のメモリセル層ＬＭＣを設けてもよい。これらのメモリセル層ＬＭＣの間には、配線層を設けることが望ましい。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、半導体装置を製造しやすくすることができる。
（１）第１の方向に延伸する第１の選択線と、第２の方向に延伸する第２の選択線と、前記第１の選択線および前記第２の選択線に接続された第１のメモリセルとを含む第１のメモリセル層と、
　前記第１のメモリセル層よりも上に設けられ、前記第１の方向に延伸する第３の選択線と、前記第２の方向に延伸する第４の選択線と、前記第３の選択線および前記第４の選択線に接続された第２のメモリセルとを含む第２のメモリセル層と、
　前記第１のメモリセル層と前記第２のメモリセル層との間に設けられ、第１の金属配線を含む第１の配線層と
　を備えた半導体装置。
（２）前記第１の配線層よりも下に設けられ、前記第１の金属配線と一体として構成され、前記第１の金属配線と前記第１のメモリセル層の前記第１の選択線とを接続する第１のビアとをさらに備えた
　前記（１）に記載の半導体装置。
（３）前記第１の配線層よりも下に設けられ、前記第１の金属配線と同じ材料により構成され、前記第１の金属配線と、前記第１のメモリセル層の前記第１の選択線とを接続する第１のビアとをさらに備えた
　前記（１）または（２）に記載の半導体装置。
（４）前記第１のメモリセル層よりも下に設けられた第２の金属配線を含む第２の配線層と、
　前記第１の配線層と前記第２の配線層との間に設けられ、前記第１の金属配線と一体として構成され、前記第１の金属配線と前記第２の金属配線とを接続する第２のビアと、
　前記第２の配線層よりも下に設けられ、前記第２の金属配線に接続され、前記第１のメモリセル層の前記第１の選択線を駆動する駆動回路と
　をさらに備えた
　前記（２）または（３）に記載の半導体装置。
（５）前記第２のメモリセル層よりも上に設けられた第３の金属配線を含む第３の配線層と、
　前記第３の配線層と前記第１の配線層との間に設けられ、前記第３の金属配線と一体として構成され、前記第３の金属配線と前記第２のメモリセル層の前記第３の選択線とを接続する第３のビアと
　をさらに備えた
　前記（２）から（４）のいずれかに記載の半導体装置。
（６）前記第３の配線層と前記第１の配線層との間に設けられ、前記第３の金属配線と一体として構成され、前記第３の金属配線と前記第１の金属配線とを接続する第４のビアをさらに備えた
　前記（５）に記載の半導体装置。
（７）前記第３の配線層と前記第１の配線層との間に設けられた第４のビアと、
　前記第１のメモリセル層よりも下に設けられ、前記第２のメモリセル層の前記第３の選択線を駆動する駆動回路と
　をさらに備え、
　前記第１の配線層は、前記駆動回路に接続された第４の金属配線を含み、
　前記第４のビアは、前記第３の金属配線と一体として構成され、前記第３の金属配線と前記第４の金属配線とを接続する
　前記（５）に記載の半導体装置。
（８）前記第１の方向および前記第２の方向を含む面内において、前記第３の配線層と前記第１の配線層との間に設けられた前記第３のビア、および前記第１の配線層よりも下に設けられた前記第１のビアは、同じ位置に配置された
　前記（５）から（７）のいずれかに記載の半導体装置。
（９）前記第１の配線層よりも下に設けられた第５のビアと、
　前記第３の配線層と前記第１の配線層との間に設けられた第６のビアと
　をさらに備え、
　前記第１の配線層は第５の金属配線を含み、
　前記第３の配線層は第６の金属配線を含み、
　前記第５のビアは、前記第５の金属配線と一体として構成され、前記第５の金属配線と前記第２の選択線とを接続し、
　前記第６のビアは、前記第６の金属配線と一体として構成され、前記第６の金属配線と前記第４の選択線とを接続し、
　前記第１の方向および前記第２の方向を含む面内において、前記第５のビアおよび前記第６のビアは、同じ位置に配置された
　前記（８）に記載の半導体装置。
（１０）前記第１の方向および前記第２の方向を含む面内において、前記第１のメモリセル層における前記第１の選択線、および前記第２のメモリセル層における前記第３の選択線は、同じ位置に配置され、
　前記第１の方向および前記第２の方向を含む面内において、前記第１のメモリセル層における前記第２の選択線、および前記第２のメモリセル層における前記第４の選択線は、同じ位置に配置された
　前記（１）から（９）のいずれかに記載の半導体装置。
（１１）前記第１のメモリセル層は、さらに、前記第１の方向に延伸する第５の配線と、前記第２の選択線および前記第５の配線に接続された第３のメモリセルとを含み、
　前記第２のメモリセル層は、さらに、前記第１の方向に延伸する第６の配線と、前記第４の選択線および前記第６の配線に接続された第４のメモリセルとを含む
　前記（１）から（１０）のいずれかに記載の半導体装置。
　本出願は、日本国特許庁において２０２０年１１月１０日に出願された日本特許出願番号２０２０－１８７１９０号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (11)

  1. 　第１の方向に延伸する第１の選択線と、第２の方向に延伸する第２の選択線と、前記第１の選択線および前記第２の選択線に接続された第１のメモリセルとを含む第１のメモリセル層と、
    　前記第１のメモリセル層よりも上に設けられ、前記第１の方向に延伸する第３の選択線と、前記第２の方向に延伸する第４の選択線と、前記第３の選択線および前記第４の選択線に接続された第２のメモリセルとを含む第２のメモリセル層と、
    　前記第１のメモリセル層と前記第２のメモリセル層との間に設けられ、第１の金属配線を含む第１の配線層と
    　を備えた半導体装置。
  2. 　前記第１の配線層よりも下に設けられ、前記第１の金属配線と一体として構成され、前記第１の金属配線と前記第１のメモリセル層の前記第１の選択線とを接続する第１のビアとをさらに備えた
    　請求項１に記載の半導体装置。
  3. 　前記第１の配線層よりも下に設けられ、前記第１の金属配線と同じ材料により構成され、前記第１の金属配線と、前記第１のメモリセル層の前記第１の選択線とを接続する第１のビアとをさらに備えた
    　請求項１に記載の半導体装置。
  4. 　前記第１のメモリセル層よりも下に設けられた第２の金属配線を含む第２の配線層と、
    　前記第１の配線層と前記第２の配線層との間に設けられ、前記第１の金属配線と一体として構成され、前記第１の金属配線と前記第２の金属配線とを接続する第２のビアと、
    　前記第２の配線層よりも下に設けられ、前記第２の金属配線に接続され、前記第１のメモリセル層の前記第１の選択線を駆動する駆動回路と
    　をさらに備えた
    　請求項２に記載の半導体装置。
  5. 　前記第２のメモリセル層よりも上に設けられた第３の金属配線を含む第３の配線層と、
    　前記第３の配線層と前記第１の配線層との間に設けられ、前記第３の金属配線と一体として構成され、前記第３の金属配線と前記第２のメモリセル層の前記第３の選択線とを接続する第３のビアと
    　をさらに備えた
    　請求項２に記載の半導体装置。
  6. 　前記第３の配線層と前記第１の配線層との間に設けられ、前記第３の金属配線と一体として構成され、前記第３の金属配線と前記第１の金属配線とを接続する第４のビアをさらに備えた
    　請求項５に記載の半導体装置。
  7. 　前記第３の配線層と前記第１の配線層との間に設けられた第４のビアと、
    　前記第１のメモリセル層よりも下に設けられ、前記第２のメモリセル層の前記第３の選択線を駆動する駆動回路と
    　をさらに備え、
    　前記第１の配線層は、前記駆動回路に接続された第４の金属配線を含み、
    　前記第４のビアは、前記第３の金属配線と一体として構成され、前記第３の金属配線と前記第４の金属配線とを接続する
    　請求項５に記載の半導体装置。
  8. 　前記第１の方向および前記第２の方向を含む面内において、前記第３の配線層と前記第１の配線層との間に設けられた前記第３のビア、および前記第１の配線層よりも下に設けられた前記第１のビアは、同じ位置に配置された
    　請求項５に記載の半導体装置。
  9. 　前記第１の配線層よりも下に設けられた第５のビアと、
    　前記第３の配線層と前記第１の配線層との間に設けられた第６のビアと
    　をさらに備え、
    　前記第１の配線層は第５の金属配線を含み、
    　前記第３の配線層は第６の金属配線を含み、
    　前記第５のビアは、前記第５の金属配線と一体として構成され、前記第５の金属配線と前記第２の選択線とを接続し、
    　前記第６のビアは、前記第６の金属配線と一体として構成され、前記第６の金属配線と前記第４の選択線とを接続し、
    　前記第１の方向および前記第２の方向を含む面内において、前記第５のビアおよび前記第６のビアは、同じ位置に配置された
    　請求項８に記載の半導体装置。
  10. 　前記第１の方向および前記第２の方向を含む面内において、前記第１のメモリセル層における前記第１の選択線、および前記第２のメモリセル層における前記第３の選択線は、同じ位置に配置され、
    　前記第１の方向および前記第２の方向を含む面内において、前記第１のメモリセル層における前記第２の選択線、および前記第２のメモリセル層における前記第４の選択線は、同じ位置に配置された
    　請求項１に記載の半導体装置。
  11. 　前記第１のメモリセル層は、さらに、前記第１の方向に延伸する第５の配線と、前記第２の選択線および前記第５の配線に接続された第３のメモリセルとを含み、
    　前記第２のメモリセル層は、さらに、前記第１の方向に延伸する第６の配線と、前記第４の選択線および前記第６の配線に接続された第４のメモリセルとを含む
    　請求項１に記載の半導体装置。
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