JP2014179146A - 半導体記憶装置 - Google Patents
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Abstract
【課題】メモリセルの抵抗状態の変動を抑制できる半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る半導体記憶装置は、メモリセルに印加する電圧を制御する制御回路を備える。制御回路は、可変抵抗素子をリセット状態に変化させるリセット動作時に、選択第１配線及び選択第２配線に接続された選択メモリセルに第１の極性のリセット電圧を印加するリセット動作を実行可能に構成されている。制御回路は、選択第１配線又は選択第２配線のいずれか一方に接続され、リセット動作時にリセット電圧に満たない電圧が印加された非選択メモリセルに対し、第１の極性とは逆の第２の極性のキャンセル電圧を印加するキャンセル動作を実行すると同時に、選択メモリセルに対して第２の極性の読み出し電圧を印加して選択メモリセルの状態を読み出すベリファイ動作を実行可能に構成されている。キャンセル電圧と読み出し電圧とは、同一の電圧値である。
【選択図】図１２
【解決手段】一の実施の形態に係る半導体記憶装置は、メモリセルに印加する電圧を制御する制御回路を備える。制御回路は、可変抵抗素子をリセット状態に変化させるリセット動作時に、選択第１配線及び選択第２配線に接続された選択メモリセルに第１の極性のリセット電圧を印加するリセット動作を実行可能に構成されている。制御回路は、選択第１配線又は選択第２配線のいずれか一方に接続され、リセット動作時にリセット電圧に満たない電圧が印加された非選択メモリセルに対し、第１の極性とは逆の第２の極性のキャンセル電圧を印加するキャンセル動作を実行すると同時に、選択メモリセルに対して第２の極性の読み出し電圧を印加して選択メモリセルの状態を読み出すベリファイ動作を実行可能に構成されている。キャンセル電圧と読み出し電圧とは、同一の電圧値である。
【選択図】図１２
Description
本明細書に記載の実施の形態は、可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる半導体記憶装置に関する。
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。
抵抗変化メモリ装置のメモリセルアレイは、可変抵抗素子を含むメモリセルをビット線及びワード線の交差部に配置する。このようなメモリセルアレイでは、可変抵抗素子の有する特性を利用してメモリセルの選択を行うことができる。また、ビット線及びワード線を交互に積層させ、メモリセルアレイを三次元的に積層配列することで、高密度メモリセルアレイを実現することもできる。
選択メモリセルに対し電圧印加動作を実行して抵抗状態を変化させる場合、メモリセルアレイ内の他の非選択メモリセルに対しても電圧が印加されることがある。この電圧により非選択メモリセルの抵抗状態が影響を受け、非選択メモリセルに保持されているデータが変化するおそれがある。
本明細書に記載の実施の形態は、メモリセルの抵抗状態の変動を抑制できる半導体記憶装置を提供することを目的とする。
一の実施の形態にかかる半導体記憶装置は、
複数の第１配線と、
前記第１配線に交差するように延びる複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルと、
前記メモリセルに印加する電圧を制御する制御回路とを備える。
前記制御回路は、前記可変抵抗素子を第１の電圧で導通するリセット状態に変化させるリセット動作時に、選択第１配線及び選択第２配線に接続された選択メモリセルに第１の極性のリセット電圧を印加するリセット動作を実行可能に構成されている。
前記制御回路は、前記選択第１配線又は選択第２配線のいずれか一方に接続され、前記リセット動作時に前記リセット電圧に満たない電圧が印加された非選択メモリセルに対し、前記第１の極性とは逆の第２の極性のキャンセル電圧を印加するキャンセル動作を実行すると同時に、前記選択メモリセルに対して前記第２の極性の読み出し電圧を印加して前記選択メモリセルの状態を読み出すベリファイ動作を実行可能に構成されている。
前記キャンセル電圧と前記読み出し電圧とは、同一の電圧値である。
複数の第１配線と、
前記第１配線に交差するように延びる複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルと、
前記メモリセルに印加する電圧を制御する制御回路とを備える。
前記制御回路は、前記可変抵抗素子を第１の電圧で導通するリセット状態に変化させるリセット動作時に、選択第１配線及び選択第２配線に接続された選択メモリセルに第１の極性のリセット電圧を印加するリセット動作を実行可能に構成されている。
前記制御回路は、前記選択第１配線又は選択第２配線のいずれか一方に接続され、前記リセット動作時に前記リセット電圧に満たない電圧が印加された非選択メモリセルに対し、前記第１の極性とは逆の第２の極性のキャンセル電圧を印加するキャンセル動作を実行すると同時に、前記選択メモリセルに対して前記第２の極性の読み出し電圧を印加して前記選択メモリセルの状態を読み出すベリファイ動作を実行可能に構成されている。
前記キャンセル電圧と前記読み出し電圧とは、同一の電圧値である。
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。
［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性メモリの構成を示すブロック図である。この不揮発性メモリは、後述する可変抵抗素子ＶＲを使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。
図１は、本発明の第１の実施の形態に係る不揮発性メモリの構成を示すブロック図である。この不揮発性メモリは、後述する可変抵抗素子ＶＲを使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。
メモリセルアレイ１のビット線ＢＬには、メモリセルアレイ１のビット線ＢＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ビット線ＢＬの電圧を制御するカラム制御回路２が電気的に接続されている。また、メモリセルアレイ１のワード線ＷＬには、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ワード線ＷＬの電圧を制御するロウ制御回路３が電気的に接続されている。
［メモリセルアレイ１］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が、半導体基板Ｓの表面に平行なＹ方向に配設される。ワード線ＷＬと交差するように複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が、半導体基板Ｓの表面に平行なＸ方向に配設される。ワード線ＷＬ０〜ＷＬ２とビット線ＢＬ０〜ＢＬ２との各交差部には、両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＮ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が、半導体基板Ｓの表面に平行なＹ方向に配設される。ワード線ＷＬと交差するように複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が、半導体基板Ｓの表面に平行なＸ方向に配設される。ワード線ＷＬ０〜ＷＬ２とビット線ＢＬ０〜ＢＬ２との各交差部には、両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＮ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
［メモリセルＭＣ］
図３に示すように、メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に可変抵抗素子ＶＲが接続された回路である。可変抵抗素子ＶＲのＺ方向の上下には、バリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極ＥＬ１上には可変抵抗素子ＶＲが配置され、可変抵抗素子ＶＲ上には電極ＥＬ２が配置されている。電極ＥＬ２の電極材料としては、伝導フィラメントを構成する金属元素を含むものが用いられる。電極ＥＬ２に用いられる金属元素としては、例えば、Ａｇ、Ｎｉ、Ｃｏ、Ａｌ、Ｚｎ、Ｔｉ、Ｔａ、Ｃｕ等を選択することができる。電極ＥＬ２には、さらに、不純物がドープされたシリコン、Ｗ、Ｔｉ、ＴｉＮｘ、ＴｉＳｉｘ、ＴｉＳｉｘＮｙ、Ｔａ、ＴａＮｘ、ＴａＳｉｘＮｙが積層されていてもよい。電極ＥＬ１としては、種々の金属元素を用いることができるが、例えば、不純物がドープされたシリコン、Ｗ、Ｔｉ、ＴｉＮｘ、ＴｉＳｉｘ、ＴｉＳｉｘＮｙ、Ｔａ、ＴａＮｘ、ＴａＳｉｘＮｙや、これらの積層構造から選択することができる。
図３に示すように、メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に可変抵抗素子ＶＲが接続された回路である。可変抵抗素子ＶＲのＺ方向の上下には、バリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極ＥＬ１上には可変抵抗素子ＶＲが配置され、可変抵抗素子ＶＲ上には電極ＥＬ２が配置されている。電極ＥＬ２の電極材料としては、伝導フィラメントを構成する金属元素を含むものが用いられる。電極ＥＬ２に用いられる金属元素としては、例えば、Ａｇ、Ｎｉ、Ｃｏ、Ａｌ、Ｚｎ、Ｔｉ、Ｔａ、Ｃｕ等を選択することができる。電極ＥＬ２には、さらに、不純物がドープされたシリコン、Ｗ、Ｔｉ、ＴｉＮｘ、ＴｉＳｉｘ、ＴｉＳｉｘＮｙ、Ｔａ、ＴａＮｘ、ＴａＳｉｘＮｙが積層されていてもよい。電極ＥＬ１としては、種々の金属元素を用いることができるが、例えば、不純物がドープされたシリコン、Ｗ、Ｔｉ、ＴｉＮｘ、ＴｉＳｉｘ、ＴｉＳｉｘＮｙ、Ｔａ、ＴａＮｘ、ＴａＳｉｘＮｙや、これらの積層構造から選択することができる。
［可変抵抗素子］
可変抵抗素子ＶＲとしては、電圧印加によって、電界、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子ＶＲは、例えば、基材として酸化シリコン（ＳｉＯｘ）を含む膜からなる。具体的には、酸化シリコン（ＳｉＯｘ）の単層膜、又は酸化シリコン（ＳｉＯｘ）と半導体や絶縁体とが積層された構造からなる。酸化シリコン（ＳｉＯｘ）に積層される半導体や絶縁体としてはシリコン（Ｓｉ）や酸化ハフニウム（ＨｆＯｘ）等が用いられる。後述するように、本実施の形態の可変抵抗素子ＶＲは、状態により印加電圧に対する電流電圧特性が異なる。これを利用して、可変抵抗素子ＶＲを選択素子として用いることができる。
可変抵抗素子ＶＲとしては、電圧印加によって、電界、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子ＶＲは、例えば、基材として酸化シリコン（ＳｉＯｘ）を含む膜からなる。具体的には、酸化シリコン（ＳｉＯｘ）の単層膜、又は酸化シリコン（ＳｉＯｘ）と半導体や絶縁体とが積層された構造からなる。酸化シリコン（ＳｉＯｘ）に積層される半導体や絶縁体としてはシリコン（Ｓｉ）や酸化ハフニウム（ＨｆＯｘ）等が用いられる。後述するように、本実施の形態の可変抵抗素子ＶＲは、状態により印加電圧に対する電流電圧特性が異なる。これを利用して、可変抵抗素子ＶＲを選択素子として用いることができる。
［メモリセルアレイ及びその周辺回路］
図４は、メモリセルアレイ１及びその周辺回路の回路図である。各ビット線ＢＬの一端はカラム制御回路２の一部であるカラム系周辺回路２ａに接続されている。また、各ワード線ＷＬの一端はロウ制御回路３の一部であるロウ系周辺回路３ａに接続されている。このカラム系周辺回路２ａ及びロウ系周辺回路３ａにより、ビット線ＢＬ及びワード線ＷＬに対して動作に必要な電圧が供給される。カラム系周辺回路２ａ及びロウ系周辺回路３ａには、ビット線ＢＬ及びワード線ＷＬの動作制御に必要な異なる機能をそれぞれ付加することが可能である。
図４は、メモリセルアレイ１及びその周辺回路の回路図である。各ビット線ＢＬの一端はカラム制御回路２の一部であるカラム系周辺回路２ａに接続されている。また、各ワード線ＷＬの一端はロウ制御回路３の一部であるロウ系周辺回路３ａに接続されている。このカラム系周辺回路２ａ及びロウ系周辺回路３ａにより、ビット線ＢＬ及びワード線ＷＬに対して動作に必要な電圧が供給される。カラム系周辺回路２ａ及びロウ系周辺回路３ａには、ビット線ＢＬ及びワード線ＷＬの動作制御に必要な異なる機能をそれぞれ付加することが可能である。
以下、メモリセルＭＣに対してビット線ＢＬが高電圧、ワード線ＷＬが低電圧となるように電圧が印加されている場合、正の極性の電圧が印加されていると称し、メモリセルＭＣに対してビット線ＢＬが低電圧、ワード線ＷＬが高電圧となるように電圧が印加されている場合、負の極性の電圧が印加されていると称することがある。この場合、メモリセルＭＣに対して正の極性に印加された電圧は正の電圧として示され、メモリセルに対して負の極性に印加された電圧は負の電圧として示される。
［メモリセルの動作］
図５は、可変抵抗素子ＶＲを含むメモリセルＭＣの動作方法を説明する図である。
図５は、可変抵抗素子ＶＲを含むメモリセルＭＣの動作方法を説明する図である。
選択メモリセルＭＣの可変抵抗素子ＶＲに所定の電圧を所定時間印加することにより、選択メモリセルＭＣの可変抵抗素子ＶＲが所定の電圧よりも低い電圧で導通するセット状態へと変化する。以下、この可変抵抗素子ＶＲをセット状態へ変化させる動作をセット動作という。セット状態は、電極ＥＬ１、ＥＬ２を接続する伝導フィラメントＦの一部が切断した状態である。
一方、選択メモリセルＭＣの可変抵抗素子ＶＲに所定の電圧を所定時間印加することにより、選択メモリセルＭＣの可変抵抗素子ＶＲが所定の電圧よりも高い電圧で導通するリセット状態へと変化する。以下、この可変抵抗素子ＶＲをリセット状態へ変化させる動作をリセット動作という。リセット状態は、伝導フィラメントＦの切断距離が、セット状態よりも長い状態である。
読み出し動作時には、選択メモリセルＭＣの可変抵抗素子ＶＲに所定の読み出し電圧を印加する。これにより、電極ＥＬ１側に向けて伝導フィラメントＦが伸びるが、セット状態とリセット状態とでは、伝導フィラメントＦが電極ＥＬ１に接続する電圧が異なる。その違いを利用して、選択メモリセルＭＣの状態を読み出すことができる。
図６は、メモリセルのデータ保持状態を説明する図である。図６は、可変抵抗素子ＶＲのセット状態とリセット状態の電気的特性を示している。図６は、電極ＥＬ２としてＡｇを用い、可変抵抗素子ＶＲの基材として酸化シリコン（ＳｉＯｘ）を用いた場合の例である。図６には、セット状態の電流電圧特性が破線で示されており、リセット状態の電流電圧特性が実線で示されている。
メモリセルＭＣがセット状態の場合、電圧Ｖｔｈ＿ｓ以上の電圧を印加すると、電流が多く流れる。一方、メモリセルＭＣがリセット状態の場合、電圧Ｖｔｈ＿ｒ以上の電圧を印加すると、電流が多く流れる。この場合、電圧Ｖｔｈ＿ｓは電圧Ｖｔｈ＿ｒより小さく、Ｖｔｈ＿ｓ≦Ｖｒｅａｄ＜Ｖｔｈ＿ｒを満たす電圧Ｖｒｅａｄを読み出し電圧とすれば、セット状態とリセット状態とで読み出し電圧Ｖｒｅａｄ印加時の電流には大きな差が生じる。この電流差に基づき、メモリセルＭＣの抵抗状態をデータとして読み出す。
ここで、読み出し動作時の印加電圧の制御により、読み出し動作時に非選択のメモリセルＭＣには電圧Ｖｔｈ＿ｓより小さい電圧が印加されるようにすることができる。これにより、非選択メモリセルＭＣには非常に小さな電流しか流れず、メモリセルＭＣに選択素子としての機能を持たせることができる。
次に、メモリセルＭＣに対するセット動作及びリセット動作の詳細な説明を行う。
［セット動作］
以下、図７及び図８を参照して、本実施の形態に係るセット動作を説明する。ここで、本実施の形態におけるセット動作は、選択メモリセルＭＣに対し正の極性のセット電圧を印加して、可変抵抗素子ＶＲをセット状態へ変化させる動作であるものとする。以下、セット動作について説明する。
以下、図７及び図８を参照して、本実施の形態に係るセット動作を説明する。ここで、本実施の形態におけるセット動作は、選択メモリセルＭＣに対し正の極性のセット電圧を印加して、可変抵抗素子ＶＲをセット状態へ変化させる動作であるものとする。以下、セット動作について説明する。
図７は、本実施の形態のセット動作時における電圧印加状態を示す図である。図７は、１層のメモリセルアレイ１に対してセット動作を実行する場合の電圧印加状態を示している。図８は、本実施の形態のセット動作時におけるメモリセルＭＣに印加される電圧波形図である。本実施の形態では、選択ビット線ＢＬ０及び選択ワード線ＷＬ２に接続されたメモリセルＭＣ２０を選択メモリセルＭＣとしてセット動作を実行する例を説明する。また、以下の説明では、選択ビット線ＢＬ０又は選択ワード線ＷＬ２のいずれか一方に接続されたメモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００を半選択メモリセルＭＣといい、選択ビット線ＢＬ０及び選択ワード線ＷＬ２のいずれにも接続されないメモリセルＭＣ１１、ＭＣ１２、ＭＣ０１、ＭＣ０２を非選択メモリセルＭＣというものとする。
図７に示すように、選択ビット線ＢＬ０には、リセット状態の可変抵抗素子ＶＲをセット状態に変更することができるセット電圧Ｖｓが印加される。選択ワード線ＷＬ２の電位は０Ｖとする。非選択ビット線ＢＬ１、ＢＬ２には、セット電圧Ｖｓの半分の電圧Ｖｓ／２が印加される。また、非選択ワード線ＷＬ０、ＷＬ１には、セット電圧Ｖｓの半分の電圧Ｖｓ／２が印加される。これらの電圧の印加時間は、セット電圧印加時間Ｔｓである。以下、電圧の印加時間（電圧パルス幅）とは、所定の配線に印加される電圧が、所望の値の半分を上回った時間から、所望の値の半分を下回る時間までのことをいうものとする。例えば、セット動作時のセット電圧印加時間は、選択ビット線ＢＬ０の電圧が電圧Ｖｓ／２を上回った時から、電圧Ｖｓ／２を下回った時までの時間を基に算出する。
図８に示すように、セット動作時の電圧印加により、選択メモリセルＭＣ２０には、セット動作に必要な正の極性のセット電圧Ｖｓが印加される。これにより、選択メモリセルＭＣ２０は、リセット状態の可変抵抗素子ＶＲがセット状態に変更される。また、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００には、正の極性の電圧Ｖｓ／２が印加される。この電圧Ｖｓ／２では、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００にはセット動作が生じないため、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００は、セット動作前の状態のまま保たれる。非選択メモリセルＭＣ１１、ＭＣ１２、ＭＣ０１、ＭＣ０２には電圧が印加されないため、非選択メモリセルＭＣ１１、ＭＣ１２、ＭＣ０１、ＭＣ０２は、セット動作前の状態のまま保たれる。
［リセット動作］
以下、図９及び図１０を参照して、本実施の形態に係るリセット動作を説明する。ここで、本実施の形態におけるリセット動作は、選択メモリセルＭＣに対し負の極性のリセット電圧を印加して、可変抵抗素子ＶＲをリセット状態へ変化させる動作であるものとする。以下、リセット動作について説明する。
以下、図９及び図１０を参照して、本実施の形態に係るリセット動作を説明する。ここで、本実施の形態におけるリセット動作は、選択メモリセルＭＣに対し負の極性のリセット電圧を印加して、可変抵抗素子ＶＲをリセット状態へ変化させる動作であるものとする。以下、リセット動作について説明する。
図９は、本実施の形態のリセット動作時における電圧印加状態を示す図である。図１０は、本実施の形態のリセット動作時におけるメモリセルＭＣに印加される電圧波形図である。本実施の形態では、選択ビット線ＢＬ０及び選択ワード線ＷＬ２に接続されたメモリセルＭＣ２０を選択メモリセルＭＣとしてリセット動作を実行する例を説明する。
図９に示すように、選択ワード線ＷＬ２には、セット状態の可変抵抗素子ＶＲをリセット状態に変更することができるリセット電圧Ｖｒが印加される。選択ビット線ＢＬ０の電位は０Ｖとする。非選択ビット線ＢＬ１、ＢＬ２には、リセット電圧Ｖｒの半分の電圧Ｖｒ／２が印加される。また、非選択ワード線ＷＬ０、ＷＬ１には、リセット電圧Ｖｒの半分の電圧Ｖｒ／２が印加される。これらの電圧の印加時間は、リセット電圧印加時間Ｔｒである。
図１０に示すように、リセット動作時の電圧印加により、選択メモリセルＭＣ２０には、リセット動作に必要な負の極性のリセット電圧−Ｖｒが印加される。これにより、選択メモリセルＭＣ２０は、セット状態の可変抵抗素子ＶＲがリセット状態に変更される。また、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００には、負の極性の電圧−Ｖｒ／２が印加される。この電圧−Ｖｒ／２では、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００にはリセット動作が生じない。非選択メモリセルＭＣ１１、ＭＣ１２、ＭＣ０１、ＭＣ０２には電圧が印加されないため、非選択メモリセルＭＣ１１、ＭＣ１２、ＭＣ０１、ＭＣ０２は、リセット動作前の状態のまま保たれる。
［ベリファイ動作］
このリセット動作を実行した後、選択メモリセルＭＣが所望の状態に変化したか否かを判定するためのベリファイ動作を行う。ベリファイ動作は、電圧Ｖｒｅａｄを読み出し電圧として選択メモリセルＭＣ２０に印加し、選択メモリセルＭＣ２０に流れる電流を検出する。上述のように、メモリセルＭＣへ電圧Ｖｒｅａｄを印加すると、メモリセルＭＣがリセット状態へ変化していない場合には、電流が多く流れる。一方、メモリセルＭＣがリセット状態に変化している場合、電流はほとんど流れない。選択メモリセルＭＣ２０に流れる電流が判定値Ｉｔｈより小さければ、選択メモリセルＭＣ２０はリセット状態へ変化していると判定され、動作は終了する。一方、選択メモリセルＭＣ２０に流れる電流が判定値Ｉｔｈ以上であれば、選択メモリセルＭＣ２０はセット状態であると判定され、再度リセット動作が実行される。なお、本実施の形態におけるベリファイ動作の制御については、後述する。
このリセット動作を実行した後、選択メモリセルＭＣが所望の状態に変化したか否かを判定するためのベリファイ動作を行う。ベリファイ動作は、電圧Ｖｒｅａｄを読み出し電圧として選択メモリセルＭＣ２０に印加し、選択メモリセルＭＣ２０に流れる電流を検出する。上述のように、メモリセルＭＣへ電圧Ｖｒｅａｄを印加すると、メモリセルＭＣがリセット状態へ変化していない場合には、電流が多く流れる。一方、メモリセルＭＣがリセット状態に変化している場合、電流はほとんど流れない。選択メモリセルＭＣ２０に流れる電流が判定値Ｉｔｈより小さければ、選択メモリセルＭＣ２０はリセット状態へ変化していると判定され、動作は終了する。一方、選択メモリセルＭＣ２０に流れる電流が判定値Ｉｔｈ以上であれば、選択メモリセルＭＣ２０はセット状態であると判定され、再度リセット動作が実行される。なお、本実施の形態におけるベリファイ動作の制御については、後述する。
次に、リセット動作時の問題について説明する。図１１は、リセット動作時における、半選択メモリセルＭＣのデータ保持状態を説明する図である。
上述のように、リセット動作時には、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００には、負の極性の電圧−Ｖｒ／２が印加される。セット状態の可変抵抗素子ＶＲに、この負の極性の電圧−Ｖｒ／２が印加されると、完全なリセット動作は生じないものの、若干の状態変化が生じる場合がある。以下、可変抵抗素子ＶＲに負の極性の電圧−Ｖｒ／２が印加されたことによる状態変化のことを、ディスターブと称することがある。
図１１に示すように、セット状態の可変抵抗素子ＶＲに負の極性の電圧を印加した場合、可変抵抗素子ＶＲが導通する電圧が変化する。通常のセット状態の可変抵抗素子ＶＲに何も電圧が印加されない場合（印加電圧０Ｖ）、セット状態の可変抵抗素子ＶＲが導通する電圧は、電圧Ｖｔｈ＿ｓである。また、負の極性のリセット電圧−Ｖｒが印加されると、セット状態の可変抵抗素子ＶＲに対してリセット動作が行われ、可変抵抗素子ＶＲが導通する電圧はリセット状態の電圧Ｖｔｈ＿ｒとなる。
ここで、セット状態の可変抵抗素子ＶＲに、リセット電圧−Ｖｒに満たない負の極性の電圧（例えば、電圧−Ｖｒ／３、電圧−２Ｖｒ／３）が印加された場合でも、可変抵抗素子ＶＲが導通する電圧が変化する。これにより、電圧Ｖｔｈ＿ｓが変化して、図６に示す読み出し電圧Ｖｒｅａｄを超えると、読み出し動作を実行することが不可能になるおそれがある。このように、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００の可変抵抗素子ＶＲに負の極性の電圧−Ｖｒ／２が印加された場合、ディスターブが生じる。
これに対し、本実施の形態の半導体記憶装置では、以下に説明するキャンセル動作を実行して、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００の可変抵抗素子ＶＲのディスターブを解消する。また、本実施の形態の半導体記憶装置では、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００へのキャンセル動作とともに、選択メモリセルＭＣ２０のベリファイ動作を実行する。以下、図１２及び図１３を参照して、本実施の形態に係るキャンセル動作及びベリファイ動作について説明する。
［キャンセル動作及びベリファイ動作］
ここで、本実施の形態におけるキャンセル動作は、リセット動作後の半選択メモリセルＭＣに対し正の極性のキャンセル電圧を印加して、可変抵抗素子ＶＲのディスターブを解消させる動作である。可変抵抗素子ＶＲに対し、リセット電圧−Ｖｒに満たない負の極性の電圧が印加されると、可変抵抗素子ＶＲが導通する電圧が高くなるように変化する（ディスターブ）。このディスターブを受けた可変抵抗素子ＶＲに対して、正の極性のキャンセル電圧を印加する動作によって、可変抵抗素子ＶＲが導通する電圧を低くすることができる。また、本実施の形態の半導体記憶装置では、このキャンセル動作とともに、選択メモリセルＭＣ２０のベリファイ動作を実行する。以下、キャンセル動作及びベリファイ動作について説明する。
ここで、本実施の形態におけるキャンセル動作は、リセット動作後の半選択メモリセルＭＣに対し正の極性のキャンセル電圧を印加して、可変抵抗素子ＶＲのディスターブを解消させる動作である。可変抵抗素子ＶＲに対し、リセット電圧−Ｖｒに満たない負の極性の電圧が印加されると、可変抵抗素子ＶＲが導通する電圧が高くなるように変化する（ディスターブ）。このディスターブを受けた可変抵抗素子ＶＲに対して、正の極性のキャンセル電圧を印加する動作によって、可変抵抗素子ＶＲが導通する電圧を低くすることができる。また、本実施の形態の半導体記憶装置では、このキャンセル動作とともに、選択メモリセルＭＣ２０のベリファイ動作を実行する。以下、キャンセル動作及びベリファイ動作について説明する。
図１２は、本実施の形態のリセット動作時、キャンセル動作、及びベリファイ動作時における電圧印加状態を示す図である。本実施の形態のキャンセル動作及びベリファイ動作は、図１２に示す動作を順に実行する。図１３は、本実施の形態のリセット動作時、キャンセル動作時、及びベリファイ動作時におけるメモリセルＭＣに印加される電圧波形図である。図１４は、本実施の形態のリセット動作、キャンセル動作、及びベリファイ動作を説明するフローチャートである。本実施の形態では、選択ビット線ＢＬ０及び選択ワード線ＷＬ２に接続されたメモリセルＭＣ２０を選択メモリセルＭＣとしてリセット動作を実行し、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００に対してキャンセル動作を実行する例を説明する。
図１２に示すリセット動作時の電圧印加状態は、図９に示す電圧印加状態と同様であるため、その説明を省略する。
本実施の形態のキャンセル動作では、まず半選択メモリセルＭＣ１０、ＭＣ００に可変抵抗素子ＶＲのディスターブを解消させるキャンセル動作１を実行する。その後、半選択メモリセルＭＣ２１、ＭＣ２２に可変抵抗素子ＶＲのディスターブを解消させるキャンセル動作２を実行する。この順番は任意に変更可能である。
まず、図１２に示すように、キャンセル動作１では、ビット線ＢＬ０に、可変抵抗素子ＶＲのディスターブを解消させることのできるキャンセル電圧Ｖｃａｎｃｅｌが印加される。ビット線ＢＬ１、ＢＬ２、及びワード線ＷＬ０、ＷＬ１、ＷＬ２の電位は０Ｖとする。この電圧の印加時間は、キャンセル電圧印加時間Ｔｃａｎｃｅｌである。
図１３に示すように、キャンセル動作１時の電圧印加により、半選択メモリセルＭＣ１０、ＭＣ００には、キャンセル動作に必要な正の極性のキャンセル電圧Ｖｃａｎｃｅｌが印加される。これにより、半選択メモリセルＭＣ１０、ＭＣ００は、可変抵抗素子ＶＲのディスターブが解消される。つまり、可変抵抗素子ＶＲが導通する電圧を通常の電圧Ｖｔｈ＿ｓ程度に下げることができる。
ここで、選択メモリセルＭＣ２０には、正の極性のキャンセル電圧Ｖｃａｎｃｅｌが印加される。しかし、リセット動作が完全に終了した選択メモリセルＭＣ２０に対してキャンセル電圧Ｖｃａｎｃｅｌが印加されたとしても、リセット状態には変化が生じず、選択メモリセルＭＣ２０に悪影響はない。また、半選択メモリセルＭＣ２１、ＭＣ２２、及び非選択メモリセルＭＣ１１、ＭＣ１２、ＭＣ０１、ＭＣ０２には電圧が印加されないため、これらのメモリセルＭＣは、キャンセル動作１前の状態のまま保たれる。
次に、図１２に示すように、キャンセル動作２及びベリファイ動作では、ビット線ＢＬ０、ＢＬ１、ＢＬ２には、可変抵抗素子ＶＲのディスターブを解消させることのできるキャンセル電圧Ｖｃａｎｃｅｌが印加される。ワード線ＷＬ２の電位は０Ｖとする。また、ワード線ＷＬ０、ＷＬ１には、キャンセル電圧Ｖｃａｎｃｅｌが印加される。これらの電圧の印加時間は、キャンセル電圧印加時間Ｔｃａｎｃｅｌである。
図１３に示すように、キャンセル動作２時の電圧印加により、半選択メモリセルＭＣ２１、ＭＣ２２には、キャンセル動作に必要な正の極性のキャンセル電圧Ｖｃａｎｃｅｌが印加される。これにより、半選択メモリセルＭＣ２１、ＭＣ２２は、可変抵抗素子ＶＲのディスターブが解消される。つまり、可変抵抗素子ＶＲが導通する電圧を通常の電圧Ｖｔｈ＿ｓ程度に下げることができる。
また、半選択メモリセルＭＣ１０、ＭＣ００、及び非選択メモリセルＭＣ１１、ＭＣ１２、ＭＣ０１、ＭＣ０２には電圧が印加されないため、これらのメモリセルＭＣは、キャンセル動作２前の状態のまま保たれる。
ここで、選択メモリセルＭＣ２０には、正の極性のキャンセル電圧Ｖｃａｎｃｅｌが印加される。このキャンセル電圧Ｖｃａｎｃｅｌは、選択メモリセルＭＣ２０からデータを読み出すことのできる電圧Ｖｒｅａｄと同一の値に設定されている。電圧Ｖｒｅａｄは、上述のように、選択メモリセルＭＣ２０がセット状態にあるか、リセット状態にあるかを判定できる電圧である。この電圧Ｖｒｅａｄが印加された際に、ビット線ＢＬ０に流れる電流Ｉｒｅａｄを読み出して、判定値Ｉｔｈと比較する。選択メモリセルＭＣ２０に流れる電流が判定値Ｉｔｈより小さければ、選択メモリセルＭＣ２０はリセット状態へ変化していると判定され、動作は終了する。一方、選択メモリセルＭＣ２０に流れる電流が判定値Ｉｔｈ以上であれば、選択メモリセルＭＣ２０はセット状態であると判定され、再度リセット動作が実行される。このように、本実施の形態の半導体記憶装置においては、キャンセル動作とベリファイ動作とが同時に実行される。この場合、キャンセル電圧印加時間Ｔｃａｎｃｅｌが読み出し電圧印加時間Ｔｒｅａｄと等しい。
なお、このベリファイ動作時に、電流値を読み出すビット線ＢＬ０に接続された半選択メモリセルＭＣ１０、ＭＣ００には電圧が印加されていない。そのため、半選択メモリセルＭＣ１０、ＭＣ００を介してビット線ＢＬに電流が流れることはなく、選択メモリセルＭＣ２０の状態を正確に読み出すことができる。
図１４は、上述の動作を説明するフローチャートである。リセット動作、キャンセル動作、及びベリファイ動作が開始されると、ステップＳ１１において、リセット動作が実行される。このとき、メモリセルアレイ１の電圧印加状態は、図１２に示す状態である。次に、ステップＳ１２において、キャンセル動作１が実行される。このとき、メモリセルアレイ１の電圧印加状態は、図１２に示す状態である。そして、ステップＳ１３において、キャンセル動作２及びベリファイ動作が実行される。このとき、メモリセルアレイ１の電圧印加状態は、図１２に示す状態である。
ステップＳ１４において、ベリファイ動作時に選択メモリセルＭＣ２０を介してビット線ＢＬ０に流れる電流Ｉｒｅａｄと判定値Ｉｔｈとを比較する。電流Ｉｒｅａｄが判定値Ｉｔｈ以上であれば、選択メモリセルＭＣ２０はセット状態であると判定され、再度ステップＳ１１のリセット動作が実行される。一方、電流Ｉｒｅａｄが判定値Ｉｔｈより小さければ、選択メモリセルＭＣ２０はリセット状態へ変化していると判定され、動作は終了する。
［効果］
本実施の形態に係る半導体記憶装置において、リセット動作、キャンセル動作、及びベリファイ動作を実行する。キャンセル動作時の電圧印加により、半選択メモリセルＭＣには、キャンセル動作に必要な正の極性のキャンセル電圧Ｖｃａｎｃｅｌが印加される。これにより、半選択メモリセルＭＣの可変抵抗素子ＶＲのディスターブが解消される。また、半選択メモリセルＭＣにキャンセル動作を実行する際に、キャンセル電圧Ｖｃａｎｃｅｌを読み出し電圧Ｖｒｅａｄと同一の値とする。これにより、半選択メモリセルＭＣのキャンセル動作と選択メモリセルＭＣのベリファイ動作を同時に実行している。その結果、リセット動作後のメモリセルアレイ１に対してベリファイ動作を実行する場合でも、ベリファイ動作のために、動作時間を必要とすることがなく、半導体記憶装置の動作時間を低減することができる。
本実施の形態に係る半導体記憶装置において、リセット動作、キャンセル動作、及びベリファイ動作を実行する。キャンセル動作時の電圧印加により、半選択メモリセルＭＣには、キャンセル動作に必要な正の極性のキャンセル電圧Ｖｃａｎｃｅｌが印加される。これにより、半選択メモリセルＭＣの可変抵抗素子ＶＲのディスターブが解消される。また、半選択メモリセルＭＣにキャンセル動作を実行する際に、キャンセル電圧Ｖｃａｎｃｅｌを読み出し電圧Ｖｒｅａｄと同一の値とする。これにより、半選択メモリセルＭＣのキャンセル動作と選択メモリセルＭＣのベリファイ動作を同時に実行している。その結果、リセット動作後のメモリセルアレイ１に対してベリファイ動作を実行する場合でも、ベリファイ動作のために、動作時間を必要とすることがなく、半導体記憶装置の動作時間を低減することができる。
図１７は、本実施の形態のキャンセル動作を行った場合の効果を示すグラフである。図１７には、キャンセル動作前とキャンセル動作後における半選択メモリセルＭＣの導通する電圧Ｖｔｈと、ある電圧Ｖｔｈで導通する半選択メモリセルＭＣの数を表す累積確率とを示している。図１７に示すように、キャンセル動作を実行した後は、低い電圧Ｖｔｈで導通するメモリセルが増えている。これは、可変抵抗素子ＶＲが導通する電圧を通常の電圧Ｖｔｈ＿ｓ程度に下げることができたことを表す。このように、キャンセル動作を実行することにより、半選択メモリセルＭＣの可変抵抗素子ＶＲのディスターブが解消される。すなわち、リセット動作に起因するメモリセルＭＣの抵抗状態の変動を抑制することが可能となる。
［第１の実施の形態の制御回路］
次に、図１５を参照して、第１の実施の形態の動作を実行するための制御回路について説明する。図１５は、実施の形態の動作を制御する制御回路の回路図である。図１５に示すように、メモリセルアレイ１のビット線ＢＬ及びワード線ＷＬは、それぞれビット線選択回路２ｂ及びワード線選択回路３ｂに接続されている。ビット線選択回路２ｂ及びワード線選択回路３ｂは、カラム選択信号ＣＳｎ、ｂＣＳｎ及びロウ選択信号ＲＳｎ、ｂＲＳｎによって制御されて、動作に必要なビット線ＢＬ及びワード線ＷＬが選択される。
次に、図１５を参照して、第１の実施の形態の動作を実行するための制御回路について説明する。図１５は、実施の形態の動作を制御する制御回路の回路図である。図１５に示すように、メモリセルアレイ１のビット線ＢＬ及びワード線ＷＬは、それぞれビット線選択回路２ｂ及びワード線選択回路３ｂに接続されている。ビット線選択回路２ｂ及びワード線選択回路３ｂは、カラム選択信号ＣＳｎ、ｂＣＳｎ及びロウ選択信号ＲＳｎ、ｂＲＳｎによって制御されて、動作に必要なビット線ＢＬ及びワード線ＷＬが選択される。
図１５に示す信号ＲＥＡＤ、信号ＳＥＴ、信号ＲＥＳＥＴ、信号ＣＮＣＬ、信号ＲＶＲＥＡＤは、それぞれ、通常のデータ読み出し動作、セット動作、リセット動作、キャンセル動作、リセット時のベリファイ動作時に“Ｈ”となる制御信号である。また、信号ｂＲＥＡＤ、信号ｂＳＥＴ、信号ｂＲＥＳＥＴ、信号ｂＲＶＲＥＡＤは、それぞれ、通常のデータ読み出し動作、セット動作、リセット動作、リセット動作後のベリファイ動作時に“Ｌ”となる制御信号である。これにより、回路Ｃ１、Ｃ２、Ｃ３、Ｃ４が制御されて、各動作が別個に実行可能になる。
通常のデータ読み出し動作時には、電源ノードＶＸＸは電圧Ｖｒｅａｄ／２、電源ノードＶＹＹは電圧ＶＨＲ（＝Ｖｒｅａｄ＋所定電圧Ｖα（Ｖαは例えば２〜３Ｖ程度））、電源ノードＶＺＺは電圧Ｖｒｅａｄ、電源ノードＶＷＷは電源電圧ＶＤＤ、電源ノードＶＡＡは電圧Ｖｒｅａｄ、電源ノードＶＩＢは読み出し電流バイアス用電圧ＶＩＲに設定される。
セット動作時には、電源ノードＶＸＸは電圧Ｖｓ／２、電源ノードＶＹＹは電圧ＶＨＳ（＝Ｖｓ＋所定電圧Ｖβ（Ｖβは例えば３〜４Ｖ程度））、電源ノードＶＺＺは電圧Ｖｓ、電源ノードＶＷＷは電源電圧ＶＤＤ、電源ノードＶＡＡは電圧Ｖｓ、電源ノードＶＩＢはセット動作時の電流制限用バイアス電圧ＶＩＳに設定される。
リセット動作時には、電源ノードＶＸＸは電圧Ｖｒ／２、電源ノードＶＹＹは電源電圧ＶＤＤ、電源ノードＶＺＺは接地電圧ＶＳＳ、電源ノードＶＷＷは電圧Ｖｒ、電源ノードＶＡＡは電圧Ｖｒ、電源ノードＶＩＢは接地電圧ＶＳＳに設定される。
キャンセル動作時には、電源ノードＶＸＸは接地電圧ＶＳＳ、電源ノードＶＹＹは電圧ＶＨＲ（＝Ｖｒｅａｄ＋所定電圧Ｖα（Ｖαは例えば２〜３Ｖ程度））、電源ノードＶＺＺは電圧Ｖｒｅａｄ、電源ノードＶＷＷは電源電圧ＶＤＤ、電源ノードＶＡＡは接地電圧ＶＳＳ、電源ノードＶＩＢは読み出し電流バイアス用電圧ＶＩＲに設定される。
ベリファイ動作時には、電源ノードＶＸＸは電圧Ｖｒｅａｄ、電源ノードＶＹＹは電圧ＶＨＲ（＝Ｖｒｅａｄ＋所定電圧Ｖα（Ｖαは例えば２〜３Ｖ程度））、電源ノードＶＺＺは電圧Ｖｒｅａｄ、電源ノードＶＷＷは電源電圧ＶＤＤ、電源ノードＶＡＡは電圧ＶＨＲ、電源ノードＶＩＢは読み出し電流バイアス用電圧ＶＩＲに設定される。
読み出し動作及びセット動作時には、選択ビット線ＢＬの電圧は、フィードバック型のビット線電圧設定用の増幅器Ａ２及びトランジスタＮ５により設定される。また、非選択ビット線ＢＬ及び非選択ワード線ＷＬの電圧は、フィードバック型の非選択配線電圧設定用の増幅器Ａ１及びトランジスタＮ１により設定される。読み出し動作及びベリファイ動作は、トランジスタＰ５、Ｐ６からなるカレントミラー回路に流れる電流（トランジスタＮ６への電圧ＶＩＲによって設定される）と、選択ビット線ＢＬに流れる電流とを比較する。これは、選択ビット線ＢＬに接続された増幅器Ａ３において、基準電圧ＶＲＥＦと、カレントミラー回路に流れる電流及び選択メモリセルＭＣがその状態に応じて流す電流により決定されるトランジスタＰ４のドレイン電圧との電圧の大小を比較することにより行われる。増幅器Ａ３の出力信号ＳＡＯが読み出し動作及びベリファイ動作の結果となる。選択メモリセルＭＣがセット状態の場合、出力信号ＳＡＯが“Ｈ”となり、リセット状態の場合、出力信号ＳＡＯが“Ｌ”となる。この制御回路によって、上述の各動作を実行することができる。
なお、セット動作時には、カレントミラー接続されたトランジスタＰ５、Ｐ６は、ビット線ＢＬの電流をトランジスタＮ６への電圧ＶＩＳによって設定される電流に制限する電流制限回路として機能する。
［制御回路の他の例］
次に、図１６を参照して、第１の実施の形態の動作を実行するための制御回路の他の例について説明する。図１６は、実施の形態の動作を制御する制御回路の回路図である。図１６に示す制御回路は、リセット動作時の選択ワード線ＷＬへ電圧を供給する電源ノードＶＷＷを削除し、電源ノードＶＺＺから選択ワード線ＷＬに電圧を印加する点において、図１５に示す制御回路と異なる。また、トランジスタＮ７、Ｐ７からなるワード線放電回路を有する点において、図１５に示す制御回路と異なる。
次に、図１６を参照して、第１の実施の形態の動作を実行するための制御回路の他の例について説明する。図１６は、実施の形態の動作を制御する制御回路の回路図である。図１６に示す制御回路は、リセット動作時の選択ワード線ＷＬへ電圧を供給する電源ノードＶＷＷを削除し、電源ノードＶＺＺから選択ワード線ＷＬに電圧を印加する点において、図１５に示す制御回路と異なる。また、トランジスタＮ７、Ｐ７からなるワード線放電回路を有する点において、図１５に示す制御回路と異なる。
通常のデータ読み出し動作時には、電源ノードＶＸＸは電圧Ｖｒｅａｄ／２、電源ノードＶＹＹは電圧ＶＨＲ（＝Ｖｒｅａｄ＋所定電圧Ｖα（Ｖαは例えば２〜３Ｖ程度））、電源ノードＶＺＺは電圧Ｖｒｅａｄ、電源ノードＶＡＡは電圧Ｖｒｅａｄ、電源ノードＶＩＢは読み出し電流バイアス用電圧ＶＩＲに設定される。
セット動作時には、電源ノードＶＸＸは電圧Ｖｓ／２、電源ノードＶＹＹは電圧ＶＨＳ（＝Ｖｓ＋所定電圧Ｖβ（Ｖβは例えば３〜４Ｖ程度））、電源ノードＶＺＺは電圧Ｖｓ、電源ノードＶＡＡは電圧Ｖｓ、電源ノードＶＩＢはセット動作時の電流制限用バイアス電圧ＶＩＳに設定される。
リセット動作時には、電源ノードＶＸＸは電圧Ｖｒ／２、電源ノードＶＹＹは電源電圧ＶＨＴ（＝Ｖｒ＋所定電圧Ｖγ（Ｖγは例えば３〜４Ｖ程度））、電源ノードＶＺＺは電圧Ｖｒ、電源ノードＶＡＡは電圧Ｖｒ、電源ノードＶＩＢはリセット動作時の電流制限用バイアス電圧ＶＩＴに設定される。
キャンセル動作時には、電源ノードＶＸＸは接地電圧ＶＳＳ、電源ノードＶＹＹは電圧ＶＨＲ（＝Ｖｒｅａｄ＋所定電圧Ｖα（Ｖαは例えば２〜３Ｖ程度））、電源ノードＶＺＺは電圧Ｖｒｅａｄ、電源ノードＶＡＡは接地電圧ＶＳＳ、電源ノードＶＩＢは読み出し電流バイアス用電圧ＶＩＲに設定される。
ベリファイ動作時には、電源ノードＶＸＸは電圧Ｖｒｅａｄ、電源ノードＶＹＹは電圧ＶＨＲ（＝Ｖｒｅａｄ＋所定電圧Ｖα（Ｖαは例えば２〜３Ｖ程度））、電源ノードＶＺＺは電圧Ｖｒｅａｄ、電源ノードＶＡＡは電圧ＶＨＲ、電源ノードＶＩＢは読み出し電流バイアス用電圧ＶＩＲに設定される。
この制御回路によっても、上述の各動作を実行することができる。なお、リセット動作時に選択メモリセルＭＣがリセット状態に変化した場合、トランジスタＮ７、Ｐ７によりワード線ＷＬが放電され、選択メモリセルＭＣが破壊されるような電圧が印加されることを防止できる。
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図１８を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第１の実施の形態は、キャンセル動作１を実行した後に、キャンセル動作２及びベリファイ動作を実行するものとして説明した。以下の第２の実施形態は、キャンセル動作２及びベリファイ動作を、キャンセル動作１の前に実行する点において、第１の実施の形態と異なる。
次に、本発明の第２の実施の形態を、図１８を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第１の実施の形態は、キャンセル動作１を実行した後に、キャンセル動作２及びベリファイ動作を実行するものとして説明した。以下の第２の実施形態は、キャンセル動作２及びベリファイ動作を、キャンセル動作１の前に実行する点において、第１の実施の形態と異なる。
図１８は、本実施の形態の動作を説明するフローチャートである。本実施の形態において、リセット動作、キャンセル動作、及びベリファイ動作時の電圧印加状態は、第１の実施の形態と同様であるため、その説明を省略する。
本実施の形態のリセット動作、キャンセル動作、及びベリファイ動作が開始されると、ステップＳ２１において、リセット動作が実行される。このとき、メモリセルアレイ１の電圧印加状態は、図１２に示す状態である。次に、ステップＳ２２において、キャンセル動作２及びベリファイ動作が実行される。このとき、メモリセルアレイ１の電圧印加状態は、図１２に示す状態である。
ステップＳ２３において、ベリファイ動作時に選択メモリセルＭＣ２０を介してビット線ＢＬ０に流れる電流Ｉｒｅａｄと判定値Ｉｔｈとを比較する。電流Ｉｒｅａｄが判定値Ｉｔｈより小さければ、選択メモリセルＭＣ２０はリセット状態へ変化していると判定され、次のステップＳ２４に移る。一方、電流Ｉｒｅａｄが判定値Ｉｔｈ以上であれば、選択メモリセルＭＣ２０はセット状態であると判定され、再度ステップＳ２１のリセット動作が実行される。
そして、ステップＳ２４において、キャンセル動作１が実行される。このとき、メモリセルアレイ１の電圧印加状態は、図１２に示す状態である。本実施の形態の半導体記憶装置では、ステップＳ２４のキャンセル動作１を１回実行した後、動作が終了する。
［効果］
本実施の形態に係る半導体記憶装置において、リセット動作、キャンセル動作、及びベリファイ動作を実行する。キャンセル動作時の電圧印加により、半選択メモリセルＭＣの可変抵抗素子ＶＲのディスターブが解消される。また、半選択メモリセルＭＣのキャンセル動作と選択メモリセルＭＣのベリファイ動作を同時に実行している。そのため、リセット動作後のメモリセルアレイ１に対してベリファイ動作を実行する場合でも、ベリファイ動作のために、動作時間を必要とすることがなく、半導体記憶装置の動作時間を低減することができる。
そして、本実施の形態の半導体記憶装置では、キャンセル動作１と、キャンセル動作２及びベリファイ動作とは、任意に順番を入れ替えることが可能である。半導体記憶装置の動作を制御する際の制約が少なくなり、動作を容易に実行することが可能となる。
本実施の形態に係る半導体記憶装置において、リセット動作、キャンセル動作、及びベリファイ動作を実行する。キャンセル動作時の電圧印加により、半選択メモリセルＭＣの可変抵抗素子ＶＲのディスターブが解消される。また、半選択メモリセルＭＣのキャンセル動作と選択メモリセルＭＣのベリファイ動作を同時に実行している。そのため、リセット動作後のメモリセルアレイ１に対してベリファイ動作を実行する場合でも、ベリファイ動作のために、動作時間を必要とすることがなく、半導体記憶装置の動作時間を低減することができる。
そして、本実施の形態の半導体記憶装置では、キャンセル動作１と、キャンセル動作２及びベリファイ動作とは、任意に順番を入れ替えることが可能である。半導体記憶装置の動作を制御する際の制約が少なくなり、動作を容易に実行することが可能となる。
［第３の実施の形態］
次に、本発明の第３の実施の形態を、図１９を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第２の実施の形態は、キャンセル動作２及びベリファイ動作の後に実行するキャンセル動作１を１回のみ実行するものとして説明した。以下の第３の実施形態は、キャンセル動作２及びベリファイ動作の後に実行するキャンセル動作１の回数を変化させる点において、第２の実施の形態と異なる。
次に、本発明の第３の実施の形態を、図１９を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第２の実施の形態は、キャンセル動作２及びベリファイ動作の後に実行するキャンセル動作１を１回のみ実行するものとして説明した。以下の第３の実施形態は、キャンセル動作２及びベリファイ動作の後に実行するキャンセル動作１の回数を変化させる点において、第２の実施の形態と異なる。
図１９は、本実施の形態の動作を説明するフローチャートである。本実施の形態において、リセット動作、キャンセル動作、及びベリファイ動作時の電圧印加状態は、第１の実施の形態と同様であるため、その説明を省略する。
本実施の形態のリセット動作、キャンセル動作、及びベリファイ動作が開始されると、ステップＳ３１において、リセット動作が実行される。このとき、メモリセルアレイ１の電圧印加状態は、図１２に示す状態である。次に、ステップＳ３２において、キャンセル動作２及びベリファイ動作が実行される。このとき、メモリセルアレイ１の電圧印加状態は、図１２に示す状態である。
ステップＳ３３において、ベリファイ動作時に選択メモリセルＭＣ２０を介してビット線ＢＬ０に流れる電流Ｉｒｅａｄと判定値Ｉｔｈとを比較する。電流Ｉｒｅａｄが判定値Ｉｔｈより小さければ、選択メモリセルＭＣ２０はリセット状態へ変化していると判定され、次のステップＳ３４に移る。一方、電流Ｉｒｅａｄが判定値Ｉｔｈ以上であれば、選択メモリセルＭＣ２０はセット状態であると判定され、再度ステップＳ３１のリセット動作が実行される。このとき、ステップＳ３５において、キャンセル動作２及びベリファイ動作を何回実行したかが、カウントされる。このカウント結果は、制御回路の設けられるメモリ等に保持される。
そして、ステップＳ３４において、キャンセル動作１が実行される。このとき、メモリセルアレイ１の電圧印加状態は、図１２に示す状態である。本実施の形態において、ステップＳ３４のキャンセル動作１は、ステップＳ３２のキャンセル動作２及びベリファイ動作が実行された回数だけ繰り返される。これは、制御回路に設けられたメモリ等のカウント回数を参照して実行する。
［効果］
本実施の形態に係る半導体記憶装置において、リセット動作、キャンセル動作、及びベリファイ動作を実行する。キャンセル動作時の電圧印加により、半選択メモリセルＭＣの可変抵抗素子ＶＲのディスターブが解消される。また、半選択メモリセルＭＣのキャンセル動作と選択メモリセルＭＣのベリファイ動作を同時に実行している。そのため、リセット動作後のメモリセルアレイ１に対してベリファイ動作を実行する場合でも、ベリファイ動作のために、動作時間を必要とすることがなく、半導体記憶装置の動作時間を低減することができる。
本実施の形態に係る半導体記憶装置において、リセット動作、キャンセル動作、及びベリファイ動作を実行する。キャンセル動作時の電圧印加により、半選択メモリセルＭＣの可変抵抗素子ＶＲのディスターブが解消される。また、半選択メモリセルＭＣのキャンセル動作と選択メモリセルＭＣのベリファイ動作を同時に実行している。そのため、リセット動作後のメモリセルアレイ１に対してベリファイ動作を実行する場合でも、ベリファイ動作のために、動作時間を必要とすることがなく、半導体記憶装置の動作時間を低減することができる。
そして、本実施の形態の半導体記憶装置では、キャンセル動作１の回数と、キャンセル動作２及びベリファイ動作の回数とは、等しくなるように制御される。キャンセル動作１とキャンセル動作２とでは、異なる半選択メモリセルＭＣに対して、キャンセル電圧が印加される。キャンセル動作１とキャンセル動作２とで実行される回数が異なると、キャンセル電圧印加後の半選択メモリセルＭＣの状態が異なる可能性がある。しかし、本実施の形態の動作のように、キャンセル動作１の回数と、キャンセル動作２及びベリファイ動作の回数とを等しくすることにより、キャンセル動作後の半選択メモリセルＭＣの状態を揃えることができる。
なお、実施の形態ではキャンセル動作２及びベリファイ動作のカウント回数だけ、キャンセル動作１を繰り返すものとして説明したが、キャンセル動作１の際のキャンセル電圧印加時間Ｔｃａｎｃｅｌを延ばすものとしてもよい。キャンセル電圧印加時間Ｔｃａｎｃｅｌを、キャンセル動作２及びベリファイ動作のカウント回数倍したキャンセル電圧Ｖｃａｎｃｅｌを１回印加することにより、キャンセル動作１を繰り返した場合と同様の効果を得ることができる。
［第４の実施の形態］
次に、本発明の第４の実施の形態を、図２０を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。以下の第３の実施形態では、キャンセル動作時にビット線ＢＬ及びワード線ＷＬに印加する電圧の制御が第１及び第２の実施の形態と異なる。
次に、本発明の第４の実施の形態を、図２０を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。以下の第３の実施形態では、キャンセル動作時にビット線ＢＬ及びワード線ＷＬに印加する電圧の制御が第１及び第２の実施の形態と異なる。
［キャンセル動作］
本実施の形態におけるキャンセル動作も、リセット動作後の半選択メモリセルＭＣに対し正の極性のキャンセル電圧を印加して、可変抵抗素子ＶＲのディスターブを解消させる動作である。ここで、本実施の形態は、リセット動作時と、キャンセル動作時及びベリファイ動作時とで、非選択ビット線ＢＬ１、ＢＬ２及び非選択ワード線ＷＬ０、ＷＬ１の電圧を変更しないように制御を行う。以下、本実施の形態のキャンセル動作及びベリファイ動作について説明する。
本実施の形態におけるキャンセル動作も、リセット動作後の半選択メモリセルＭＣに対し正の極性のキャンセル電圧を印加して、可変抵抗素子ＶＲのディスターブを解消させる動作である。ここで、本実施の形態は、リセット動作時と、キャンセル動作時及びベリファイ動作時とで、非選択ビット線ＢＬ１、ＢＬ２及び非選択ワード線ＷＬ０、ＷＬ１の電圧を変更しないように制御を行う。以下、本実施の形態のキャンセル動作及びベリファイ動作について説明する。
図２０は、本実施の形態のリセット動作時、キャンセル動作、及びベリファイ動作時における電圧印加状態を示す図である。本実施の形態のキャンセル動作及びベリファイ動作は、図２０に示す動作を順に実行する。
図２０に示すリセット動作時の電圧印加状態は、図１２に示す電圧印加状態と同様であるため、その説明を省略する。
本実施の形態のキャンセル動作時には、まず半選択メモリセルＭＣ１０、ＭＣ００に可変抵抗素子ＶＲのディスターブを解消させるキャンセル動作１’を実行する。その後、半選択メモリセルＭＣ２１、ＭＣ２２に可変抵抗素子ＶＲのディスターブを解消させるキャンセル動作２’を実行する。この順番は任意に変更可能である。
図２０に示すように、キャンセル動作１’では、ビット線ＢＬ０に、電圧Ｖｒ／２＋Ｖｃａｎｃｅｌが印加される。ビット線ＢＬ１、ＢＬ２、及びワード線ＷＬ０、ＷＬ１、ＷＬ２には、電圧Ｖｒ／２が印加される。これらの電圧の印加時間は、キャンセル電圧印加時間Ｔｃａｎｃｅｌである。
また、図２０に示すように、キャンセル動作２’では、ビット線ＢＬ０、ＢＬ１、ＢＬ２には、電圧Ｖｒ／２が印加される。ワード線ＷＬ２には、電圧Ｖｒ／２−Ｖｃａｎｃｅｌが印加される。また、ワード線ＷＬ０、ＷＬ１には、電圧Ｖｒ／２が印加される。これらの電圧の印加時間は、キャンセル電圧印加時間Ｔｃａｎｃｅｌである。
図２０に示すようなキャンセル動作を実行した場合でも、半選択メモリセルＭＣにはキャンセル動作に必要な正の極性のキャンセル電圧Ｖｃａｎｃｅｌが印加される。本実施の形態のリセット動作及びキャンセル動作時におけるメモリセルＭＣに印加される電圧波形図は、図１３に示すものと同様になる。これにより、半選択メモリセルＭＣは、可変抵抗素子ＶＲのディスターブが解消される。つまり、可変抵抗素子ＶＲが導通する電圧を通常の電圧Ｖｔｈ＿ｓ程度に下げることができる。
ここで、キャンセル動作２’の際には、選択メモリセルＭＣ２０には、正の極性のキャンセル電圧Ｖｃａｎｃｅｌが印加される。このキャンセル電圧Ｖｃａｎｃｅｌを電圧Ｖｒｅａｄと同一の値に設定することができる。電圧Ｖｒｅａｄは、上述のように、選択メモリセルＭＣ２０がセット状態にあるか、リセット状態にあるかを判定できる電圧である。本実施の形態の半導体記憶装置においては、キャンセル動作２’とベリファイ動作とが同時に実行される。この場合、キャンセル電圧印加時間Ｔｃａｎｃｅｌが読み出し電圧印加時間Ｔｒｅａｄと等しい。
なお、このベリファイ動作時に、電流値を読み出すビット線ＢＬ０に接続された半選択メモリセルＭＣ１０、ＭＣ００には電圧が印加されていない。そのため、半選択メモリセルＭＣ１０、ＭＣ００を介してビット線ＢＬに電流が流れることはなく、選択メモリセルＭＣ２０の状態を正確に読み出すことができる。
［効果］
本実施の形態に係る半導体記憶装置において、リセット動作、キャンセル動作、及びベリファイ動作を実行する。キャンセル動作時の電圧印加により、半選択メモリセルＭＣの可変抵抗素子ＶＲのディスターブが解消される。また、半選択メモリセルＭＣのキャンセル動作と選択メモリセルＭＣのベリファイ動作を同時に実行している。そのため、リセット動作後のメモリセルアレイ１に対してベリファイ動作を実行する場合でも、ベリファイ動作のために、動作時間を必要とすることがなく、半導体記憶装置の動作時間を低減することができる。
本実施の形態に係る半導体記憶装置において、リセット動作、キャンセル動作、及びベリファイ動作を実行する。キャンセル動作時の電圧印加により、半選択メモリセルＭＣの可変抵抗素子ＶＲのディスターブが解消される。また、半選択メモリセルＭＣのキャンセル動作と選択メモリセルＭＣのベリファイ動作を同時に実行している。そのため、リセット動作後のメモリセルアレイ１に対してベリファイ動作を実行する場合でも、ベリファイ動作のために、動作時間を必要とすることがなく、半導体記憶装置の動作時間を低減することができる。
本実施の形態に係る半導体記憶装置において、リセット動作時に非選択となるビット線ＢＬ１、ＢＬ２及びワード線ＷＬ０、ＷＬ１は、リセット動作時及びキャンセル動作時の双方で同一電圧Ｖｒ／２に固定されている。大規模なメモリセルアレイ１では、非選択ビット線ＢＬ、非選択ワード線ＷＬの数が非常に多くなる。この非選択ビット線ＢＬ、非選択ワード線ＷＬの電圧をリセット動作及びキャンセル動作の全体に亘って固定することにより、動作に必要な電圧の制御が容易になる。
［第４の実施の形態の制御回路］
次に、図２１を参照して、第４の実施の形態の動作を実行するための制御回路について説明する。図２１は、実施の形態の動作を制御する制御回路の回路図である。図２１に示す制御回路は、ベリファイ動作時の選択ワード線ＷＬへ電圧を供給する電源ノードＶＵＵを設けた点において、図１５に示す制御回路と異なる。
次に、図２１を参照して、第４の実施の形態の動作を実行するための制御回路について説明する。図２１は、実施の形態の動作を制御する制御回路の回路図である。図２１に示す制御回路は、ベリファイ動作時の選択ワード線ＷＬへ電圧を供給する電源ノードＶＵＵを設けた点において、図１５に示す制御回路と異なる。
通常のデータ読み出し動作時には、電源ノードＶＸＸは電圧Ｖｒｅａｄ／２、電源ノードＶＹＹは電圧ＶＨＲ（＝Ｖｒｅａｄ＋所定電圧Ｖα（Ｖαは例えば２〜３Ｖ程度））、電源ノードＶＺＺは電圧Ｖｒｅａｄ、電源ノードＶＷＷは電源電圧ＶＤＤ、電源ノードＶＵＵは接地電圧ＶＳＳ、電源ノードＶＡＡは電圧Ｖｒｅａｄ、電源ノードＶＲＲは参照電圧ＶＲＥＦ、電源ノードＶＩＢは読み出し電流バイアス用電圧ＶＩＲに設定される。
セット動作時には、電源ノードＶＸＸは電圧Ｖｓ／２、電源ノードＶＹＹは電圧ＶＨＳ（＝Ｖｓ＋所定電圧Ｖβ（Ｖβは例えば３〜４Ｖ程度））、電源ノードＶＺＺは電圧Ｖｓ、電源ノードＶＷＷは電源電圧ＶＤＤ、電源ノードＶＵＵは接地電圧ＶＳＳ、電源ノードＶＡＡは電圧Ｖｓ、電源ノードＶＲＲは接地電圧ＶＳＳ、電源ノードＶＩＢはセット動作時の電流制限用バイアス電圧ＶＩＳに設定される。
リセット動作時には、電源ノードＶＸＸは電圧Ｖｒ／２、電源ノードＶＹＹは電源電圧ＶＤＤ、電源ノードＶＺＺは接地電圧ＶＳＳ、電源ノードＶＷＷは電圧Ｖｒ、電源ノードＶＵＵは接地電圧ＶＳＳ、電源ノードＶＡＡは電圧Ｖｒ、電源ノードＶＲＲは接地電圧ＶＳＳ、電源ノードＶＩＢは接地電圧ＶＳＳに設定される。
キャンセル動作時には、電源ノードＶＸＸは電圧Ｖｒ／２、電源ノードＶＹＹは電圧ＶＨＣ（＝Ｖｒｅａｄ＋Ｖｒ／２＋所定電圧Ｖγ（Ｖγは例えば３〜４Ｖ程度））、電源ノードＶＺＺは電圧Ｖｒ／２＋Ｖｒｅａｄ、電源ノードＶＷＷは電圧Ｖｒ／２、電源ノードＶＵＵは電圧Ｖｒ／２、電源ノードＶＡＡは電圧Ｖｒ、電源ノードＶＲＲは接地電圧ＶＳＳ、電源ノードＶＩＢは読み出し電流バイアス用電圧ＶＩＲに設定される。
ベリファイ動作時には、電源ノードＶＸＸは電圧Ｖｒ／２、電源ノードＶＹＹは電圧Ｖｒ、電源ノードＶＺＺは電圧Ｖｒ／２、電源ノードＶＷＷは電圧Ｖｒ／２、電源ノードＶＵＵは電圧Ｖｒ／２−Ｖｒｅａｄ、電源ノードＶＡＡは電圧Ｖｒ、電源ノードＶＲＲはベリファイ動作用の増幅器Ａ３の比較電圧ＶＲＥＦ＿ＲＶ、電源ノードＶＩＢは読み出し電流バイアス用電圧ＶＩＲに設定される。
この制御回路及び電源ノードの制御により、上述の各キャンセル動作１’、キャンセル動作２’及びベリファイ動作を実行することができる。
この制御回路及び電源ノードの制御により、上述の各キャンセル動作１’、キャンセル動作２’及びベリファイ動作を実行することができる。
［第５の実施の形態］
次に、本発明の第５の実施の形態を、図２２乃至図２５を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の実施の形態は、キャンセル動作時に選択メモリセルＭＣには正の極性のキャンセル電圧Ｖｃａｎｃｅｌのみを印加するものとして説明した。以下の第２の実施形態では、キャンセル動作は、正の極性のキャンセル電圧Ｖｃａｎｃｅｌ印加後に弱い負の極性の電圧を印加するものとして説明する。
次に、本発明の第５の実施の形態を、図２２乃至図２５を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の実施の形態は、キャンセル動作時に選択メモリセルＭＣには正の極性のキャンセル電圧Ｖｃａｎｃｅｌのみを印加するものとして説明した。以下の第２の実施形態では、キャンセル動作は、正の極性のキャンセル電圧Ｖｃａｎｃｅｌ印加後に弱い負の極性の電圧を印加するものとして説明する。
［本実施の形態の動作］
本実施の形態のセット動作は、リセット状態の可変抵抗素子ＶＲに対して、伝導フィラメントＦが電極ＥＬ１に接続することのできる正の極性のセット電圧Ｖｓを印加する。その後、伝導フィラメントＦを一部切断するように負の極性の電圧を印加して、図５に示すセット状態を形成するものとする。
本実施の形態のセット動作は、リセット状態の可変抵抗素子ＶＲに対して、伝導フィラメントＦが電極ＥＬ１に接続することのできる正の極性のセット電圧Ｖｓを印加する。その後、伝導フィラメントＦを一部切断するように負の極性の電圧を印加して、図５に示すセット状態を形成するものとする。
本実施の形態のキャンセル動作においても、このセット動作と同様に、ディスターブを受けた可変抵抗素子ＶＲに対して、伝導フィラメントＦが電極ＥＬ１に接続することのできる正の極性のキャンセル電圧Ｖｃａｎｃｅｌを印加する。その後、伝導フィラメントＦを一部切断するように負の極性の電圧を印加して、キャンセル動作を実行する。以下、図２２乃至図２５を参照して、本実施の形態に係るキャンセル動作と負電圧印加動作について説明する。
図２２及び図２３は、本実施の形態の負電圧印加動作時における電圧印加状態を示す図である。本実施の形態の負電圧印加動作は、図１３に示すキャンセル動作１、２の後にそれぞれ実行される。本実施の形態では、選択ビット線ＢＬ０及び選択ワード線ＷＬ２に接続されたメモリセルＭＣ２０を選択メモリセルＭＣとしてリセット動作を実行し、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００に対してキャンセル動作を実行する例を説明する。
リセット動作時及びキャンセル動作時の電圧印加状態は、図１２に示す電圧印加状態と同様であるため、その説明を省略する。
本実施の形態では、半選択メモリセルＭＣ１０、ＭＣ００にキャンセル動作２を実行した後、半選択メモリセルＭＣ１０、ＭＣ００に負電圧印加動作１を行う。また、半選択メモリセルＭＣ２１、ＭＣ２２にキャンセル動作２を実行した後、半選択メモリセルＭＣ２１、ＭＣ２２に負電圧印加動作２を行う。
図２２及び図２３に示すように、負電圧印加動作１では、ビット線ＢＬ１、ＢＬ２、及びワード線ＷＬ０、ＷＬ１、ＷＬ２に、弱リセット電圧Ｖ１が印加される。ビット線ＢＬ０の電位は０Ｖとする。負電圧印加動作１時の電圧印加により、半選択メモリセルＭＣ１０、ＭＣ００には、負の極性の弱リセット電圧Ｖ１が印加される（図２４参照）。これにより、半選択メモリセルＭＣ１０、ＭＣ００は、キャンセル動作により電極ＥＬ１へと接続するように伸びた伝導フィラメントＦの一部が切断される。つまり、可変抵抗素子ＶＲを図５に示すセット状態へと変化させることができる。
また、図２２及び図２３に示すように、負電圧印加動作２では、ワード線ＷＬ２に、弱リセット電圧Ｖ１が印加される。ビット線ＢＬ０、ＢＬ１、ＢＬ２、及びワード線ＷＬ０、ＷＬ１の電位は０Ｖとする。負電圧印加動作２時の電圧印加により、半選択メモリセルＭＣ２１、ＭＣ２２には、負の極性の弱リセット電圧Ｖ１が印加される（図２４参照）。これにより、半選択メモリセルＭＣ２１、ＭＣ２２は、キャンセル動作により電極ＥＬ１へと接続するように伸びた伝導フィラメントＦの一部が切断される。つまり、可変抵抗素子ＶＲを図５に示すセット状態へと変化させることができる。
ここで、負電圧印加動作１、負電圧印加動作２の際には、選択メモリセルＭＣ２０には、負の極性の弱リセット電圧Ｖ１が印加される。しかし、選択メモリセルＭＣ２０は、リセット動作が行われたものであり、弱リセット電圧Ｖ１が印加されたとしても、悪影響はない。また、半選択メモリセルＭＣ１０、ＭＣ００、及び非選択メモリセルＭＣ１１、ＭＣ１２、ＭＣ０１、ＭＣ０２には電圧が印加されないため、これらのメモリセルＭＣは、負電圧印加動作前の状態のまま保たれる。
なお、半選択メモリセルＭＣに印加される弱リセット電圧Ｖ１は、半選択メモリセルＭＣをセット状態に維持するものでなければならない。そのため、弱リセット電圧Ｖ１の値又は電圧印加時間の少なくともいずれか一方は、リセット動作時に選択メモリセルＭＣに与えられるリセット電圧Ｖｒの値又は電圧印加時間よりも小さく設定される。
図２５は、本実施の形態の動作を説明するフローチャートである。本実施の形態のリセット動作、キャンセル動作、ベリファイ動作、及び負電圧印加動作が開始されると、ステップＳ５１において、リセット動作が実行される。このとき、メモリセルアレイ１の電圧印加状態は、図２２及び図２３に示す状態である。次に、ステップＳ５２において、キャンセル動作１が実行される。このとき、メモリセルアレイ１の電圧印加状態は、図２２及び図２３に示す状態である。次に、ステップＳ５３において半選択メモリセルＭＣへの負電圧印加動作が実行される。このとき、メモリセルアレイ１の電圧印加状態は、図２２及び図２３に示す状態である。
次に、ステップＳ５４において、キャンセル動作２及びベリファイ動作が実行される。このとき、メモリセルアレイ１の電圧印加状態は、図２２及び図２３に示す状態である。次に、ステップＳ５５において半選択メモリセルＭＣへの負電圧印加動作が実行される。このとき、メモリセルアレイ１の電圧印加状態は、図２２及び図２３に示す状態である。
ステップＳ５６において、ベリファイ動作時に選択メモリセルＭＣ２０を介してビット線ＢＬ０に流れる電流Ｉｒｅａｄと判定値Ｉｔｈとを比較する。電流Ｉｒｅａｄが判定値Ｉｔｈ以上であれば、選択メモリセルＭＣ２０はセット状態であると判定され、再度ステップＳ５１のリセット動作が実行される。一方、電流Ｉｒｅａｄが判定値Ｉｔｈより小さければ、選択メモリセルＭＣ２０はリセット状態へ変化していると判定され、動作は終了する。
［効果］
本実施の形態に係る半導体記憶装置において、リセット動作、キャンセル動作、及びベリファイ動作を実行する。キャンセル動作時の電圧印加により、半選択メモリセルＭＣの可変抵抗素子ＶＲのディスターブが解消される。また、半選択メモリセルＭＣのキャンセル動作と選択メモリセルＭＣのベリファイ動作を同時に実行している。そのため、リセット動作後のメモリセルアレイ１に対してベリファイ動作を実行する場合でも、ベリファイ動作のために、動作時間を必要とすることがなく、半導体記憶装置の動作時間を低減することができる。
本実施の形態に係る半導体記憶装置において、リセット動作、キャンセル動作、及びベリファイ動作を実行する。キャンセル動作時の電圧印加により、半選択メモリセルＭＣの可変抵抗素子ＶＲのディスターブが解消される。また、半選択メモリセルＭＣのキャンセル動作と選択メモリセルＭＣのベリファイ動作を同時に実行している。そのため、リセット動作後のメモリセルアレイ１に対してベリファイ動作を実行する場合でも、ベリファイ動作のために、動作時間を必要とすることがなく、半導体記憶装置の動作時間を低減することができる。
本実施の形態に係る半導体記憶装置において、キャンセル動作の後に半選択メモリセルＭＣに対して負電圧印加動作を実行する。これにより、キャンセル動作後の半選択メモリセルＭＣを所望のセット状態に確実に設定することができる。
［第５の実施の形態の制御回路］
次に、図２６を参照して、第５の実施の形態の動作を実行するための制御回路について説明する。図２６は、実施の形態の動作を制御する制御回路の回路図である。図２６に示す制御回路は、負電圧印加動作の制御を実行するため、回路Ｃ５、Ｃ６、Ｃ７を設けた点において、図１５に示す制御回路と異なる。
次に、図２６を参照して、第５の実施の形態の動作を実行するための制御回路について説明する。図２６は、実施の形態の動作を制御する制御回路の回路図である。図２６に示す制御回路は、負電圧印加動作の制御を実行するため、回路Ｃ５、Ｃ６、Ｃ７を設けた点において、図１５に示す制御回路と異なる。
図２６に示す信号ＷＲＳＴ１、信号ＷＲＳＴ２は、それぞれ、負電圧印加動作１、負電圧印加動作２の際に“Ｈ”となる制御信号である。また、信号ｂＷＲＳＴ１、信号ｂＷＲＳＴ２は、それぞれ、負電圧印加動作１、負電圧印加動作２の際に“Ｌ”となる制御信号である。
通常のデータ読み出し動作時には、電源ノードＶＸＸは電圧Ｖｒｅａｄ／２、電源ノードＶＹＹは電圧ＶＨＲ（＝Ｖｒｅａｄ＋所定電圧Ｖα（Ｖαは例えば２〜３Ｖ程度））、電源ノードＶＺＺは電圧Ｖｒｅａｄ、電源ノードＶＷＷは電源電圧ＶＤＤ、電源ノードＶＡＡは電圧Ｖｒｅａｄ、電源ノードＶＩＢは読み出し電流バイアス用電圧ＶＩＲに設定される。
セット動作時には、電源ノードＶＸＸは電圧Ｖｓ／２、電源ノードＶＹＹは電圧ＶＨＳ（＝Ｖｓ＋所定電圧Ｖβ（Ｖβは例えば３〜４Ｖ程度））、電源ノードＶＺＺは電圧Ｖｓ、電源ノードＶＷＷは電源電圧ＶＤＤ、電源ノードＶＡＡは電圧Ｖｓ、電源ノードＶＩＢはセット動作時の電流制限用バイアス電圧ＶＩＳに設定される。
リセット動作時には、電源ノードＶＸＸは電圧Ｖｒ／２、電源ノードＶＹＹは電源電圧ＶＤＤ、電源ノードＶＺＺは接地電圧ＶＳＳ、電源ノードＶＷＷは電圧Ｖｒ、電源ノードＶＡＡは電圧Ｖｒ、電源ノードＶＩＢは接地電圧ＶＳＳに設定される。
キャンセル動作時には、電源ノードＶＸＸは接地電圧ＶＳＳ、電源ノードＶＹＹは電圧ＶＨＲ、電源ノードＶＺＺは電圧Ｖｒｅａｄ、電源ノードＶＷＷは電源電圧ＶＤＤ、電源ノードＶＡＡは接地電圧ＶＳＳ、電源ノードＶＩＢは読み出し電流バイアス用電圧ＶＩＲに設定される。
ベリファイ動作時には、電源ノードＶＸＸは電圧Ｖｒｅａｄ、電源ノードＶＹＹは電圧ＶＨＲ、電源ノードＶＺＺは電圧Ｖｒｅａｄ、電源ノードＶＷＷは電源電圧ＶＤＤ、電源ノードＶＡＡは電圧ＶＨＲ、電源ノードＶＩＢは読み出し電流バイアス用電圧ＶＩＲに設定される。
負電圧印加動作１時には、電源ノードＶＸＸは電圧Ｖ１、電源ノードＶＹＹは電源電圧ＶＤＤ、電源ノードＶＺＺは接地電圧ＶＳＳ、電源ノードＶＷＷは電源電圧ＶＤＤ、電源ノードＶＡＡは電圧ＶＨＲ、電源ノードＶＩＢは接地電圧ＶＳＳに設定される。負電圧印加動作２時には、電源ノードＶＸＸは接地電圧ＶＳＳ、電源ノードＶＹＹは電源電圧ＶＤＤ、電源ノードＶＺＺは接地電圧ＶＳＳ、電源ノードＶＷＷは電圧Ｖ１、電源ノードＶＡＡは接地電圧ＶＳＳ、電源ノードＶＩＢは接地電圧ＶＳＳに設定される。
この制御回路及び電源ノードの制御により、上述の負電圧印加動作１及び負電圧印加動作２を実行することができる。
この制御回路及び電源ノードの制御により、上述の負電圧印加動作１及び負電圧印加動作２を実行することができる。
［第６の実施の形態］
次に、本発明の第６の実施の形態を、図２７及び図２８を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の実施の形態は、ベリファイ動作時のデータ読み出しをビット線ＢＬに流れる電流に基づいて行うものとして説明した。以下の第６の実施形態では、ベリファイ動作は、ワード線ＷＬに流れる電流に基づいて行うものとして説明する。
次に、本発明の第６の実施の形態を、図２７及び図２８を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の実施の形態は、ベリファイ動作時のデータ読み出しをビット線ＢＬに流れる電流に基づいて行うものとして説明した。以下の第６の実施形態では、ベリファイ動作は、ワード線ＷＬに流れる電流に基づいて行うものとして説明する。
図２７は、本実施の形態のキャンセル動作及びベリファイ動作時における電圧印加状態を示す図である。図２８は、本実施の形態のリセット動作、キャンセル動作、及びベリファイ動作を説明するフローチャートである。本実施の形態では、選択ビット線ＢＬ０及び選択ワード線ＷＬ２に接続されたメモリセルＭＣ２０を選択メモリセルＭＣとしてリセット動作を実行し、半選択メモリセルＭＣ２１、ＭＣ２２、ＭＣ１０、ＭＣ００に対してキャンセル動作を実行する例を説明する。
本実施の形態のキャンセル動作及びベリファイ動作では、半選択メモリセルＭＣ１０、ＭＣ００に可変抵抗素子ＶＲのディスターブを解消させるキャンセル動作１を実行すると同時にベリファイ動作を実行する。半選択メモリセルＭＣ２１、ＭＣ２２に可変抵抗素子ＶＲのディスターブを解消させるキャンセル動作２を実行する際には、ベリファイ動作は実行しない。
図２７に示すように、キャンセル動作１では、ビット線ＢＬ０に、可変抵抗素子ＶＲのディスターブを解消させることのできるキャンセル電圧Ｖｃａｎｃｅｌが印加される。ビット線ＢＬ１、ＢＬ２、及びワード線ＷＬ０、ＷＬ１、ＷＬ２の電位は０Ｖとする。この電圧の印加時間は、キャンセル電圧印加時間Ｔｃａｎｃｅｌである。
このキャンセル電圧Ｖｃａｎｃｅｌは、選択メモリセルＭＣ２０からデータを読み出すことのできる電圧Ｖｒｅａｄと同一の値に設定されている。電圧Ｖｒｅａｄは、上述のように、選択メモリセルＭＣ２０がセット状態にあるか、リセット状態にあるかを判定できる電圧である。この電圧Ｖｒｅａｄが印加された際に、ワード線ＷＬ２に流れる電流Ｉｒｅａｄを読み出して、判定値Ｉｔｈと比較する。選択メモリセルＭＣ２０に流れる電流が判定値Ｉｔｈより小さければ、選択メモリセルＭＣ２０はリセット状態へ変化していると判定され、動作は終了する。一方、選択メモリセルＭＣ２０に流れる電流が判定値Ｉｔｈ以上であれば、選択メモリセルＭＣ２０はセット状態であると判定され、再度リセット動作が実行される。このように、本実施の形態の半導体記憶装置においては、キャンセル動作１とベリファイ動作とが同時に実行される。この場合、キャンセル電圧印加時間Ｔｃａｎｃｅｌが読み出し電圧印加時間Ｔｒｅａｄと等しい。
なお、このベリファイ動作時に、電流値を読み出すワード線ＷＬ２に接続された半選択メモリセルＭＣ２１、ＭＣ２２には電圧が印加されていない。そのため、半選択メモリセルＭＣ２１、ＭＣ２２を介してワード線ＷＬに電流が流れることはなく、選択メモリセルＭＣ２０の状態を正確に読み出すことができる。
図２８は、上述の動作を説明するフローチャートである。リセット動作、キャンセル動作、及びベリファイ動作が開始されると、ステップＳ６１において、リセット動作が実行される。このとき、メモリセルアレイ１の電圧印加状態は、図２７に示す状態である。次に、ステップＳ６２において、キャンセル動作２が実行される。このとき、メモリセルアレイ１の電圧印加状態は、図２７に示す状態である。ただし、このキャンセル動作２を実行しているときには、ベリファイ動作は実行しない。そして、ステップＳ６３において、キャンセル動作１及びベリファイ動作が実行される。このとき、メモリセルアレイ１の電圧印加状態は、図２７に示す状態である。
ステップＳ６４において、ベリファイ動作時に選択メモリセルＭＣ２０を介してワード線ＷＬ２に流れる電流Ｉｒｅａｄと判定値Ｉｔｈとを比較する。電流Ｉｒｅａｄが判定値Ｉｔｈ以上であれば、選択メモリセルＭＣ２０はセット状態であると判定され、再度ステップＳ６１のリセット動作が実行される。一方、電流Ｉｒｅａｄが判定値Ｉｔｈより小さければ、選択メモリセルＭＣ２０はリセット状態へ変化していると判定され、動作は終了する。
［効果］
本実施の形態に係る半導体記憶装置において、リセット動作、キャンセル動作、及びベリファイ動作を実行する。キャンセル動作時の電圧印加により、半選択メモリセルＭＣの可変抵抗素子ＶＲのディスターブが解消される。また、半選択メモリセルＭＣのキャンセル動作と選択メモリセルＭＣのベリファイ動作を同時に実行している。そのため、リセット動作後のメモリセルアレイ１に対してベリファイ動作を実行する場合でも、ベリファイ動作のために、動作時間を必要とすることがなく、半導体記憶装置の動作時間を低減することができる。
本実施の形態に係る半導体記憶装置において、リセット動作、キャンセル動作、及びベリファイ動作を実行する。キャンセル動作時の電圧印加により、半選択メモリセルＭＣの可変抵抗素子ＶＲのディスターブが解消される。また、半選択メモリセルＭＣのキャンセル動作と選択メモリセルＭＣのベリファイ動作を同時に実行している。そのため、リセット動作後のメモリセルアレイ１に対してベリファイ動作を実行する場合でも、ベリファイ動作のために、動作時間を必要とすることがなく、半導体記憶装置の動作時間を低減することができる。
本実施の形態に係る半導体記憶装置において、ベリファイ動作時の電流読み出しは、ワード線ＷＬを利用して行う。ベリファイ動作時の電流読み出しは、ワード線ＷＬを利用して実行することも可能であるし、ビット線ＢＬを利用して実行することも可能となるため、半導体記憶装置の設計が容易になる。
［第６の実施の形態の制御回路］
次に、図２９を参照して、第６の実施の形態の動作を実行するための制御回路について説明する。図２９は、実施の形態の動作を制御する制御回路の回路図である。
次に、図２９を参照して、第６の実施の形態の動作を実行するための制御回路について説明する。図２９は、実施の形態の動作を制御する制御回路の回路図である。
図２９に示す信号ＲＥＡＤ、信号ＳＥＴ、信号ＲＥＳＥＴ、信号ＣＮＣＬ、信号ＲＶＲＥＡＤは、それぞれ、通常のデータ読み出し動作、セット動作、リセット動作、キャンセル動作、リセット時のベリファイ動作時に“Ｈ”となる制御信号である。また、信号ｂＲＥＡＤ、信号ｂＳＥＴ、信号ｂＲＥＳＥＴ、信号ｂＣＮＣＬは、それぞれ、通常のデータ読み出し動作、セット動作、リセット動作、キャンセル動作時に“Ｌ”となる制御信号である。これにより、回路Ｃ１１、Ｃ１２、Ｃ１３が制御されて、各動作が別個に実行可能になる。
通常のデータ読み出し動作時には、電源ノードＶＸＸは電圧Ｖｒｅａｄ／２、電源ノードＶＹＹは電源電圧ＶＤＤに設定される。セット動作時には、電源ノードＶＸＸは電圧Ｖｓ／２、電源ノードＶＹＹは電圧Ｖｓに設定される。リセット動作時には、電源ノードＶＸＸは電源電圧ＶＤＤ、電源ノードＶＹＹは電源電圧ＶＤＤに設定される。キャンセル動作時には、電源ノードＶＸＸは電圧Ｖｒｅａｄ、電源ノードＶＹＹは電圧Ｖｒｅａｄに設定される。ベリファイ動作時には、電源ノードＶＸＸは電圧Ｖｒｅａｄ、電源ノードＶＹＹは電圧Ｖｒｅａｄに設定される。また、ノードＶＮＮは接地電位より低い負電圧（例えば−２Ｖ）に設定される。
読み出し動作及びセット動作時には、選択ビット線ＢＬの電圧は、フィードバック型のビット線電圧設定用の増幅器Ａ１１及びトランジスタＮ１２、Ｎ１３により設定される。通常の読み出し動作は、選択ビット線ＢＬに接続された増幅器Ａ１２において、基準電圧ＶＲＥＦと、読み出し用バイアス電圧ＶＩＲにより決定されるトランジスタＰ１５、Ｐ１４が流す電流及び選択メモリセルＭＣがその状態に応じて流す電流により決定されるトランジスタＰ１４のドレイン電圧との電圧の大小を比較することにより行われる。増幅器Ａ１２の出力ＳＡＯが読み出し動作の結果となる。選択メモリセルＭＣがセット状態の場合、出力信号ＳＡＯが“Ｈ”となり、リセット状態の場合、出力信号ＳＡＯが“Ｌ”となる。
また、ベリファイ動作は、選択ワード線ＷＬに接続された増幅器Ａ１４において、フィードバック型のワード線接地用の増幅器Ａ１３の出力電圧と、参照電圧ＶＲＥＦ＿ＲＶＲとの大小を比較することにより行われる。選択メモリセルＭＣがリセット状態になると、増幅器Ａ１４の出力信号ＳＡＯ＿ＲＶＲは、“Ｌ”となる。この制御回路によって、上述の各動作を実行することができる。
また、ベリファイ動作は、選択ワード線ＷＬに接続された増幅器Ａ１４において、フィードバック型のワード線接地用の増幅器Ａ１３の出力電圧と、参照電圧ＶＲＥＦ＿ＲＶＲとの大小を比較することにより行われる。選択メモリセルＭＣがリセット状態になると、増幅器Ａ１４の出力信号ＳＡＯ＿ＲＶＲは、“Ｌ”となる。この制御回路によって、上述の各動作を実行することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上述の各実施の形態において別個に説明した動作は、それぞれ組み合わせて実行することが可能である。
１・・・メモリセルアレイ、 ２・・・カラム制御回路、 ３・・・ロウ制御回路、 ＷＬ・・・ワード線、 ＢＬ・・・ビット線、 ＭＣ・・・メモリセル、 ＶＲ・・・可変抵抗素子、 ＥＬ・・・電極。
Claims (5)
- 複数の第１配線と、
前記第１配線に交差するように延びる複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルと、
前記メモリセルに印加する電圧を制御する制御回路とを備え、
前記制御回路は、前記可変抵抗素子を第１の電圧で導通するリセット状態に変化させるリセット動作時に、選択第１配線及び選択第２配線に接続された選択メモリセルに第１の極性のリセット電圧を印加するリセット動作を実行可能に構成されており、
前記制御回路は、前記選択第１配線又は選択第２配線のいずれか一方に接続され、前記リセット動作時に前記リセット電圧に満たない電圧が印加された非選択メモリセルに対し、前記第１の極性とは逆の第２の極性のキャンセル電圧を印加するキャンセル動作を実行すると同時に、前記選択メモリセルに対して前記第２の極性の読み出し電圧を印加して前記選択メモリセルの状態を読み出すベリファイ動作を実行可能に構成されており、
前記キャンセル電圧と前記読み出し電圧とは、同一の電圧値である
ことを特徴とする半導体記憶装置。 - 前記キャンセル動作は、前記選択第１配線に接続された前記非選択メモリセルに対して、前記キャンセル電圧を印加する第１キャンセル動作と前記選択第２配線に接続された前記非選択メモリセルに対して、前記キャンセル電圧を印加する第２キャンセル動作とを含み、
前記制御回路は、前記第１キャンセル動作又は前記第２キャンセル動作のいずれか一方とともに前記ベリファイ動作を実行するよう構成されている
ことを特徴とする請求項１記載の半導体記憶装置。 - 前記制御回路は、前記第１キャンセル動作又は前記第２キャンセル動作の一方を、前記ベリファイ動作とともに複数回実行した後、前記第１キャンセル動作又は前記第２キャンセル動作の他方を実行するよう構成されている
ことを特徴とする請求項２記載の半導体記憶装置。 - 前記制御回路は、前記リセット動作時に、前記選択第１配線に第１リセット電圧、前記選択第２配線に第２リセット電圧、非選択第１配線及び非選択第２配線に第３リセット電圧を印加し、前記第１キャンセル動作時に、前記選択第１配線に第１キャンセル電圧、前記選択第２配線に第２キャンセル電圧、前記非選択第１配線及び前記非選択第２配線に第３キャンセル電圧を印加し、前記第２キャンセル動作時に、前記選択第１配線に第４キャンセル電圧、前記選択第２配線に第５キャンセル電圧、前記非選択第１配線及び前記非選択第２配線に第３キャンセル電圧を印加するよう構成されており、
前記第３リセット電圧及び前記第３キャンセル電圧は、同一の電圧値である
ことを特徴とする請求項２又は３記載の半導体記憶装置。 - 前記制御回路は、前記キャンセル電圧を印加した前記非選択メモリセルに対し、前記第１の極性であり、且つ、電圧値又は電圧印加時間の少なくともいずれか一方が前記リセット電圧よりも小さく設定される弱リセット電圧を印加するよう構成されている
ことを特徴とする請求項１乃至４のいずれか記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013052785A JP5793526B2 (ja) | 2013-03-15 | 2013-03-15 | 半導体記憶装置 |
| US14/017,250 US8995168B2 (en) | 2013-03-15 | 2013-09-03 | Semiconductor storage device |
| US14/626,579 US9424919B2 (en) | 2013-03-15 | 2015-02-19 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013052785A JP5793526B2 (ja) | 2013-03-15 | 2013-03-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014179146A true JP2014179146A (ja) | 2014-09-25 |
| JP5793526B2 JP5793526B2 (ja) | 2015-10-14 |
Family
ID=51526437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013052785A Expired - Fee Related JP5793526B2 (ja) | 2013-03-15 | 2013-03-15 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8995168B2 (ja) |
| JP (1) | JP5793526B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9595327B2 (en) | 2015-03-06 | 2017-03-14 | Kabushiki Kaisha Toshiba | Variable resistance memory device and verify method thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI640006B (zh) * | 2017-08-16 | 2018-11-01 | 華邦電子股份有限公司 | 電阻式記憶體儲存裝置及其寫入方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4313372B2 (ja) * | 2005-05-11 | 2009-08-12 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| JP2011146111A (ja) * | 2010-01-18 | 2011-07-28 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
| JP5300796B2 (ja) * | 2010-07-13 | 2013-09-25 | 株式会社東芝 | 抵抗変化型メモリ |
| JP5404683B2 (ja) | 2011-03-23 | 2014-02-05 | 株式会社東芝 | 抵抗変化メモリ |
| US9230646B2 (en) * | 2013-04-25 | 2016-01-05 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and control method thereof |
-
2013
- 2013-03-15 JP JP2013052785A patent/JP5793526B2/ja not_active Expired - Fee Related
- 2013-09-03 US US14/017,250 patent/US8995168B2/en active Active
-
2015
- 2015-02-19 US US14/626,579 patent/US9424919B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9595327B2 (en) | 2015-03-06 | 2017-03-14 | Kabushiki Kaisha Toshiba | Variable resistance memory device and verify method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US20150162083A1 (en) | 2015-06-11 |
| US9424919B2 (en) | 2016-08-23 |
| JP5793526B2 (ja) | 2015-10-14 |
| US20140268999A1 (en) | 2014-09-18 |
| US8995168B2 (en) | 2015-03-31 |
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|
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|
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