CN101919046B - 采用双金属镶嵌工艺和压印光刻形成三维存储器阵列中的存储器线和通路的方法和装置 - Google Patents

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Abstract

本发明提供采用多深度压印光刻掩模以及金属镶嵌工艺来形成三维存储器阵列的系统、装置和方法。描述了用于制造三维存储器中的存储器层的压印光刻掩模。该掩模包括：形成具有特征的半透明材料，该特征用于在金属镶嵌工艺中采用的转移材料中做出压印，该掩模具有多个压印深度。至少一个压印深度对应于用于形成存储器线的沟槽，且至少一个深度对应于用于形成通路的孔。还公开了许多其他方面。

Description

采用双金属镶嵌工艺和压印光刻形成三维存储器阵列中的存储器线和通路的方法和装置
本申请要求下面的美国非临时专利申请的优先权，其全部内容通过引用结合于此：
2007年12月31日提交的标题为“METHODS AND APPARATUSFORFOMING MEMORY LINES AND VIAS IN THREE DIMENSIONALMEMORY ARRAYSUSING DAMASCENE PROCESS AND IMPRINTLITHOGRAPHY”的美国专利申请序号第11/967,638号(律师案号第SD-MXD-347号)；
交叉引用的相关申请
本申请涉及下面的发明申请，其每个的全部内容通过引用结合于此，用于所有目的。
2003年12月5日提交的标题为“High Density Contact to RelaxedGeometry Layers(与松弛几何层的高密度接触)”的美国专利申请序号第10/728,451号；
2007年5月21日提交的标题为“Memory Array Incorporating MemoryCells Arranged in NAND Strings(并入排列为NAND串的存储器单元的存储器阵列)”的美国专利申请序号第11/751,567号；
2002年12月31日提交的标题为“Programmable Memory Array StructureIncorporating Series-Connected Transistor Strings and Methods for Fabricationand Operation of Same(并入串联连接的晶体管串的可编程存储器阵列结构及其制造和操作方法)”的美国专利申请序号第10/335,078号；以及
2005年10月4日提交的标题为“Selective Oxidation of Silicon in Diode，TFT，and Monolithic Three Dimensional Memory Arrays(二极管、TFT、以及单片三维存储器阵列中硅的选择氧化)”的美国专利第6,951,780号。
技术领域
本申请涉及半导体制造技术，更具体涉及采用双金属镶嵌工艺和压印光刻形成三维存储器阵列中的存储器线和通路(Via)。
背景技术
深通路(例如，单片三维存储器阵列中跨越和/或连接多级存储器元件的通路，也已知为下面将要描述的Z通路(Zia))的形成通常需要采用相对昂贵的先进蚀刻工具。此外，形成深通路包含的每个掩模步骤通常需要使用相对昂贵的先进沉浸式光刻(immersion lithography)工具和技术。此外，当特征尺寸达到32nm至15nm时采用沉浸式光刻形成深通路，将变得更加昂贵，甚至是不可能的。从而，需要的是不要求采用沉浸式光刻并降低制造采用深通路的深、亚微米三维存储器阵列的制造成本的方法和装置。
发明内容
根据本发明的方面，提供一种三维存储器阵列中的存储器层的形成方法。此方法包括形成具有多个深度的模板，其中至少一个深度对应于第一存储器线，且其中至少一个深度对应于通路；将模板压印到转移材料中；固化转移材料；并采用压印和固化的转移材料形成存储器层。
根据其他方面，本发明提供一种三维存储器阵列中的存储器层。此存储器层包含多个存储器线和通路，多个存储器线和通路通过金属镶嵌工艺采用具有多个深度的压印光刻模板形成，其中至少一个深度对应于通路，且其中至少一个深度对应于通路；以及工作耦合于存储器线的多个存储器单元。
根据其他方面，本发明提供一种用于制造三维储存器中的存储器层的压印光刻掩模。此掩模包括：形成有特征的半透明材料，该特征用于在压印金属镶嵌工艺采用的转移材料中做出压印，该掩模具有多个压印深度。至少一个压印深度对应于用于形成存储器线的沟槽，且其中至少一个深度对应于用于形成通路的孔。
根据其它方面，本发明提供一种三维存储器阵列，其包括叠置形成且通过垂直Z通路彼此电性耦合的多个水平存储器层，和包含多个存储器线和通路的存储器层，多个存储器线和通路两者同时采用压印光刻掩模形成，该Z通路由每个存储器层中对准的通路形成。
从下面的具体描述、所附权利要求以及附图中，本发明的其它特征和方面将变得更加明显。
附图说明
图1是根据本发明的实施例的简化的示例三维存储器阵列的交错字线和位线的结构表示的透视图。
图2是示例压印光刻模板的透视图，其适于形成根据本发明实施例的图1的三维存储器结构的存储器线。
图3是第二示例压印光刻模板的透视图，其适于形成根据本发明实施例的三维存储器结构的存储器线。
图4AX至4DX以及4AY至4DY描绘具有各种工艺层的衬底的一序列截面图(分别从前面(X)和侧面(Y)透视)，该序列表示根据本发明实施例的形成存储器线的层和通路的方法。
图5A至5D描绘根据本发明实施例的连接邻近字线层和在不同的深度的位线(如果有位线的话)的Z通路的不同的柱的截面图。
图6是适于形成根据本发明实施例的三维存储器阵列的存储器线的第三示例压印光刻掩模的透视图。
具体实施方式
本发明提供一种用于形成三维存储器阵列(例如，具有在单个衬底上的多个层级和/或形成在不同衬底上并随后接合在一起的多个二维阵列的堆叠层级的单片三维存储器阵列)的方法和装置，其采用双深度压印光刻掩模(例如，3D模板)以同时形成到邻近的存储器层级的分别用于存储器线和通路的沟槽和孔。更具体地，每个线和通路都是采用双金属镶嵌工艺而形成的，其中，双金属镶嵌工艺的第一特征可以是字线或位线，且第二特征可以是从字线或位线引出的通路。在一些实施例中，多深度压印光刻掩模可被用以同时形成用于存储器线和通路沟槽的沟槽和不同深度的孔，该不同深度的孔到诸如其它位线和/或字线的不同的深度特征，以及到邻近的存储器层级。
在本发明的另一方面中以及在一些实施例中，存储器线可被交错，使得形成为在每条线的一端的延伸部的扩大的接触衬垫区域以交替的方式被设置在三维存储器阵列的相对侧。换句话说，邻近的线在相对彼此的相对端可具有它们的相关的扩大的衬垫区域。从而，该交错为扩大的衬垫区域提供附加区域，扩大的衬垫区域被设置以接触从其它存储器线延伸的通路。通过扩大衬垫区域，与通路对准变得不那么难。
在一些实施例中，如上所述字线和位线都可形成有从字线和位线延伸的通路。在一些实施例中，只有字线可与通路同时形成。在这样的实施例中，用于字线的压印光刻掩模可具有两个深度：第一深度，用于形成字线；以及第二深度，用以形成将达到下一个字线的全深度通路和达到下一个位线的相对短通路的孔。在这样的实施例中，通路形状可以覆盖位线边缘。类似地，在一些实施例中，仅位线可与通路同时形成。在一些实施例中，采用的压印光刻掩模可具有三个深度：第一深度，用于形成字线；第二深度，用以形成到达下一个字线的全深度通路的孔；以及第三深度，用以形成达到下一个位线的相对短通路的孔。在一些实施例中，采用的压印光刻掩模可具有四个深度：第一深度，用于形成字线；第二深度，用以形成到达下一个字线的全深度通路的孔；第三深度，用于形成到达上部位线层的相对短深度通路的孔；以及第四深度，用于形成达到较低位线层的中间深度通路的孔。可以采用具有其他数目的深度的其它压印光刻掩模。
在一些实施例中，根据本发明的多层级存储器阵列包括形成在几个存储器平面或存储器层级的每一个上的存储器单元。在多于一层上的存储器单元串可连接到单个层上的全局位线。为了更方便地连接到存储器阵列的支持电路(support circuitry)，支持电路可设置在阵列下面的衬底中，这样的全局位线可设置在所有存储器层级下面的单片集成电路的层上。在一些实施例中，这样的全局位线层可位于多个存储器层级的中间或在该阵列上面，且可采用多于一个全局位线。此外，在多于一个层上的存储器单元串也可连接到单个层上的共用的偏压节点(bias node)，共用的偏压节点可设置在所有存储器单元上方。在一些实施例中，共用的偏压节点可位于多个存储器层级的中间，或在阵列下方。共用的偏压节点可类似地被设置在多于一个层上。
因为一些存储器排列(例如，无镜的排列)可对每个邻近的存储器单元串采用全局位线，所以全局位线的节距可比其它排列更紧密，在其它排列中相邻的存储器单元串共用相同的全局位线。为减轻全局位线节距的问题，在某些实施例中，全局位线可在两个或更多个布线层上布线。例如，偶数存储器单元串可与设置在一个全局位线层上的全局位线相关，而奇数存储器单元串可与设置在另一个全局位线层上的全局位线相关。从而，可以希望在字线层之间具有下至位线的不同层级的通路。也可以希望使通路错开以帮助与存储器单元串的节距匹配，且所需的全局位线节距放大到单独的存储器单元串的节距的两倍。
也可采用接触多于两个的垂直相邻层的垂直通路，特别是对于具有多于一个存储器单元平面的三维阵列。这样的垂直连接可通常被称为“Z通路(zia)”以表示在z方向上连接多于一个层的通路型结构。优选的Z通路结构及其形成的相关方法在2003年3月18日授权给Cleeves的美国专利第6,534,403号中被描述，其公开内容通过引用整体结合于此。
参考图1，其描绘了简化的示例三维存储器阵列的交错字线102和位线104的结构表示100的透视图。所描绘的交错的存储器线102、104示出通过本发明方法和装置形成的特征。形成三维存储器阵列的传统方面的细节可在先前并入的美国专利申请第11/751,567号中找到。在其它实施例中，根据本发的明图1的多层级存储器阵列包括存储器单元(未示出)，其包括在字线102和位线104的交叉位置处的串联的垂直二极管和电阻变化层。这样的交叉点二极管存储器阵列的示例在以上参考的美国专利6951780中被具体描述。在本发明中，每条字线102(以及每条位线104)可包括在字线102(或位线104)的一端的扩大的接触衬垫区域106。从每条字线102和每条位线104向下延伸的通路108被对准以接触扩大的接触衬垫区域106。从而，通过交错，通路108到下面的存储器阵列线102、104的对准被放松。交错增强了压印光刻的优点，通过允许使用最小的节距而又享受对于通路对准的更大容限。在这样的实施例中，线宽和节距可比通路对准变化被更多地调整比例。例如，22nm宽的字线102可以约44nm的节距形成，然而在通路位置处的有效线节距可约为88nm。在某些排列中，层之间的对准变化可大至22nm。本发明的方法是可调整规模的，因为金属镶嵌工艺允许在较小的特征尺寸形成更鲁棒的存储器线102、104。而且，关于填充孔以形成通路，通路的高宽比不会像制造现有技术的三维存储器排列那样有挑战性，每个存储器线层与通路108相关。注意，与现有技术三维存储器设计不同，每个字线层通过成形在位线层上的交错衬垫106和通路108连接到下一个字线层，且通路108与双金属镶嵌的位线层相关。
参考图2，其描绘了压印光刻掩模200或适于形成图1所示的三维存储器线阵列的存储器线102、104以及通路108的模板的示例。压印光刻掩模200或模板通过蚀刻希望的图案到由例如水晶或熔融石英制成的半透明的空白板中而形成。如所示，压印掩模200包括具有较宽的着陆台(landing)206的交错轨(rail)202(对应于沟槽)，较宽的着陆台在轨202的交替端处以形成接触衬垫。柱形物208(对应于通路)从每个着陆台的顶表面向上突出。压印光刻掩模200可以通过任何可被用以图案化掩模200的技术(例如，32nm、16nm、9nm光刻工艺；沉浸式光刻等)可实现的最小尺寸(例如，线宽和节距)形成。因为单个掩模200可被重复使用以形成许多互连结构层，掩模200的制造成本可分散到每次使用掩模200。从而通过本发明的方法和装置可实现净生产成本的减少。
在操作中，压印光刻掩模200从所述取向反转，且被用于压印其互补形状到液体转移层中。液体转移层随后通过暴露于光(例如，紫外线)或其它直接经过半透明的压印光刻掩模200透射的辐照被硬化或固化。如下面将更详细地描述的，在氧化蚀刻期间可采用硬化的或固化的转移层，以转移压印光刻掩模200的特征到电介质(例如，氧化物)层中。
参考图3，描绘了压印光刻掩模的第二示例300或适于形成三维存储器阵列的存储器线和通路的模板。简化的示例掩模300对应于下面关于图4AX至4DX以及4AY至4DY所述的工艺顺序中采用的掩模300。如图3中截面切线X-X和视图箭头所示，图4AX、4BX、4CX和4DX是一序列的工艺步骤的截面图，其示出在制造存储器阵列中使用的电介质层中沟槽和孔的形成。如图3所示，各个图的顺序是从沟槽的长度向下看，背离压印光刻掩模300的柱形物。此外，如图3中截面切线Y-Y和视图箭头所示，图4AY、4DY、4AY和4DY也是一序列工艺步骤的截面图，示出电介质层中沟槽和孔的形成。然而也如图3所示，这些透视图是穿过沟槽和通道孔看的，压印光刻掩模300的柱形物设置在截面图的左手边。由于采用上述压印光刻模板200，压印光刻模板300或模板的第二示例可通过蚀刻希望的图案到例如由水晶或熔融石英制成的半透明的空白板中而形成。此外，压印光刻模板300也可以通过任何可用以图案化掩模300的技术(例如，32nm、16nm、9nm光刻技术、沉浸式光刻等)可实现的最小尺寸(例如，线宽和节距)形成。如上所述，因为单个掩模可被重复使用以形成许多层互连结构，掩模300的制造成本可分散到掩模300的每次使用。从而，通过本发明的方法和装置可实现净生产成本的降低。
参考图4AX至4DX以及图4AY至4DY，分别从前平面截面图和侧平面截面图描绘了用于三维存储器阵列的层的存储器线和通路的形成方法。注意如上所示，每对并排的图表示相同的工艺步骤的截面平面图，其中标号以X结尾的图是在图3的X-X截面切线的视图，标号以Y结尾的图是在图3的Y-Y截面切线的视图。在图4AX和4AY中描绘的步骤中，本发明的发明性工艺可开始于各种材料层402-408的初始排列，各种材料层402-408被选出以适合在存储器阵列或其他电路中形成希望的器件。
压印光刻掩模300显示为插入转移层402中。在转移层402以下，硬掩模404已沉积在电介质层406上，电介质层406在导体或布线层408上。转移层402有助于同时将存储器线图案和通路图案两者从压印光刻掩模300转移到电介质层406。在一些实施例中，转移层402可以是可光聚合的液体材料，其被旋涂或沉积在硬掩模层404上。当经受后续的蚀刻工艺时，该蚀刻工艺有助于希望的双金属镶嵌图案的转移，转移层402一旦被固化，优选提供高的蚀刻速率选择性。在一些实施例中，转移层402可以是抗蚀剂或传统的光致抗蚀剂和/或光固化材料，光致抗蚀剂诸如旋涂聚合物PMMA，光固化材料诸如Molecular Imprints Inc.出售的名字为S-FIL Monomat Ac01的光固化材料，其通过利用诸如100瓦特Hg-Se紫外线弧灯的光源暴露于I线辐照(例如，365纳米)可被固化。可利用的光固化材料的另一个示例是包括乙烯乙二醇二丙烯酸酯(3-丙烯醛基丙氧基)三(三甲基硅氧基)硅烷、t-丁基丙烯酸酯、以及2-羟基-2甲基-1-苯基-丙烷-1-酮。可采用其它能实行的材料。在一些实施例中，转移层402可具有在约500埃到约5,000埃的范围内的初始厚度。
在转移层402与电介质层406之间，可沉积硬掩模材料404。在一些实施例中，多晶半导体材料可用作硬掩模404，诸如多晶硅、多晶硅锗合金、多晶锗或任何其他合适的材料。在另外的实施例中，可采用诸如钨(W)材料。硬掩模材料层404的厚度可以是变化的厚度，取决于采用的蚀刻工艺参数。在一些实施例中，硬掩模材料404可具有初始厚度在约500埃至约3000埃范围内的初始厚度。
电介质层406是双金属镶嵌互连结构最终形成在其中的层。电介质层406可包括电介质材料或绝缘材料，包含硅基电介质材料、硅酸盐、低k材料等等。硅基电介质材料包括二氧化硅(SiO2)、氮化硅、氧氮化硅等等。硅酸盐包括氟掺杂的硅玻璃(FSG)、四乙氧基硅烷(TEOS)、硼磷四乙氧基硅烷(BPTEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、以及其他合适的材料和旋涂玻璃(SOG)。低k聚合物材料包括聚酰亚胺、氟化聚酰亚胺、聚硅倍二氧烷、苯并环丁烯(BCB)、聚(芳酯)、聚对二甲苯F、聚对二甲苯N、无定形聚四氟乙烯等等中的一个或多个。市售的低k材料的具体示例包括来自AlliedSignal的商标标识为FlareTM的低k材料，被认为是由全氟联苯和芳香双酚衍生的来的；来自Applied Materials的BlackDiamondTM；来自Asahi Chemical的ALCAP-S；来自Dow Chemical的SiLKTM和CycloteneTM、BCB；来自Dupont的Teflon、聚四氟乙烯；来自Dow Corning的XLK和3MS；来自Hitachi Chemical的HSG RZ25；来自HoneywellElectronic Materials的HOSPTM和NanoglassTM；来自JSR Microelectronics的LKD；来自Novellus的CORALTM和AF4；来自Battelle PNNL的中孔径的硅石；以及来自Schumacher的VeloxTM PAE-2。在一些实施例中，电介质层406可具有在约1500埃至约10,000埃的范围内的初始厚度。
在电介质层406下面，导电金属或布线层408可包括钨(W)或任何可行的导体。在一些实施例中，布线层408可具有在约1000埃至约2000埃范围内的厚度。布线层408可形成在衬底(未示出)和/或可以是另一个存储器层级的一部分上。
压印光刻掩模300被向下压到转移层402中。一旦掩模300在适当位置，转移层402随后通过暴露于直接通过半透明的压印光刻掩模300透射的光(例如，紫外线)或其它辐射(例如，电子束)被硬化。如图4BX和4BY所示，在转移层402被固化之后掩模300被移除，且掩模300的双金属镶嵌特征的互补版本保留。接着，蚀刻工艺被施加以形成图4CX和4CY所描绘的结构。在一些实施例中，在通道孔中暴露的硬掩模层404被初始地蚀刻掉。接着，在局部蚀刻通道孔中暴露的电介质层406期间，在沟槽区域中，转移层402被腐蚀通到硬掩模层404。
为了形成图4DX和4DY所描绘的最终结构，硬掩模层404在沟槽中的暴露的区域被蚀刻掉且随后暴露的电介质层406被蚀刻掉以形成最终的沟槽。电介质层406在通道孔中被先暴露的区域被向下蚀刻到布线层408以形成最终的通道孔。保留的电介质层406随后准备在沟槽和通道孔中容纳导电材料。
参考图5A至5D，描绘了表示连接邻近字线层以及在不同深度的字线(若有的话)的通路柱(这里称为Z通路)的各种不同的实施例的截面图。图5A描绘由形成Z通路的三个堆叠的通路508连接的水平字线502。标为“a”和“b”的两个深度分别对应沟槽和孔的深度，沟槽和孔分别由压印光刻掩模300的轨和柱形物形成。
图5B也描绘由形成Z通路的堆叠通路508连接的水平字线502。然而，在第三深度“c”的第三金属镶嵌特征被包含在图5B的结构中。在第三深度的肩部允许将垂直走线(即，进入页面和出离页面)的位线504连接到字线502，如所示。
类似地，图5C也描绘由形成Z通路的堆叠通路508连接的水平字线502以及采用在标为“d”的附加深度的肩部到位线504的连接。然而，注意深度d比深度c深。肩部的相对深度的该差异有助于到在不同深度的特征(例如，位线)的连接。图5D包括四个压印深度a、b、c、d，从而有助于到两个不同深度的位线的连接。
在三维存储器阵列的各种实施例中，可一起采用所述Z通路的不同组合。例如，在位线在两个不同深度走线的结构中，可以以交替的交错的方式采用图5B和5C的Z通路。图6描绘压印光刻掩模600的示例，其包括在四个不同深度a、b、c、d交错的金属镶嵌特征，其可被用于促进形成在不同深度c、d的位线504的互连。
前面的描述仅公开了本发明的示范性实施例。落入本发明范围内的以上公开实施例的修改对于本领域技术人员将是明显的。例如，尽管只描绘了具有最多四个压印深度的压印光刻掩模，在一些实施例中，可采用任何可行数目的压印深度。
因此，尽管结合其示范性实施例公开了本发明，应理解其它实施例可落入所附权利要求定义的本发明的精神和范围内。

Claims (21)

1.一种三维存储器阵列中存储器层的形成方法，所示方法包括：
形成具有多个深度的模板，其中至少一个深度对应于第一存储器线，且其中至少一个深度对应于通路；
压印所述模板到形成在硬掩模层上的转移材料层中，该硬掩模层形成在电介质层上，该电介质层形成在布线层上；
固化所述压印的转移材料层；以及
同时蚀刻所述压印并固化的转移材料层和电介质层，采用所述压印并固化的转移材料层形成存储器层，
压印所述模板到转移材料层中包括压印所述模板到所述转移材料层中，使得至少一个压印深度到达所述硬掩模层的区域。
2.权利要求1所述的方法，其中形成所述模板包括由水晶和熔融石英中至少一个形成所述模板。
3.权利要求1所述的方法，其中形成所述模板包括形成模板，其包括对应于多个存储器线的沟槽的多个轨。
4.权利要求1所述的方法，其中形成所述模板包括形成模板，其包括对应于多个通路的孔的多个柱形物。
5.权利要求1所述的方法，其中形成所述模板包括形成模板，其包括对应于多个通路的孔的多个柱形物以及对应于多个存储器线的沟槽的多个轨。
6.权利要求5所述的方法，其中形成所述模板包括在所述轨上形成所述柱形物。
7.权利要求6所述的方法，其中在所述轨上形成所述柱形物包括在每个邻近轨的交替相对端上形成柱形物。
8.权利要求7所述的方法，其中在所述轨上形成所述柱形物包括在所述轨上形成组合高度大于所述轨的单独高度的柱形物。
9.权利要求1所述的方法，其中形成所述模板包括形成模板，其包括对应于接触衬垫的多个着陆台。
10.权利要求1所述的方法，其中形成所述模板包括形成模板，其包括对应于通路的孔的多个柱形物、对应于存储器线的沟槽的多个轨、以及对应于接触衬垫的多个着陆台。
11.权利要求10所述的方法，其中形成所述模板包括在每个邻近轨的交替相对端上形成着陆台。
12.权利要求11所述的方法，其中形成所述模板包括所述着陆台上形成所述柱形物。
13.权利要求1所述的方法，其中形成所述模板包括形成包括多个柱形物的模板，其中至少一些所述柱形物包括至少一个肩部。
14.权利要求13所述的方法，其中形成所述包括多个柱形物的模板包括形成具有肩部的柱形物，该肩部设置在接触第二存储器线的深度。
15.权利要求1所述的方法，其中压印所述模板到转移材料层中包括压印所述模板到包括抗蚀剂的转移材料层中。
16.权利要求1所述的方法，其中压印所述模板到转移材料层中包括压印所述模板以在所述转移材料层中形成沟槽和孔的图案。
17.权利要求1所述的方法，其中采用所述压印并固化的转移材料层形成存储器层包括蚀刻通过所述模板到达的所述硬掩模层的区域。
18.权利要求17所述的方法，其中采用所述压印并固化的转移材料层形成存储器层包括蚀刻在所述硬掩模层的所述蚀刻区域下面的所述电介质区域，以形成至少一个通路孔。
19.权利要求1所述的方法，其中采用所述压印并固化的转移材料层形成存储器层包括蚀刻所述转移材料层下至所述硬掩模层。
20.权利要求19所述的方法，其中采用所述压印并固化的转移材料层形成存储器层包括通过蚀刻所述转移材料层下至所述硬掩模层，将被预先暴露的所述硬掩模层蚀刻掉。
21.权利要求20所述的方法，其中采用所述压印并固化的转移材料层形成存储器层包括部分蚀刻通过将所述硬掩模层蚀刻掉而被预先暴露的所述电介质层，所述硬掩模层通过蚀刻所述转移材料层下至所述硬掩模层被预先暴露，其中所述电介质层的所述部分蚀刻在电介质层中形成用于至少一个存储器线的沟槽。
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