JP5398727B2 - 抵抗変化メモリ - Google Patents
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Description
本発明は、抵抗変化素子を利用した抵抗変化メモリに関する。
近年、半導体装置の集積度が高くなることに伴い、これを構成するＬＳＩ素子の回路パターンは、ますます微細化していく。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。
メモリと呼ばれる記憶装置に関しても例外ではなく、高精度の加工技術を駆使して形成されたセルにおいて、記憶に必要となる一定の電荷を、より狭い領域で保持することが要請され続けている。
従来より、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリといった各種の半導体メモリが製造されているが、これらは、全てＭＯＳＦＥＴをメモリセルに使用しているため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。
このため、これらのパターンを形成するリソグラフィ技術にも、大きな負荷が課せられており、現在の量産コストの多くの部分を占めているリソグラフィ工程に係わるコストの上昇、即ち、製品コストの上昇要因となっている（例えば、応用物理 第６９巻 第１０号 ｐｐ１２３３−１２４０，２０００年，「半導体メモリ；ＤＲＡＭ」、 応用物理 第６９巻 第１２号 ｐｐ１４６２−１４６６，２０００年，「フラッシュメモリ，最近の話題」を参照）。
一方、近年、このような課題を克服する技術として、ダイオードに代表される非オーミック素子と抵抗変化素子とによりメモリセルが構成されるＲｅＲＡＭ(Resistive Random Access Memory)と呼ばれるメモリが提案されている。
ＲｅＲＡＭは、記憶に電荷の蓄積を用いず、ＭＯＳＦＥＴをメモリセルに使用することなく構成することが可能であることから、従来のトレンドを上回る高集積化を図ることが可能であると期待されている。
ところで、ＲｅＲＡＭのメモリセルに用いるダイオードに関しては、順方向に流れる電流の許容値及び逆方向に流れるリーク電流の許容値は、それぞれ、抵抗変化素子の特性に基づいた一定基準を満たす必要がある。しかし、高集積化が進み、メモリセルが微細化されると、この一定基準を満たすために、技術的に多くの課題を解決しなければならない。
例えば、セルサイズ（平面形状を正方形と仮定した場合のサイズ）が数十ｎｍ×数十ｎｍの場合、低抵抗状態から高抵抗状態に遷移させるリセット動作において、１μＡ以上の大電流が必要となる。この基準を満たすため、ダイオードのｎ-型半導体領域（カソード）内のｎ型不純物の原子密度を増やして順方向に流れる電流の許容値を増やすと、同時にキャリア散乱が増加するために損失が増大する。
一方、ダイオードを選択素子として機能させるためには、このようなリセット動作を低損失で行うことが好ましい。しかし、リセット動作時に大電流を低損失でダイオードに流すためには、ダイオードのｎ-型半導体領域内のｎ型不純物の原子密度を減らして順方向に流れる電流のキャリア散乱を減少させる必要がある。
つまり、ダイオードのｎ-型半導体領域のｎ型不純物の原子密度に関しては、順方向に流れる電流の許容値とキャリア散乱による損失とがトレードオフの関係にあり、両者を同時に改善することが難しくなっている。
本発明では、順方向に流れる電流の許容値とキャリア散乱による損失とを同時に改善することが可能な抵抗変化メモリのメモリセルを構成するダイオードの構造を提案する。
本発明の例に係わる抵抗変化メモリは、第一方向に延びる複数本の行線と、前記第一方向に交差する第二方向に延びる複数本の列線と、前記複数本の行線と前記複数本の列線との交差部に配置され、それぞれ直列接続された抵抗変化素子とダイオードとから構成される複数のメモリセルと、前記複数本の行線から行線を選択する第一デコーダと、前記複数本の列線から列線を選択する第二デコーダと、書き込み時に、前記第一デコーダにより選択される行線と前記第二デコーダにより選択される列線との間に供給する電圧パルスを生成する電圧パルス生成回路とを備える。前記ダイオードは、前記複数本の列線側から前記複数本の行線側に向って、第一導電型の第一半導体領域、第一導電型の不純物の原子密度が前記第一半導体領域のそれよりも低い第一導電型の第二半導体領域、及び、前記第一導電型とは逆の第二導電型の第三半導体領域の積層構造を備える。前記複数本の列線側から前記複数本の行線側に向かう方向に直交する方向の前記第一半導体領域、前記第二半導体領域、及び、前記第三半導体領域の端部は、前記複数本の列線側から前記複数本の行線側に向かう方向に連続する。さらに、前記ダイオードは、前記複数本の列線側から前記複数本の行線側に向かう方向に直交する方向の前記第二半導体領域の端部に、第一導電型の不純物の原子密度が前記第二半導体領域のそれよりも高い第一導電型の第四半導体領域を有する。また、前記複数本の列線側から前記複数本の行線側に向かう方向に直交する方向における前記複数のメモリセル間は、絶縁層により満たされる。
本発明によれば、抵抗変化メモリのメモリセルを構成するダイオードの順方向に流れる電流の許容値とキャリア散乱による損失とを同時に改善することができる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明は、互いに交差する行線と列線との交差部にメモリセルが配置されるいわゆるクロスポイント型抵抗変化メモリを対象とする。このような抵抗変化メモリでは、読み出し／書き込み時に発生する回り込み電流(sneak current)に起因するディスターブやセンス感度の低下などの問題を防止するために、抵抗変化素子に直列に非オーミック素子であるダイオード接続することが一般的に行われる。
本発明は、互いに交差する行線と列線との交差部にメモリセルが配置されるいわゆるクロスポイント型抵抗変化メモリを対象とする。このような抵抗変化メモリでは、読み出し／書き込み時に発生する回り込み電流(sneak current)に起因するディスターブやセンス感度の低下などの問題を防止するために、抵抗変化素子に直列に非オーミック素子であるダイオード接続することが一般的に行われる。
ところで、メモリセルのサイズが縮小されても、抵抗変化素子の抵抗値を変化させるための電流値の単位面積あたりの大きさは大きくなるので、この大電流がダイオードにも流れることになる。このため、ダイオードのカソードとしてのｎ-型半導体領域内のｎ型不純物の原子密度を増やして順方向に流れる電流の許容値を増やす必要がある。
しかし、ｎ-型半導体領域内のｎ型不純物の原子密度を増やすと、同時にキャリア散乱が増加するために電流損失が増大する。
本発明では、このようなトレードオフを改善するために、まず、ダイオードのキャリア走行領域としてのｎ-型半導体領域（第二半導体領域）については、電流損失を少なくすることを優先して、ｎ型不純物の原子密度を決定する。即ち、ｎ-型半導体領域内のｎ型不純物の原子密度を減らし、順方向に流れる電流のキャリア散乱を減少させる。
また、順方向に流れる電流の許容値については、列線から行線に向かう方向（積層方向）に直交する方向のｎ-型半導体領域の端部に、第一導電型の不純物の原子密度がｎ-型半導体領域のそれよりも高いキャリア供給領域としてのｎ型半導体領域（第四半導体領域）を設けることで向上させる。
このように、列線から行線に向かう方向に直交する方向のｎ-型半導体領域（キャリア走行領域）の端部に、第一導電型の不純物の原子密度がｎ-型半導体領域のそれよりも高いｎ型半導体領域（キャリア供給領域）を設けることにより、ダイオードの順方向に流れる電流の許容値とキャリア散乱による損失とのトレードオフが改善される。
ここで、本明細書では行線、列線及びセルサイズを以下のように定義する。
行線とは、メモリセルを構成するダイオードのアノード側に接続される導電線のことであり、列線とは、メモリセルを構成するダイオードのカソード側に接続される導電線のことである。また、セルサイズとは、メモリセルの平面形状（半導体基板の表面に平行な面での形状）のサイズのことである。
２． 実施形態
(1) 全体図
図１は、本発明の第一実施形態に係わる抵抗変化メモリを示している。
(1) 全体図
図１は、本発明の第一実施形態に係わる抵抗変化メモリを示している。
メモリセルアレイ３１の第一方向の一端側には、第一デコーダ３２が配置され、メモリセルアレイ３１の第一方向に交差する第二方向の一端側には、第二デコーダ３３が配置される。複数の行線ＲＬ１〜ＲＬｎ（ｎは２以上の自然数）は、第一デコーダ３２から第一方向に向かって延びる。複数の列線ＣＬ１〜ＣＬｍ（ｍは２以上の自然数）は、第二デコーダ３３から第二方向に向かって延びる。
アドレス信号は、読み出し／書き込み／消去時に、アドレスバッファ３４に入力される。アドレス信号の一部は、アドレスバッファ３４から第一デコーダ３２に入力され、アドレス信号の他の一部は、アドレスバッファ３４から第二デコーダ３３に入力される。
第一デコーダ３２は、アドレス信号に基づいて、複数の行線ＲＬ１〜ＲＬｎのうちの一本を選択する。また、第二デコーダ３３は、アドレス信号に基づいて、複数の列線ＣＬ１〜ＣＬｍのうちの一本を選択する。
制御回路３５は、書き込み（セット）時に、電圧パルスの生成を許可する制御信号ＣＮＴを出力する。
電圧パルス生成回路３６は、制御信号ＣＮＴを受けると、所定の大きさ（電圧値）及び所定の幅（持続時間）を有する電圧パルスを生成する。
電圧パルス生成回路３６により生成された電圧パルスは、第一デコーダ３２を経由して、複数の行線ＲＬ１〜ＲＬｎのうち選択された一本の行線に供給される。また、電圧パルス生成回路３６により生成された電圧パルスは、第二デコーダ３３を経由して、複数の列線ＣＬ１〜ＣＬｍのうち非選択の複数本の列線に供給される。
この時、非選択の複数本の行線及び選択された一本の列線は、固定電圧、例えば、接地電圧に設定される。
(2) 部分図
図２は、図１の抵抗変化メモリ内のメモリセルアレイ、第一デコーダ及び第二デコーダの回路例を示している。
図２は、図１の抵抗変化メモリ内のメモリセルアレイ、第一デコーダ及び第二デコーダの回路例を示している。
この例では、説明を簡単にするため、行線の数を四本とし、列線の数を四本とする。
メモリセルアレイ３１内において、四本の行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４は、第一方向に延び、四本の列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、第二方向に延びる。メモリセルは、行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４と列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４との交差部にそれぞれ配置される。
メモリセルは、直列接続された抵抗変化素子ＲＥとダイオードＤから構成される。
四本の行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４の各々は、第一方向に延び、ダイオードＤのアノード側に配置される抵抗変化素子ＲＥに接続される。四本の列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４の各々は、第一方向に交差する第二方向に延び、ダイオードＤのカソード側に接続される。
抵抗変化素子ＲＥは、少なくとも二つの抵抗値、例えば、低抵抗状態と高抵抗状態の二つの抵抗値を遷移する素子であり、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３のグループから選択される一つの材料から構成される。
このようなメモリセルアレイ３１では、行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４及び列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、単なるラインアンドスペースのパターンであり、これら上下の導電線の合わせずれを考慮する必要はない。
従って、メモリセルアレイ３１内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。
第一デコーダ３２は、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４及びアンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４から構成される。
スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４及びアンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４は、例えば、ＣＭＯＳ回路から構成される。
アドレス信号ＲＡ１，ＲＡ２が共に“Ｌ”のとき、アンド回路ＲＡＤ１の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ１により、行線ＲＬ１がパルス整形回路３７に電気的に接続される。この時、アンド回路ＲＡＤ２，ＲＡＤ３，ＲＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ２，ＲＳＷ３，ＲＳＷ４により、行線ＲＬ２，ＲＬ３，ＲＬ４が固定電圧（ここでは、接地電圧）に固定される。
アドレス信号ＲＡ１が“Ｈ”、アドレス信号ＲＡ２が“Ｌ”のとき、アンド回路ＲＡＤ２の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ２により、行線ＲＬ２がパルス整形回路３７に電気的に接続される。この時、アンド回路ＲＡＤ１，ＲＡＤ３，ＲＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ１，ＲＳＷ３，ＲＳＷ４により、行線ＲＬ１，ＲＬ３，ＲＬ４が固定電圧に固定される。
アドレス信号ＲＡ１が“Ｌ”、アドレス信号ＲＡ２が“Ｈ”のとき、アンド回路ＲＡＤ３の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ３により、行線ＲＬ３がパルス整形回路３７に電気的に接続される。この時、アンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ４により、行線ＲＬ１，ＲＬ２，ＲＬ４が固定電圧に固定される。
アドレス信号ＲＡ１，ＲＡ２が共に“Ｈ”のとき、アンド回路ＲＡＤ４の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ４により、行線ＲＬ４がパルス整形回路３７に電気的に接続される。この時、アンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３により、行線ＲＬ１，ＲＬ２，ＲＬ３が固定電圧に固定される。
第二デコーダ３３は、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４及びアンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４から構成される。
スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４及びアンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４は、例えば、ＣＭＯＳ回路から構成される。
アドレス信号ＣＡ１，ＣＡ２が共に“Ｌ”のとき、アンド回路ＣＡＤ１の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ１により、列線ＣＬ１が固定電圧（ここでは、接地電圧）に固定される。この時、アンド回路ＣＡＤ２，ＣＡＤ３，ＣＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ２，ＣＳＷ３，ＣＳＷ４により、列線ＣＬ２，ＣＬ３，ＣＬ４がパルス整形回路３７に電気的に接続される。
アドレス信号ＣＡ１が“Ｈ”、アドレス信号ＣＡ２が“Ｌ”のとき、アンド回路ＣＡＤ２の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ２により、列線ＣＬ２が固定電圧に固定される。この時、アンド回路ＣＡＤ１，ＣＡＤ３，ＣＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ１，ＣＳＷ３，ＣＳＷ４により、列線ＣＬ１，ＣＬ３，ＣＬ４がパルス整形回路３７に電気的に接続される。
アドレス信号ＣＡ１が“Ｌ”、アドレス信号ＣＡ２が“Ｈ”のとき、アンド回路ＣＡＤ３の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ３により、列線ＣＬ３が固定電圧に固定される。この時、アンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ４により、列線ＣＬ１，ＣＬ２，ＣＬ４がパルス整形回路３７に電気的に接続される。
アドレス信号ＣＡ１，ＣＡ２が共に“Ｈ”のとき、アンド回路ＣＡＤ４の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ４により、列線ＣＬ４が固定電圧に固定される。この時、アンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３により、列線ＣＬ１，ＣＬ２，ＣＬ３がパルス整形回路３７に電気的に接続される。
(3) 動作
図１及び図２のクロスポイント型抵抗変化メモリの動作について説明する。
図１及び図２のクロスポイント型抵抗変化メモリの動作について説明する。
抵抗変化素子は、ある一定値以上の電圧が印加されたときに、高抵抗状態から低抵抗状態への遷移（セット）が発生する性質を有し、ある一定値以上の電流が流れたときに、低抵抗状態から高抵抗状態への遷移（リセット）が発生する性質を有する。
ここで、行線ＲＬ３と列線ＣＬ２との交差部に配置されるメモリセルに対して書き込みを実行する場合を考える。書き込みとは、抵抗変化素子を高抵抗状態から低抵抗状態へ遷移させること、即ち、セット動作を意味するものとする。
この場合、メモリセルアレイの電圧関係は、図３に示すようになる。
選択された一つのメモリセルＭ（ｓｅｌ）以外の残りの全てのメモリセルは、非選択のメモリセルとなる。
選択された一本の行線ＲＬ３及び非選択の三本の列線ＣＬ１，ＣＬ３，ＣＬ４に電圧パルス＋Ｖを印加し、非選択の三本の行線ＲＬ１，ＲＬ２，ＲＬ４及び選択された一本の列線ＣＬ２を固定電圧（例えば、接地電圧）に固定する。
選択されたメモリセルＭ（ｓｅｌ）では、ダイオードＤが順バイアス状態になり、抵抗変化素子ＲＥには、ある一定値以上の電圧が印加され、かつ、十分に大きな電流が流れる。従って、抵抗変化素子ＲＥは、高抵抗状態から低抵抗状態に遷移する。
また、選択された一本の行線ＲＬ３と非選択の三本の列線ＣＬ１，ＣＬ３，ＣＬ４との交差部に配置される非選択のメモリセルでは、これら行線ＲＬ３及び列線ＣＬ１，ＣＬ３，ＣＬ４にそれぞれ電圧パルス＋Ｖが印加される。従って、抵抗変化素子に電圧が印加されることはなく、抵抗変化素子の状態は、変化しない。
同様に、非選択の三本の行線ＲＬ１，ＲＬ２，ＲＬ４と選択された一本の列線ＣＬ２との交差部に配置される非選択のメモリセルでは、これら行線ＲＬ１，ＲＬ２，ＲＬ４及び列線ＣＬ２にそれぞれ固定電圧が印加されるため、抵抗変化素子の状態は、変化しない。
さらに、非選択の三本の行線ＲＬ１，ＲＬ２，ＲＬ４と非選択の三本の列線ＣＬ１，ＣＬ３，ＣＬ４との交差部に配置される非選択のメモリセルでは、非選択の三本の行線ＲＬ１，ＲＬ２，ＲＬ４に固定電圧、非選択の三本の列線ＣＬ１，ＣＬ３，ＣＬ４に電圧パルス＋Ｖが印加される。しかし、ダイオードが逆バイアス状態になるため、ダイオードは、コンデンサに等価となり、非選択の三本の行線ＲＬ１，ＲＬ２，ＲＬ４と非選択の三本の列線ＣＬ１，ＣＬ３，ＣＬ４との間に発生する電圧のうちのほとんどがダイオードに印加される。従って、抵抗変化素子には、ある一定値未満の電圧が印加され、抵抗変化素子の状態は、変化しない。
尚、電圧パルスの電圧値（最大値）＋Ｖと固定電圧の電圧値との関係は、電圧パルス＋Ｖが固定電圧よりも高い関係にあれば、両者の値に制限はない。通常は、電圧パルス＋Ｖをプラス電圧に設定するため、このときは、固定電圧は、接地電圧（０Ｖ）とするのが好ましい。
書き込み（セット動作）に必要な電圧をＶｓｅｔとし、消去（リセット動作）に必要な電圧をＶｒｅｓｅｔとし、読み出しに必要な電圧をＶｒｅａｄとすると、これら電圧の間の関係は、Ｖｒｅａｄ＜Ｖｒｅｓｅｔ＜Ｖｓｅｔとなる。
クロスポイント型抵抗変化メモリでは、以上のような原理により、セル間干渉を防止しつつ、選択されたメモリセルＭ（ｓｅｌ）のみに対して、読み出し／書き込み／消去を実行する。
(4) メモリセル構造
図４は、メモリセル構造の例を示している。
図４は、メモリセル構造の例を示している。
同図（ａ）は、メモリセルの平面形状であり、同図（ｂ）は、メモリセルの断面構造である。
メモリセル３は、抵抗変化素子１１（ＲＥ）とダイオード１２（Ｄ）とから構成される。抵抗変化素子１１（ＲＥ）とダイオード１２（Ｄ）との間には、金属電極１３が配置される。抵抗変化素子１１（ＲＥ）の一端には、金属電極１４が配置され、ダイオード１２（Ｄ）の一端には、金属電極１５が配置される。
抵抗変化素子１１は、例えば、厚さ約１０ｎｍのＺｎＭｎ２Ｏ４であり、金属電極１３，１４，１５は、例えば、ＴｉＮである。ＴｉＮは、導電材料としての機能に加え、原子の相互拡散を防止するバリアメタルとしての機能を有する。
金属電極１４は、行線に接続され、金属電極１５は、列線に接続される。行線及び列線は、例えば、ＷとＴｉＮの積層構造から構成される。
本発明の最大の特徴は、ダイオード１２（Ｄ）の構造にある。
ここで、通常用いられている記法に従い、半導体の導電型を「ｐ」及び「ｎ」で表し、半導体中の不純物濃度の大小を「＋」及び「−」で表すと、ダイオード１２（Ｄ）の構造は、例えば、ｐ＋／ｎ−／ｎ＋と記述できる。但し、「／」は、界面を表し、「／」の左側が行線側（例えば、上側）、「／」の右側が列線側（例えば、下側）とする。
具体的には、ダイオード１２（Ｄ）は、列線側から行線側に向って、ｎ＋型半導体領域１６、ｎ型の不純物の原子密度がｎ＋型半導体領域１６のそれよりも低いｎ−型半導体領域１８、及び、ｎ型とは逆のｐ＋型半導体領域１７から構成される。
さらに、本発明では、ダイオード１２（Ｄ）は、列線側から行線側に向かう方向に直交する方向のｎ−型半導体領域１８の端部に、ｎ型の不純物の原子密度がｎ−型半導体領域１８のそれよりも高いｎ型半導体領域１９を有する。
尚、ｎ型半導体領域１９のｎ型の不純物の原子密度は、ｎ＋型半導体領域１６のそれよりも低いことが好ましい。また、ｎ型半導体領域１９は、列線側から行線側に向かう方向に直交する方向のｎ−型半導体領域１８の端部のｎ＋型半導体領域１６側の半分に配置されるのが好ましい。
このように、本発明では、列線側から行線側に向かう方向に直交する方向のｎ−型半導体領域１８の端部に新たにｎ型半導体領域１９を有する。このため、図４（ｂ）のＢ−Ｂ線に沿う断面での不純物濃度分布をグラフ化すると、図５に示すようになる。同図において、横軸は、位置を表し、縦軸は、不純物濃度Ｎを表している。
このような構造を採用した理由について以下に説明する。
抵抗変化素子を用いたＲｅＲＡＭでは、セルサイズが数十ｎｍになると、低抵抗状態から高抵抗状態に遷移させるリセット動作において、１セル当たり、１〜１０μＡ、又は、１０μＡを超える大電流を必要とする。
ダイオードを選択素子として機能させる場合、このような大電流を低損失で流すことが好ましい。しかし、従来のように、ｎ−型半導体領域内の不純物濃度が均一であることを前提とすると、その不純物濃度が高い場合には、許容電流が増える一方、キャリア散乱の増加により損失が増大する。また、ｎ−型半導体領域内の不純物濃度が低い場合には、キャリア散乱の減少により損失が減少する一方、許容電流が減少する。
本発明では、ｎ−型半導体領域に関して、列線から行線に向かう方向、即ち、ｐ＋／ｎ−／ｎ＋積層方向と直交する方向に不純物濃度分布を持たせることにより、このようなトレードオフの問題を解決する。
即ち、ダイオードの中央部を占めるｎ−型半導体領域１８では、不純物濃度を低くすることにより、キャリア散乱を小さくし、電流損失を小さくする。従って、キャリアは、主として、キャリア走行領域としてのｎ−型半導体領域１８を走行する。
そして、不純物濃度を低くした結果として不足するキャリア数を補うために、キャリア走行領域としてのｎ−型半導体領域１８に隣接して、キャリア供給領域としてのｎ型半導体領域１９を設ける。ｎ型半導体領域１９は、キャリア走行方向と直交する方向に配置する。
ここで、キャリアは、不純物濃度の勾配に応じて自然拡散する。
従って、セルサイズを数十ｎｍ以下とすると、キャリア供給領域としてのｎ型半導体領域１９から拡散したキャリアは、キャリア走行領域としてのｎ−型半導体領域１８の全域に到達することが可能である。つまり、キャリア走行領域では、十分なキャリア数で散乱を抑制した条件で電気伝導させることが可能となる。
その結果、十分な許容電流を低損失で実現することの可能なダイオードを提供することができる。
具体的には、ダイオードをシリコンから構成する場合、キャリア走行領域としてのｎ−型半導体領域１８内のｎ型不純物（例えば、リン）の不純物濃度は、１×１０１６ｃｍ−３程度（平均値）とし、キャリア供給領域としてのｎ型半導体領域１９内のｎ型不純物（例えば、リン）の不純物濃度は、１×１０１８ｃｍ−３程度（平均値）とする。
また、ｐ＋型半導体領域１７内のｐ型不純物（例えば、ホウ素）の不純物濃度は、１×１０２１ｃｍ−３程度（平均値）とし、ｎ＋型半導体領域１６内のｎ型不純物（例えば、リン）の不純物濃度は、１×１０２０ｃｍ−３程度（平均値）とする。
さらに、キャリア走行領域としてのｎ−型半導体領域１８のｐ＋／ｎ−／ｎ＋積層方向と直交する方向の幅（例えば、平面形状を正方形とした場合の各辺に平行な方向の幅）は、約１６ｎｍとし、キャリア供給領域としてのｎ型半導体領域１９の同方向の幅は、約３ｎｍ（左右に二つあるため合計６ｎｍ）とする。
尚、半導体領域中の不純物原子分布は、半導体を構成する原子の結晶格子位置を単位として定義する必要は無く、２〜３ｎｍ程度の大きさの領域内での平均した不純物原子数が意味を持つ。これは以下のような物理的な考察に基づく。ダイオードに流れるキャリアは、半導体領域に形成される電気的なポテンシャル場に従う。そして、不純物原子の作るポテンシャル場の実効的な広がりは、第一近似では、いわゆるボーア半径を用いて定義することが可能である。
このボーア半径は、水素原子のボーア半径ａ０＝０．０５２８ｎｍを基準として、比誘電率εｒと有効質量比ｍｅ／ｍを用いて、［εｒ／（ｍｅ／ｍ）］×ａ０で与えられる。半導体としてシリコンを用いた場合、比誘電率εｒは、１１．７、有効質量比ｍｅ／ｍは、０．２〜０．３程度であることが知られているので、ボーア半径は、２〜３ｎｍとなる。
従って、上述の通り、２〜３ｎｍの範囲で平均した不純物原子数が決まれば、ダイオードに流れる電流が決まることになり、キャリア走行領域及びキャリア供給領域の不純物濃度としては、それぞれの領域内での２〜３ｎｍの範囲での平均的な濃度で定義すればよく、境界は、２〜３ｎｍの幅を持った領域と考えて構わない。
本実施形態では、キャリア走行領域及びキャリア供給領域の導電型をｎ型としたが、これに代えて、ｐ型としても構わない。この場合、これに合わせてダイオードの両端に存在する半導体領域の導電型も変更する。
即ち、本発明が対象とするダイオードの構造は、ｐ＋／ｎ−／ｎ＋に限られず、これ以外にも、例えば、ｐ＋／ｐ−／ｎ＋、ｎ＋／ｎ−／ｐ＋、ｎ＋／ｐ−／ｐ＋といった構造を有していてもよい。
さらに、実施形態では、キャリア供給領域は、キャリア走行領域を取り囲むように配置されているが、これに代えて、キャリア走行領域を挟み込む構造、キャリア走行領域の一端側のみに配置する構造、キャリア走行領域の中心部に設ける構造などとしてもよい。
また、ダイオードは、シリコンから構成されるＰＮ接合ダイオード、ＳｉＧｅ合金から構成されるＰＮ接合ダイオードなどを用いることができる。また、メモリセルの平面形状は、正方形、長方形、円形、楕円形などの形状にすることが可能である。
(5) メモリセルアレイ構造
図６は、メモリセルアレイ構造の例を示している。
図６は、メモリセルアレイ構造の例を示している。
行線１は、メモリセル３の直上に配置され、列線２は、メモリセル３の直下に配置される。行線１及び列線２共に、例えば、ＷとＴｉＮの積層構造から構成される。
行線１のピッチ及び列線２のピッチは、例えば、それぞれ約４４ｎｍである。即ち、行線１の幅及び列線２の幅は、それぞれ約２２ｎｍとし、行線１間のスペース及び列線２間のスペースは、それぞれ約２２ｎｍとする。また、メモリセル３の平面形状のセルサイズは、約２２ｎｍ×約２２ｎｍとする。
このような構造によれば、行線１及び列線２は、単なるラインアンドスペースのパターンであり、行線１又は列線２が延びる方向に直交する方向のずれを考慮する必要はない。従って、メモリセルアレイ内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。
(6) 製造方法
図４乃至図６のメモリセル及びメモリセルアレイの製造方法について説明する。
図４乃至図６のメモリセル及びメモリセルアレイの製造方法について説明する。
まず、図７に示すように、通常のＣＭＯＳプロセスを用いて、厚さ約７２０μｍのシリコン基板１０１の主表面上にＣＭＯＳ回路を有するＣＭＯＳエリア１０２を形成する。ＣＭＯＳエリア１０２は、ＰチャネルＭＯＳＦＥＴ、ＮチャネルＭＯＳＦＥＴ、複数の配線層、及び、複数の配線層間を接続する接続部を含んでいる。
ＣＭＯＳエリア１０２を形成した後、ＴＥＯＳを主原料とするＣＶＤ法を用いて、ＣＭＯＳエリア１０２上に、ＳｉＯ２から構成される厚さ約３００ｎｍの絶縁膜１０３を形成する。
次に、図８に示すように、スパッタリング法により、絶縁膜１０３上に、厚さ約１０ｎｍのＴｉＮと厚さ約５０ｎｍのＷとから構成される複合膜１０４を形成する。また、スパッタリング法により、複合膜１０４上に、厚さ約１０ｎｍのＴｉＮから構成される金属膜（電極）１０５を形成する。金属膜１０５は、ダイオード内での不要な不純物拡散を防止するバリアメタルとしての機能を有する。
次に、図９に示すように、ＳｉＨ４を主原料とするＬＰＣＶＤ法を用いて、アモルファスシリコンの成膜を行う。
初めに、微量のＰＨ３をドーピングすることにより、リンを１×１０２０ｃｍ−３程度含む、厚さ約１０ｎｍのｎ＋型半導体領域１０６を形成する。引き続き、原料ガスであるＳｉＨ４とＰＨ３の供給を一旦停止し、キャリアガスであるＡｒのみを流すことにより、反応炉内の残留リン濃度を十分に下げ、この後、再びＳｉＨ４と極微量のＰＨ３を供給し、リンを１×１０１６ｃｍ−３程度含む、厚さ約８０ｎｍのｎ−型半導体領域１０７を形成する。
そして、再び、原料ガスであるＳｉＨ４とＰＨ３の供給を一旦停止し、キャリアガスであるＡｒのみを流すことにより、反応炉内の残留リン濃度を十分に下げつつ、炉内の温度を７５℃引き下げる。そして、温度が安定した段階で、ＳｉＨ４と微量のＢＣｌ３を供給し、ホウ素を１×１０２１ｃｍ−３程度含む、厚さ約１０ｎｍのｐ＋型半導体領域１０８を形成する。
ここで、炉内の温度（成膜温度）を引き下げたのは、ホウ素の存在がＳｉＨ４の反応を促進するためであり、これにより膜厚制御を容易にする。ホウ素の濃度がリンの濃度よりも高いのは、ｐ＋型半導体領域１０８がｎ＋型半導体領域１０６よりも抵抗値を引き下げ難いという現象を補うためである。
尚、ここで示したｎ＋型半導体領域１０６、ｎ−型半導体領域１０７、及び、ｐ＋型半導体領域１０８の厚さは、それぞれ、後の熱工程、特に、アモルファスシリコンの結晶化と不純物の活性化を目的とした高温処理において不純物の拡散が引き起こされることを考慮して決定する。
即ち、全ての製造工程を経た最終段階では、ｎ＋型半導体領域１０６及びｐ＋型半導体領域１０８の厚さは、約２０ｎｍ増加し、ｎ−型半導体領域１０７の厚さは、約４０ｎｍ減少する。上述の厚さは、これらの効果を予め考慮して設定されたものである。
次に、図１０に示すように、スパッタリング法により、ｐ＋型半導体領域１０８上に、厚さ約１０ｎｍのＴｉＮから構成される金属膜（電極）１０９、厚さ約１０ｎｍのＺｎＭｎ２Ｏ４から構成される抵抗変化材料１１０、及び、厚さ約１０ｎｍのＴｉＮから構成される金属膜（電極）１１１を連続して形成する。
金属膜１０９，１１１は、抵抗変化材料１１０の電極となると共に、不純物拡散を防止するバリアメタルとして機能する。
次に、図１１に示すように、ＴＥＯＳを主原料とするＣＶＤ法により、金属膜１１１上に、ＳｉＯ２から構成される厚さ約１５０ｎｍの絶縁膜１１２を形成する。
次に、図１２に示すように、インプリントリソグラフィーの技術を用いて、紙面に垂直な方向に延びるピッチ約４４ｎｍのレジストパターンを形成する。また、このレジストパターンをマスクとして、ＣＨＦ３及びＣＯガスを用いた反応性イオンエッチングにより、絶縁膜１１２をパターニングする。この後、レジストパターンを除去する。
そして、絶縁膜１１２をマスクとして、Ｃｌ２、Ａｒ及びＣｏガスを用いた反応性イオンエッチングにより、金属膜１１１、抵抗変化材料１１０、金属膜１０９、ｐ＋型半導体領域１０８、ｎ−型半導体領域１０７、ｎ＋型半導体領域１０６、及び、金属膜１０５を順次パターニングする。
また、ＣＨＦ３及びＳＦ６ガスを用いた反応性イオンエッチングにより、ＴｉＮとＷとから構成される複合膜１０４をパターニングする。
この段階で、複合膜１０４は、紙面に垂直な方向に延びる列線となる。
次に、図１３に示すように、ＣＶＤ法により、リンを大量に含む酸化シリコンから構成されるＰＳＧ膜１１３を形成する。ＰＳＧ膜１１３は、絶縁膜１１２の間の溝を完全に満たす。この時の成膜温度は、ＰＳＧ膜１１３内のリンが半導体領域１０６，１０７，１０８内や抵抗変化材料１１０内へ拡散するのを防止するために約４５０℃で行う。
次に、図１４に示すように、ＣＨＦ３及びＣＯガスを用いた反応性イオンエッチングを行い、ＰＳＧ膜１１３を所定位置までエッチバックする。
ここで、所定位置とは、ＰＳＧ膜１１３の上面が、ｎ−型半導体領域１０７の下面よりも高く、ｎ−型半導体領域１０７の上面よりも低い位置とする。
この時、絶縁膜１１２の上部もエッチングされるが、ＰＳＧ膜１１３のエッチングレートが絶縁膜１１２のそれよりも大きくなるようにエッチング条件を設定すれば、絶縁膜１１２が消失することはない。
次に、図１５に示すように、６００℃で熱処理を行い、ＰＳＧ膜１１３からｎ−型半導体領域１０６へリンを固相拡散させる。
この固相拡散によるリンの到達範囲は、十分に短いため、ｎ−型半導体領域１０６の側面下部のみ（紙面左右方向の二箇所の側面下部のみ）に１×１０１８ｃｍ−３程度のリンを含むｎ型半導体領域１１４が形成される。
即ち、ｎ型半導体領域１１４は、後述する複合膜（行線）が延びる方向（第一方向）における二つの端部にそれぞれ形成される。
この後、再び、ＣＨＦ３及びＣＯガスを用いた反応性イオンエッチングを行い、絶縁膜１１２の間の溝内に残ったＰＳＧ膜１１３を完全に除去すると、図１６に示すような構造が得られる。
次に、図１７に示すように、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２から構成される絶縁膜１１５を形成する。絶縁膜１１５は、絶縁膜１１２の間の溝を完全に満たす。また、図１８に示すように、ＣＭＰ法により、金属膜１１１をストッパーとして、絶縁膜１１２，１１５を研磨する。その結果、絶縁膜１１５の上面は、平坦化され、金属膜１１１の上面とほぼ同じ位置となる。
次に、図１９に示すように、スパッタリング法により、金属膜１１１上及び絶縁膜１１５上に、厚さ約１０ｎｍのＴｉＮと厚さ約５０ｎｍのＷから構成される複合膜１１６を形成する。続いて、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２から構成される絶縁膜１１７を形成する。
この後、インプリントリソグラフィーの技術を用いて、紙面左右方向に延びるピッチ約４４ｎｍのレジストパターンを形成する。また、このレジストパターンをマスクとして、ＣＨＦ３及びＣＯガスを用いた反応性イオンエッチングにより、絶縁膜１１７をパターニングする。この後、レジストパターンを除去する。
そして、絶縁膜１１７をマスクとして、ＣＨＦ３及びＳＦ６ガスを用いた反応性イオンエッチングにより、ＴｉＮとＷとから構成される複合膜１１６をパターニングする。
この段階で、複合膜１１６は、紙面左右方向に延びる行線となる。
続けて、Ｃｌ２、Ａｒ及びＣｏガスを用いた反応性イオンエッチングにより、金属膜１１１、抵抗変化材料１１０、金属膜１０９、ｐ＋型半導体領域１０８、ｎ−型半導体領域１０７、ｎ＋型半導体領域１０６、及び、金属膜１０５を順次パターニングする。
このパターニングにより、列線としての複合膜１０４と行線としての複合膜１１６との交差部に、角柱状のメモリセルが形成される。
この後、図示しないが、回転塗布可能な酸化シリコン膜を、溝内を埋め込みながらウェハ全面に形成する。続いて、リソグラフィ工程と反応性イオンエッチングにより、ＣＭＯＳエリア１０２内のＣＭＯＳ回路にコンタクトをとるための接続部を形成する。
尚、複数のメモリセルアレイを積み重ねる場合には、以上の工程を複数回繰り返せばよい。最後に、約８００℃、約５秒の熱処理により、アモルファスシリコンの結晶化と不純物の活性化とを同時に行う。また、パッシベーション膜を形成し、入出力部となる配線接続部を形成した後、検査工程やダイシング工程などのいわゆる後工程を行うと、抵抗変化メモリが完成する。
この製造方法では、ダイオードの形成に際して、不純物がドーピングされたＣＶＤ膜（シリコン膜）を利用したが、これに代えて、不純物がドーピングされていないＣＶＤ膜に不純物原子をイオン注入することによりダイオードを形成してもよい。
また、ｎ型不純物としてリンを用いたが、これに代えて、ヒ素を用いてもよい。
ｎ−型半導体領域（キャリア走行領域）に代えてｐ−型半導体領域（キャリア走行領域）を用いる場合には、ｐ−型半導体領域の形成には、ＢＣｌ３ガスの添加を行い、ｐ型半導体領域（キャリア供給領域）の形成には、ＰＳＧ膜に代えて、ホウ素を含むＳｉＯ２膜であるＢＳＧ膜を用いればよい。
さらに、ｎ型半導体領域１１４は、図１９において、複合膜（行線）１１６を形成し、メモリセルを形成した後に、固層拡散などの方法により形成することもできる。この場合には、ｎ型半導体領域１１４は、ｎ−型半導体領域１０６の紙面垂直方向の二箇所の側面下部のみに形成される。
即ち、図２０に示すように、ｎ型半導体領域１１４は、複合膜（列線）が延びる方向（第二方向）における二つの端部にそれぞれ形成される。
また、図１５のステップと図２０のステップの二つのステップにおいて、それぞれ、ｎ型半導体領域１１４の形成を行えば、ｎ型半導体領域１１４は、ｎ−型半導体領域１０６を取り囲む構造となる。
３． 適用例
図２１は、本発明の適用例としての抵抗変化メモリを示す斜視図である。
図２１は、本発明の適用例としての抵抗変化メモリを示す斜視図である。
半導体基板（例えば、シリコン基板）５１上に、ＣＭＯＳ回路を含むＣＭＯＳ層５２が形成される。ＣＭＯＳ層５２上に、メモリセルを含むメモリセル層５３が形成される。
また、５４は、メモリセルアレイエリアを示し、５５は、入出力（Ｉ／Ｏ）エリアを示している。周辺回路は、ＣＭＯＳ層５２内に形成される。
ＣＭＯＳ回路は、メモリセルとの接続部を除き、メモリセル層５３内の行線及び列線のピッチよりも広いピッチ、例えば、９０ｎｍデザインルールで形成する。メモリセルアレイエリアのサイズは、例えば、２２μｍ×２２μｍであり、このエリア内に、例えば、５１２×５１２のメモリセル（行線と列線の交点）を形成する。
一つのメモリセルアレイエリア５４は、ブロックと称され、複数のブロックがマトリックス状に配置される。
ＣＭＯＳ層５２とメモリセル層５３とは、スルーホールにより互いに接続される。
このような抵抗変化メモリでは、ＣＭＯＳ層５２上にメモリセル層５３を形成でき、メモリセル層５３は、単層に限られず、複数層にすることができることから、チップ面積の増大を伴わずに大きなメモリ容量を確保できる。
入出力エリア５５内にはパッドが形成されており、アセンブリ工程において、リードフレームとパッドとの接続が、例えば、ボンディングワイヤにより行われる。
メモリセルを構成する抵抗変化素子は、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３のグループから選択される一つの材料から構成される。
抵抗変化素子に接する電極としては、ＴｉＮ又はＴａＮが用いられる。また、抵抗変化素子に接する電極は、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ２であってもよい。
抵抗変化素子に直列接続されるダイオードは、シリコン単結晶により形成されるＰＮ接合ダイオードであってもよいし、これに代えて、ＳｉＧｅ合金のＰＮ接合ダイオード、ショットキーダイオードなどを用いてもよい。
例えば、抵抗変化素子が、厚さ１５ｎｍのＺｎＭｎ２Ｏ４から構成される場合、抵抗変化素子の一端は、ＴａＮからなる電極を介して、Ｗからなる行線に接続し、他端は、ＴｉＮからなる電極を介して、シリコン基板内のＰＮ接合ダイオードのＰ層（アノード層）に接続する。ＰＮ接合ダイオードのＮ層（カソード）は、ＴｉＮからなる電極を介して、Ｗからなる列線に接続する。
複数の行線のピッチ及び複数の列線のピッチは、それぞれ、４４ｎｍ、即ち、線幅２２ｎｍのラインと２２ｎｍのスペースで構成する。抵抗変化素子の平面サイズは、例えば、２２ｎｍ×２２ｎｍとする。
４． むすび
本発明によれば、抵抗変化メモリのメモリセルを構成するダイオードの順方向に流れる電流の許容値とキャリア散乱による損失とを同時に改善することができる。
本発明によれば、抵抗変化メモリのメモリセルを構成するダイオードの順方向に流れる電流の許容値とキャリア散乱による損失とを同時に改善することができる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明は、抵抗変化素子を利用したＲｅＲＡＭなどの抵抗変化メモリに有効である。
Claims (7)
- 第一方向に延びる複数本の行線と、前記第一方向に交差する第二方向に延びる複数本の列線と、前記複数本の行線と前記複数本の列線との交差部に配置され、それぞれ直列接続された抵抗変化素子とダイオードとから構成される複数のメモリセルと、前記複数本の行線から行線を選択する第一デコーダと、前記複数本の列線から列線を選択する第二デコーダと、書き込み時に、前記第一デコーダにより選択される行線と前記第二デコーダにより選択される列線との間に供給する電圧パルスを生成する電圧パルス生成回路とを具備し、
前記ダイオードは、前記複数本の列線側から前記複数本の行線側に向って、第一導電型の第一半導体領域、第一導電型の不純物の原子密度が前記第一半導体領域のそれよりも低い第一導電型の第二半導体領域、及び、前記第一導電型とは逆の第二導電型の第三半導体領域の積層構造を備え、
前記複数本の列線側から前記複数本の行線側に向かう方向に直交する方向の前記第一半導体領域、前記第二半導体領域、及び、前記第三半導体領域の端部は、前記複数本の列線側から前記複数本の行線側に向かう方向に連続し、
前記ダイオードは、前記複数本の列線側から前記複数本の行線側に向かう方向に直交する方向の前記第二半導体領域の端部に、第一導電型の不純物の原子密度が前記第二半導体領域のそれよりも高い第一導電型の第四半導体領域を有し、かつ、
前記複数本の列線側から前記複数本の行線側に向かう方向に直交する方向における前記複数のメモリセル間は、絶縁層により満たされる
ことを特徴とする抵抗変化メモリ。 - 前記第四半導体領域の第一導電型の不純物の原子密度は、前記第一半導体領域のそれよりも低いことを特徴とする請求項１に記載の抵抗変化メモリ。
- 前記第四半導体領域は、前記複数本の列線側から前記複数本の行線側に向かう方向に直交する方向の前記第二半導体領域の端部の前記第一半導体領域側の半分に配置されることを特徴とする請求項１に記載の抵抗変化メモリ。
- 前記第四半導体領域は、前記複数本の列線側から前記複数本の行線側に向かう方向に直交する方向の前記第二半導体領域の端部を取り囲むことなく部分的に配置されることを特徴とする請求項１に記載の抵抗変化メモリ。
- 前記第四半導体領域は、前記複数本の行線が延びる方向の二つの端部にそれぞれ配置されることを特徴とする請求項４に記載の抵抗変化メモリ。
- 前記第四半導体領域は、前記複数本の列線が延びる方向の二つの端部にそれぞれ配置されることを特徴とする請求項４に記載の抵抗変化メモリ。
- 前記ダイオードは、前記複数本の列線側から前記複数本の行線側に向かう方向に直交する方向の前記第四半導体領域の幅が１００ｎｍ以下であることを特徴とする請求項１に記載の抵抗変化メモリ。
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