本明細書では、半導体p−i−nダイオードおよび半導体p−i−nダイオードの形成方法を開示する。本明細書では、p−i−nダイオードを有するメモリアレイ、および、p−i−nダイオードを有するメモリアレイを形成するための技術を開示する。本明細書で開示されている技術は、良好な順バイアス電流を供給する、p−i−nダイオードと上部コンタクトとの間の低コンタクト抵抗を提供する。また、本技術は、比較的に低い逆バイアス電流を提供する。従って、p−i−nダイオードは良好な整流比率を有する。さらに、本明細書で開示されている技術は、複数の順バイアス電流が実質的に一致するように、メモリアレイ内に複数のp−i−nダイオードを形成するステップを提供する。具体的には、複数の上向きダイオードの順バイアス電流が、複数の下向きダイオードの電流と実質的に一致させることができる。これにより、3次元メモリアレイに使用された場合に、より良いスイッチング結果を達成することができる。上向きおよび下向きのダイオードが一致する電気的性能を有することで、メモリアレイの様々なレベルにおいて、プログラムされたビットのよりよいスイッチング歩留まり(switching yields)を得ることができる。
一実施形態では、n+領域とp−i−nダイオードへのコンタクトとの間に、SiGe領域が形成される。SiGe領域は、コンタクトとp−i−nダイオードとの間の抵抗を低減する働きをすることができ、順バイアス電流を増加させることができる。n+領域は、n+領域がSiGe領域とダイオードの真性領域との間に存在するように、SiGe領域の下方を伸びている。SiGe領域の下方のn+領域は、付加されたSiGe領域によって逆バイアス電流が増加することを防止する働きをすることができる。一実施形態では、p+領域とp−i−nダイオードへのコンタクトとの間に、SiGe領域が形成される。p+領域は、p+領域がSiGe領域とダイオードの真性領域との間に存在するように、SiGe領域の下方を伸びている。
一実施形態では、メモリアレイ内の一部のp−i−nダイオードが、高濃度にドープされた領域とコンタクトとの間にSiGe領域を有しているのに対して、他のp−i−nダイオードは有さない。例えば、上向きダイオードはSiGe領域を有する一方で、下向きダイオードはSiGe領域を有さないとすることができる。別の例として、下向きダイオードはSiGe領域を有する一方で、下向きダイオードはSiGe領域を有さないとすることができる。上向きのp−i−nダイオードの順バイアス電流が、下向きのp−i−nダイオードの順バイアス電流と実質的に一致するように、SiGe領域を形成することができる。
第1、第2、などの用語が、本明細書では様々な要素を記述するために用いられているが、当然のことながら、これらの要素はこれらの用語によって限定されない。これらの用語は、ある要素を他の要素と区別するために用いられているだけである。例えば、実施形態例の範囲から離れることなく、第1要素は第2要素と記載されることができ、同様にして、第2要素は第1要素と記載されることができる。本明細書では、「および/または」の用語は、関連列挙項目の1つ以上の何れかおよび全ての組合せを含んでいる。
当然のことながら、要素または層が、他の要素や層の「上に形成されている」と記載される場合、または、他の要素や層の「上方に形成されている」と記載される場合には、直接的にまたは間接的に、他の要素や層の上または上方に形成されているとすることができる。すなわち、介在要素または介在層が存在してもよい。一方、要素または層が、他の要素に「直接に形成されている」と記載される場合には、介在要素または介在層は存在しない。要素間または層間の関係を記述するための他の言葉も、同様に解釈されるべきである。(例えば、「接触する」に対して「直接に接触する」、「間に」に対して「直接的に〜の間に」、「隣接する」に対して「直接に隣接する」、など)。
図1Aはp−i−nダイオード204の一実施態様である。p−i−nダイオード204は、下部導電性コンタクト213と上部導電性コンタクト230の間に接続されて示されている。下部導電性コンタクト213および上部導電性コンタクト230の各々は、TiNまたは他の導体で形成されていてもよい。ダイオード204は、真性多結晶シリコン(ここでは「ポリシリコン」)領域244の両側に、高濃度にドープされた領域242、246を備えている。領域242は、n型不純物が高濃度にドープされたポリシリコンである。この領域242の厚さの範囲の一例は、堆積されており、100Å〜200Åである。しかしながら領域242は、より厚くてもよいし、より薄くてもよい。n型不純物の例は、リンやヒ素を含むが、これに限定されない。領域246は、p型不純物が高濃度にドープされたポリシリコンである。この領域246の厚さの範囲の一例は、100Å〜200Åである。しかしながら領域246は、より厚くてもよいし、より薄くてもよい。n型不純物の例は、ボロンやBF2を含むが、これに限定されない。真性ポリシリコン領域244の厚さの範囲の一例は、1500Å〜1800Åである。しかしながら領域244は、より厚くてもよいし、より薄くてもよい。一部の実施形態では、領域242と246の不純物注入は、逆にすることができる。すなわち、領域242にp型不純物がドープされ、領域246にn型不純物がドープされてもよい。しかしながら、説明を進めるに際し、領域246をpドープ領域と呼ぶことにする。
p+領域246の上方には、少なくとも一部がシリサイド化されたSiGe領域233が存在する。SiGe領域233は、上部コンタクト230へ低い電気抵抗を与えることができる。従って、順バイアス電流が増加する。一実施形態では、SiGe領域233は、最初はSi0.8Ge0.2によって形成される。しかしながら、シリコンおよびゲルマニウムの他の相対濃度を用いることもできる。シリサイドを形成する材料(例:チタン)および上部コンタクト230を堆積させたあと、SiGe領域233の少なくとも一部がシリサイド化されるように、熱アニールを実行することができる。例えば、SiGeの少なくとも一部から、チタン−シリコン−ゲルマニド(a titanium-silicon-germanide)が形成される。領域233のSiGeの一部は、シリサイド化されない状態に維持することができる。この点、領域233に言及する場合には、当然のことながら、SiGeは少なくとも一部は、シリサイドを形成する材料でシリサイド化されていることがある。シリサイドを形成する材料は、チタン、コバルト、タンタル、プラチナ、タングステンまたはニッケルを含んでいるが、これらに限定されない。堆積されたSiGeの初期厚さの範囲の例は、100Å〜200Åである。しかしながら領域233は、より厚くてもよいし、より薄くてもよい。一実施形態では、真性ポリシリコンの薄いキャッピング層231が、SiGe領域233の上方に堆積される(図1Aには記載されていない)。キャッピング層の厚さの例は、10〜30Åである。しかしながらキャッピング層は、より厚くてもよいし、より薄くてもよい。
p−i−nダイオード204と上部コンタクト230との間に良好な電気抵抗を有することが望ましい。低い電気抵抗は、十分な順バイアス電流をもたらすことができる。すなわち、p−i−nダイオード204とダイオード204の上方の導電体層との間の電気抵抗が低い場合には、順バイアス電流が大きくなる傾向がある。しかしながら、順バイアス電流を増加させるために用いられてきた幾つかの従来技術は、逆バイアス電流も増加させる傾向にあり、好ましくない。
図1Aでは、p+領域246は、SiGe領域233の下方に存在することに留意されたい。従って、SiGeのp+領域への接合部分、および、p+ポリシリコンの真性ポリシリコンへの接合部分が存在する。SiGe領域233の下方にp+領域を有することで、逆バイアス電流を比較的に小さく維持する働きをすることができる。すなわち、SiGe領域233の下方にp+領域246(または、代わりにn+領域)が存在しなければ、SiGe領域233の効果は、順バイアス電流および逆バイアス電流の両方を増加させるものとなりうる。p+領域246の深さは、所望のダイオード特性が得られるように選択することができる。p+領域246の深さを増加させると、真性領域244の厚さを減少させることができる場合があることに留意されたい。真性領域244の厚さがより短く作られると、逆電流が増加することがある。
一部の実施形態では、半導体p−i−nダイオード204は、メモリアレイ内のメモリセルとして使用される。図1Bは、メモリセル200として使用されているp−i−nダイオード204の一実施形態の、簡易斜視図である。p−i−nダイオード204は、メモリセルとして用いることができるように、少なくとも2つの抵抗状態を有していても良い。メモリセルとしてp−i−nダイオードを使用するさらなる詳細は、参照することによって本明細書に前に組み込まれた、米国特許出願公開公報2005/0052915号および米国特許出願公開公報2005/0226067号に見出すことができる。p−i−nダイオード204は、ポリシリコンで形成することができる。
TiNまたは他の導体とすることができる下部コンタクト213は、p−i−nダイオード204と下部導体206との間に存在する。TiNまたは他の導体とすることができる上部コンタクト230は、p−i−nダイオード204と上部導体208との間に存在する。p−i−nダイオード204は、一方の導電型の高濃度にドープされた領域242(例えば、n+またはp+の一方)、真性領域244、SiGe領域233(少なくとも一部がシリサイド化されていてもよい)、および、他方の導電型の高濃度にドープされた領域246(例えば、p+またはn+の一方)を備えている。例として、領域242にn型ドーパント(例えば、リン、ヒ素、またはアンチモン)がドープされ、領域246にp型ドーパント(例えば、ボロンまたはBF2)がドープされてもよい。あるいは、領域242にn型ドーパントがドープされ、領域246にp型ドーパントがドープされてもよい。真性領域244は、意図的にドープされない。しかしながら、真性領域244に少量の不純物が存在してもよい。一部の実施形態では、下部導体213と下部導体206との間に、バリア層が存在する。バリア層は、常には使用されない。SiGe領域233自体は、ドープされてもよいし、ドープされなくてもよい。
導体206および208は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性のシリサイド、導電性のシリサイド−ゲルマニド(a conductive silicide-germanide)、導電性のゲルマニドなどの、何らかの好適な導電性材料によって形成されてもよい。図1Bの実施形態では、導体206および208はレール形状であり、異なる方向(例えば、互いに実質垂直な方向)に伸びている。他の導体の形状および/または構造を用いることもできる。一部の実施形態では、バリア層、接着層、反射防止コーティング、および/または同種のもの(不図示)を、デバイス性能を改善するため、および/またはデバイス製造の支援をするために、導体206および208に用いることができる。
一部の実施形態では、可逆的スイッチング素子にデータが記憶されるメモリアレイ内のステアリング装置として、p−i−nダイオード204が用いられる。図1Cは、メモリセル200の一実施形態の、簡易斜視図である。メモリセル200は、第1導体206と第2導体208との間に、(ステアリング素子として用いられる)p−i−nダイオード204に直列に接続されている、可逆的抵抗スイッチング素子202を備えている。
可逆的抵抗スイッチング素子202は、2以上の状態を可逆的にスイッチングすることが可能な抵抗率を有する可逆的抵抗性スイッチング材料231を備える。例えば、可逆的抵抗性スイッチング材料は、製造時には初期高抵抗率状態であってもよく、この状態は、第1の物理的信号を印加すると低抵抗率状態にスイッチング可能である。例えばデバイスは、エネルギー、電荷、熱、電圧、電流、または他の物理現象の第1の量を印加することに応じて、状態を切り替えることができる。エネルギー、電荷、熱、電圧、電流、または他の物理現象の第2の量を印加すると、可逆的抵抗率スイッチング材料は、高抵抗率状態に戻ってもよい。あるいは、可逆的抵抗スイッチング素子231は、製造時には初期低抵抗率状態であってもよく、この状態は、適切なエネルギー、電荷、熱、電圧、電流、または他の物理現象を印加すると、高抵抗率状態に可逆的にスイッチング可能である。メモリセルに使用される場合、1つの抵抗状態は、2進の「0」を表し、別の抵抗状態は2進の「1」を表してもよい。しかしながら、2以上のデータ/抵抗状態が使用されてもよい。
1つの実施形態では、高抵抗率状態から低抵抗率状態に抵抗をスイッチングするプロセスは、可逆的抵抗スイッチング素子202を「セットする」(SETTING)と称される。低抵抗率状態から高抵抗率状態に抵抗をスイッチングするプロセスは、可逆的抵抗スイッチング素子202を「リセットする」(RESETTING)と称される。高抵抗率状態は2進のデータ「0」に関連しており、低抵抗率状態は2進のデータ「1」に関連している。他の実施形態では、「セットする」と「リセットする」及び/又はデータの符号化は、逆であってもよい。
可逆的抵抗スイッチング素子202は、電極232,234を有する。電極232は、可逆的抵抗性スイッチング材料231と導体208の間に位置している。1つの実施形態では、電極232はプラチナを用いて形成されている。電極234は、可逆的抵抗性スイッチング材料231とダイオード204の間に位置している。1つの実施形態では、電極234は窒化チタン、窒化タングステンなどを用いて形成されている。
ある実施形態では、可逆的抵抗スイッチング材料231は、酸化金属から形成されてもよい。様々な他の酸化金属を用いることもできる。1つの例では、酸化ニッケルが用いられる。可逆的抵抗性スイッチング材料、および、可逆的抵抗スイッチング材料を使用するメモリセルの動作についての更なる情報は、例えば、「Rewriteable Memory Cell Comprising a Diode and a Resistance-Switching Material」と題された、2005年5月9日に出願の、米国特許出願公開公報2006/0250836号、および、「Memory Cell that Employs a Selectively Deposited Reversible Resistance Switching Element and Methods of Forming the Same」と題された、2007年6月29日に出願の、米国特許出願公開公報2009/0001343号に記載されている。これらの両方は、参照することによってその全体が本明細書に組み込まれる。
p−i−nダイオード(ステアリング素子)204は、2次元または3次元メモリアレイの一部としてメモリセル200を用いることを許容する。アレイ内の他のメモリセルに影響を与えることなく、データをメモリセル200に書き込むこと、および/または、データをメモリセル200から読み出すことができる。ダイオード204は、ダイオードのp領域の上方にn領域を有する上向きであるか、ダイオードのn領域の上方にp領域を有する下向きであるかに関わらず、垂直な多結晶のp−nまたはp−i−nダイオードなどの、いずれの好適なダイオードを含んでいる。
例えば、ダイオード204は、高濃度にドープされたn+ポリシリコン領域242、n+ポリシリコン領域242の上方の低濃度にドープされた又は真性のポリシリコン領域244、真性領域244の上方のSiGe領域233(少なくとも一部がシリサイド化されていてもよい)、および、真性領域244の上方の高濃度にドープされたp+ポリシリコン領域246を含んでもよい。SiGe領域233は、電極(またはコンタクト)234(TiNであってもよい)へ、低い電気抵抗を与える。当然のことながら、n+領域とp+領域の位置は逆であってもよい。
導体206および208は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性のシリサイド、導電性のシリサイド−ゲルマニド(a conductive silicide-germanide)、導電性のゲルマニドなどの、何らかの好適な導電性材料を含んでいてもよい。図1Cの実施形態では、導体206および208はレール形状であり、異なる方向(例えば、互いに実質垂直な方向)に伸びている。他の導体の形状および/または構造を用いることもできる。一部の実施形態では、バリア層、接着層、反射防止コーティング、および/または同種のもの(不図示)を、デバイス性能を改善するため、および/またはデバイス製造の支援をするために、導体206および208に用いることができる。
導体206および208は、通常は互いに直交し、メモリセル200のアレイにアクセスするためのアレイターミナルライン(array terminal lines)を形成する。1層でのアレイターミナルライン(アレイラインとも呼ぶ)は、ワードラインまたはX−ラインと呼ぶことがある。垂直に隣接する層でのアレイラインは、ビットラインまたはY−ラインと呼ぶことがある。メモリセル200は、各ワードラインと各ビットラインの投影された交点に形成することができる。メモリセル200の形成に示すように、メモリセル200は、交差するワードラインとビットラインの各々の間に接続される。メモリセル200の少なくとも2つのレベル(例えば、2つのメモリ面)を有する3次元メモリアレイは、ワードラインの2層以上および/またはビットラインの2層以上を利用することができる。モノリシックな3次元メモリアレイは、複数のメモリレベルが、中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。その一例が、「Rail Stack Array Of Charge Storage Devices And Method Of Making Same」と題された、2004年5月20日出願の、米国特許第6,992,349号に記載されている。当該文献は、参照することによって本明細書に組み込まれる。
図1Cでは、ダイオード204の上方に位置するように可逆的抵抗スイッチング素子202が示されているが、別の実施形態においては当然のことながら、可逆的抵抗スイッチング素子202はダイオード204の下方に位置していてもよい。
図2は、メモリセル200の複数個から形成される第1のメモリレベル214の一部の略斜視図である。図1Bまたは図1Cの何れかのメモリセル200を使用することができる。簡略化のために、図2では、一部の要素は別々に示されていない。例えば、(素子202を使用する実施形態に対する)可逆的抵抗スイッチング素子202、p−i−nダイオード204、下部コンタクト213、および、上部コンタクト230は、別々に示されていない。メモリアレイ214は、(図に示されるように)複数のメモリセルが接続される複数のビットライン(第2導体208)及びワードライン(第1導体206)を含む「クロスポイント」アレイである。他のメモリアレイ構造が、マルチレベルのメモリとして使用されてもよい。
図3は、第2のメモリレベル220の下に配置される第1のメモリレベル218を含むモノリシックな3次元アレイ216の一部の略斜視図である。図3の実施形態では、各メモリレベル218、220は、クロスポイントアレイ内に複数のメモリセル200を含んでいる。当然ながら、第1のメモリレベル218と第2のメモリレベル220との間に、追加の層(例えば、中間誘電体)が存在してもよいが、簡単にするために図3では示されない。他のメモリアレイ構造が、メモリの追加レベルとして使用されてもよい。図3の実施形態では、すべてのダイオードは、p型領域をダイオードの上部または下部のどちらに有するp−i−nダイオードが使用されるかによって、上向きまたは下向きなどの同じ方向に「向く」ことで、ダイオードの製造を簡略化することもできる。しかしながら、上向きおよび下向きのダイオードは、異なるレベルで用いられてもよい
一部の実施形態では、メモリレベルは、「High-Density Three-Dimensional Memory Cell」という米国特許第6,952,030号に記載されているように形成されてもよい。当該文献は、参照することによってその全体が本明細書に組み込まれる。例えば、第1のメモリレベルの上側導体は、図4に示すように、第1のメモリレベルの上方に位置している第2のメモリレベルの下側導体として使用されてもよい。この構造は、完全ミラー構造と呼ばれることがある。実質的に平行で同一平面上にある複数の導体206は、第1のメモリレベル218において、ビットラインの第1集合を形成する。レベル220におけるメモリセル200aは、これらのビットラインと、隣接するワードライン208との間に、形成されている。図4の配置では、ワードライン208は、メモリ層218と220との間で共用されている。従ってワードライン208は、メモリレベル220において、メモリセル200bにさらに接続されている。導体の第3集合は、レベル220のセルに対するビットライン206を形成する。これらのビットライン206は、同様にして、メモリレベル200bと追加のメモリレベル(図4には記載されていない)との間で共用されている。ダイオードの極性の配置、および、ワードラインおよびビットラインの各々の配置は、実施形態によって変更することができる。また、3つ以上のメモリレベルを用いることもできる。
幾つかの実施形態では、あらゆる点でその全体が本願明細書において参照により援用されている、2007年3月27日に出願された「LARGE ARRAY OF UPWARD POINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT」と題する米国特許出願公開公報2007/0190722号で説明されるように、隣接するメモリレベル上のダイオードは、反対方向に向くのが好ましい。例えば、第1のメモリレベル218のダイオードは、(例えば、ダイオードの下部にn領域を有して)矢印A1で示されるように下向きダイオードであってもよく、第2のメモリレベル220のダイオードは、(例えば、ダイオードの下部にp領域を有して)矢印A2で示されるように上向きダイオードであってもよく、あるいはその逆であってもよい。
モノリシックな3次元メモリアレイは、複数のメモリレベルが、中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。1つのメモリレベルを形成する層は、(単数または複数の)既存のレベルの層の上に、直接に堆積または成長される。これに対して、積層メモリは、Leedyによる「Three dimensional structure memory」と題する米国特許第5,915,167号の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに重ねて接着することによって構築されている。基板は、ボンディングの前に薄くされても、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが個別の基板上に最初に形成されるので、このようなメモリは、本当のモノリシックな3次元メモリアレイではない。
図1−4は、開示された配置に関連して、円筒形状のメモリセルおよびレール形状の導体を示している。しかしながら、本明細書で開示された技術は、メモリセルについてのある特定の構造に限定されない。可逆的抵抗性スイッチング材料を含んでいるメモリセルを形成するために、他の構造を用いることもできる。例えば、以下の特許は、可逆的抵抗性スイッチング材料を使用するように構成することができるメモリセルの構造の例を提供している。米国特許6,952,043号、米国特許6,951,780号、米国特許6,034,882号、米国特許6,420,215号、米国特許6,525,953号、および米国特許7,081,377号。
図5は、半導体p−i−nダイオードを形成するためのプロセス500の一実施形態を示している。プロセス500は、p−i−nダイオード204を形成するための一般的なプロセスを示しており、メモリアレイでの使用に限定されない。しかしながら、プロセス500は、3次元メモリアレイ内でステアリング素子として使用されるダイオードを形成するために使用することができる。プロセス500は、メモリアレイ内で自身をメモリセルとして使用する半導体p−i−nダイオードを形成するために使用することもできる。全てのプロセスステップは、プロセス500に記載されていない。例えば、マスクの形成、マスクのパターニング、およびエッチングは、記載されていない。ステップ502では、下部導電性コンタクト213が形成される。下部導電性コンタクト213は、TiNまたは他の導体によって形成されてもよい。一部の実施形態では、下部コンタクト213は、下部導体206の上に形成される。しかしながら、下部コンタクト213は、他の何れかの導体材料の上に形成することができる。
ステップ504では、下部コンタクト213の上に、n+ポリシリコン領域242が形成される。領域242は、従来知られている、何れかの堆積方法およびドーピング方法によって形成することができる。シリコンを堆積させた後にドープすることや、または、シリコンが堆積される間にn型のドーパント原子を供給するガスを流すことで、シリコンにインサイチュ(in situ)ドーピングすることができる。n型不純物の例は、リンおよびヒ素を含むが、これらに限定されない。領域242の厚さの範囲の一例は、100Å〜200Åである。しかしながら領域242は、より厚くてもよいし、より薄くてもよい。
ステップ506では、真性領域244に用いられるポリシリコンが堆積される。ポリシリコンは、意図的にドープされない。真性領域244は、従来知られている何れかの方法によって形成することができる。一実施形態では、真性領域244はシリコンである。真性ポリシリコンの厚さの範囲の一例は、約1700から1800オングストロームの間の厚さである。
ステップ506の後、p+領域246およびSiGe領域233を形成するステップとして、2つの選択肢が存在する。選択肢Aはステップ508〜512に記載されており、選択肢Bはステップ513〜515に記載されている。選択肢Aが使用される場合には、ステップ508において、p+領域246のためにポリシリコンが堆積される。選択肢Aでは、領域246は後ほどトープされる。従って、ステップ508では、ポリシリコンは意図的にドープされない。同一のプロセスステップの間にステップ506および508を実行することができるが、説明を進めるに際し、分離して記載されていることに留意されたい。
ステップ510では、p+領域246になる真性ポリシリコン上に、SiGeが堆積される。SiGeは、シリコンの堆積を継続するステップと、選択された量のゲルマニウムをシリコンに追加するステップによって、堆積されてもよい。一実施形態では、相対濃度はSi0.8Ge0.2である。しかしながら、シリコンおよびゲルマニウムの他の相対濃度を用いることもできる。堆積されたSiGeの初期厚さの範囲例は、100Å〜200Åである。しかしながらSiGeは、より厚くてもよいし、より薄くてもよい。
ステップ512では、SiGe領域233の下方にp+領域246を形成するために、p−ドーパントが注入される。一実施形態では、イオン注入が行われる。イオンが拡散すると、高濃度にドープされたp型領域246が形成される。p型ドーパントは、注入エネルギーが例えば1〜5keVであり、ドーズ量の例が約8E14〜5E15/cm2である、ボロンの浅い注入であってもよい。SiGe領域233がドープされること、または、SiGe領域233およびp+領域246内のドーピング濃度が同一であることは、必要とされないことに留意されたい。しかしながら一部の実施形態では、p+領域246と同一のドーパントが、SiGe領域にドープされる。p型ドーパントが拡散された後では、p+領域246がSiGe領域233の下側に存在するように、p型ドーパントはSiGe領域246の下側へ広がっている。選択肢Aはこれで終了する。
選択肢Bが使用される場合には、ステップ513において、インサイチュドーピング(in situ doping)によってp+領域246が形成される。シリコンが堆積される間にp型のドーパント原子を供給するガスを流すことで、シリコンにインサイチュ(in situ)ドーピングすることができる。p型不純物の例は、注入種としてのボロンおよびBF2や、インサイチュドーパントとしてのBCl3を含むが、これらに限定されない。
ステップ515では、p+領域246上にSiGeが堆積される。SiGeはドープされてもよいが、必須ではない。例えば、SiGeが堆積される間にp型のドーパント原子を供給するガスを流すことで、SiGeにインサイチュ(in situ)ドーピングすることができる。選択肢Bはこれで終了する。
SiGeが堆積された後に、ステップ516において、SiGe領域の上にシリサイドを形成する材料が堆積される。シリサイドを形成する材料は、チタン、コバルト、タンタル、プラチナ、タングステンまたはニッケルを含んでもよいが、これらに限定されない。例として、SiGe上にチタンが堆積される。例えば、チタンの厚さは10〜20Åである。一実施形態では、シリサイドを形成する材料の堆積に先立って、SiGeの上に真性ポリシリコンの薄いキャッピング層が堆積される。キャッピング層の厚さの例は、10〜50Åである。しかしながら、キャッピング層はより厚くてもよいし、より薄くてもよい。一実施形態では、シリサイドを形成する材料を堆積した後に、上部コンタクト230を完成させるために別の材料が堆積される。例えば、シリサイドを形成する材料がチタンである場合には、チタンの上にTiNが堆積されてもよい。上部コンタクト230は、TiN以外の材料であってもよい。
ステップ518において、SiGe領域にシリサイドを生成するために、熱アニールが行われる。このステップの間、高温となるため、シリサイドを形成する材料はSiGeの一部と反応してシリサイド層を形成することができる。一実施形態では、熱アニールはセ氏550〜650度で約60秒間実施される。しかしながら、温度はより低くまたはより高くすることもできる。さらに、アニールは60秒間よりも長くまたは短くすることもできる。SiGe領域に形成されるシリサイドは、シリサイドを形成する材料に依存する。例えば、シリサイドを形成する材料がチタンであった場合には、シリサイドは、チタン・シリサイド−ゲルマニド(a titanium silicide-germanide)であることがある。シリサイドを形成する材料がコバルトである場合には、シリサイドは、コバルト・シリサイド−ゲルマニド(cobalt silicide-germanide)であることがある。他のシリサイドをSiGe領域233に形成することもできる。
SiGe領域233の全体がシリサイド化されることが要求されないことに留意されたい。しかしながら、一部の実施形態では、SiGe領域233の全てがシリサイド化される。SiGe領域233の初期厚さは、シリサイドプロセスの間にどれだけが消費されるか(シリサイドに変質されるか)に基づいて、選択されてもよい。例えば、チタンの1Åが、シリコンの約5〜10Å(あるいはそれ以下)を消費する場合において、Ti厚さが20Åである場合には、SiGeは約200Å(あるいはそれ以上)であってもよい。
プロセス500は、ステップ504でn型不純物が使用される、p−i−nダイオード204の形成を記述していたことに留意されたい。しかしながら、ステップ504では、n+領域の形成に代えて、p+領域を形成することができる。その場合、ステップ512または513の一方で、p+ドーパントの注入に代えて、n型ドーパントを注入することができる。
一実施形態では、p−i−nダイオード204はメモリアレイの一部である。この場合、p−i−nダイオード204の全体のレベルは、同一のプロセスステップを用いて形成されてもよい。しかしながら、各レベルでp−i−nダイオード204が同一の方法で形成されることが要求されないことに留意されたい。例えば、あるレベルにおいては本明細書に記載されたSiGe領域233によってp−i−nダイオードが形成されるが、別のレベルにおいてはSiGe領域233が用いられなくてもよい。一実施形態では、1つおきのレベルにおけるp−i−nダイオード204が、SiGe領域を有する。シリコンのゲルマニウムに対する相対濃度(および他の要因)は、1のレベルにおけるp−i−nダイオードの順バイアス電流を、他のレベルの順バイアス電流に一致させることを支援可能に調整することができる。例えば、1のレベルにおける上向きダイオードの順バイアス電流を、他のレベルにおける下向きダイオードの順バイアス電流に一致させることができる。
図6は、1のレベルにおけるダイオードがSiGe233の領域を有し、他のレベルにおけるダイオードがSiGe233の領域を有さないメモリアレイを形成する、一実施形態のプロセス600を示している。この例では、p−i−nダイオード204は、ステアリング素子として使用される。しかしながら、p−i−nダイオード204は、p−i−nダイオード204の抵抗に基づいて情報を記憶するなど、別の目的を果たしてもよい。プロセス600は、図4に記載されたメモリアレイ214などの、アレイを形成するために使用されてもよい。
ステップ602では、メモリアレイ214の最も下部の導体である、導体206aが基板上に形成される。図7は、導体206aを形成するステップの一実施形態のさらなる詳細を示している。ステップ602は、複数の導体206aの間に誘電材料を形成するステップを含んでもよいことに留意されたい。
ステップ604では、導体206a上に、SiGe領域233を有するp−i−nダイオード204が形成される。一実装態様では、p−i−nダイオード204を形成するために、図5のプロセス500が使用される。これらのp−i−nダイオード204は、上向きまたは下向きの何れであってもよい。図8のプロセス800は、ステップ604を実行するために用いることができる、多くのp−i−nダイオード形成するステップの一実施形態を示している。
ステップ606では、p−i−nダイオード204の上方に、可逆的抵抗スイッチング素子202が形成される。図9のプロセス900は、可逆的抵抗スイッチング素子202を形成するステップの一実施形態を示している。一部の実施形態では、可逆的抵抗スイッチング素子202の上方にp−i−nダイオード204が形成されるように、ステップ604と606が交代される。p−i−nダイオードおよび可逆的抵抗スイッチング素子202を形成するステップの結果、誘電材料が複数の支柱の間にある、支柱(素子200a、図4)を形成することができる。
ステップ608では、導体208が形成される。これにより、メモリアレイ214の1つのレベル218の形成が完了する。導体208は、メモリアレイの第2のレベル220のための下部導体としても用いられる。
ステップ610において、導体208の上方に、SiGe領域233を有さないp−i−nダイオードが形成される。図4のA1およびA2が付された矢印に関して、下側レベル218におけるダイオードが上向きであった場合には、第2のレベル220におけるp−i−nダイオードは下向きであってもよい。しかしながら、逆もまた当てはまる。下側レベル218におけるダイオードが下向きであった場合には、レベル220におけるダイオードは上向きであってもよい。一部の実施形態では、第2のレベル220におけるp−i−nダイオードは、SiGe領域233を備えることなく形成される。
ステップ612では、第2のレベル220におけるp−i−nダイオードの上方に、可逆的抵抗スイッチング素子202が形成される。下側レベル218と同様にして、可逆的抵抗スイッチング素子202の下方ではなく、可逆的抵抗スイッチング素子202の上方にp−i−nダイオードが形成されてもよい。
ステップ614では、導体206bが形成される。導体206bを形成するステップの結果は、複数の導体206bの間に誘電材料を形成するステップを含んでいてもよい。これにより、メモリアレイ214の最初の2つのレベル218、220の形成が完了する。追加のレベルが追加されてもよい。上向きのダイオードと下向きのダイオードを交互に配置するパターンが継続されてもよい。また、SiGe領域233を有するダイオードとSiGe領域を有さないダイオードを交互に配置するパターンが継続されてもよい。
プロセス600を実行する場合、SiGe内のゲルマニウムの濃度は、第1のレベル218におけるp−i−nダイオードの順バイアス電流が、第1のレベル220におけるp−i−nダイオードの順バイアス電流と一致するか、または少なくとも非常に近づくように、選択されてもよい。以下に、電流を一致させるゲルマニウム濃度の調整に関する、いくらかの情報を提供する。SiGeは、シリコンよりも狭いバンドギャップを有する。例えば、シリコンは1.12eVのバンドギャップを有することがある一方、ゲルマニウムは0.66eVのバンドギャップを有することがある。従って、SiGeのバンドギャップは、シリコンとゲルマニウムの相対濃度に応じて、0.66eV−1.12eVの間を変動することができる。SiGeの(Siに比して)低いバンドギャップは、SiGe/TiN接合部分に(Si/TiN接合部分と比較して)低いバリア高さをもたらすことができる。これは、上部コンタクト230に対する電気抵抗を低下させることができる。これにより、ダイオードの順バイアス電流密度を改善することができる。例えば、一部の実装態様では、2Vの順バイアス電圧において、SiGe領域を有さないダイオードと比較して、2〜5倍に電流密度を改善することができる。SiGe内のゲルマニウムの量は、メモリアレイ214の1のレベルのダイオードの順バイアス電流を他のレベルに一致させるように、調整することができるパラメータである。
メモリアレイ214の1のレベルのダイオードの順バイアス電流を他のレベルに一致させるために、他の要因を用いることもできる。例えば、様々なメモリアレイレベルにおけるダイオード高さを、互いに異ならせることができる。具体例として、ダイオード高さ(または真性領域のような特定の領域)を低くすることで、順バイアス電流を大きくすることができる。一方で、高さを高くすることで、順バイアス電流を小さくすることができる。ダイオード高さを高くするほど(例えば、真性領域を厚くする)ダイオード抵抗が高くなり、ダイオード高さを低くするほど(例えば、真性領域を薄くする)ダイオード抵抗が減少することに留意されたい。しかしながら、ダイオードを低くするほど、同様な逆バイアス電圧での逆リーク電流が、厚い真性領域を有するダイオードと比較して大きくなることにも留意されたい。一実施形態では、真性領域の高さは、ダイオード順バイアス電流を一致させるように調整されている。
図6の実施形態では、あるレベルのp−i−nダイオード204はSiGe領域233を有している一方で、他のレベルのダイオードはSiGe領域233を有していないことに留意されたい。一部の実施形態では、メモリアレイの全レベルのp−i−nダイオード204が、SiGe領域233を有していてもよい。しかしながら、SiGe領域233は、全レベルで必ずしも同一でなくてもよい。例えば、様々なメモリレベルでダイオードの順バイアス電流を一致させるために、SiGe内のゲルマニウムの濃度が様々なレベルで異なっていてもよい。例えば、下向きp−i−nダイオード204に比して、複数の上向きp−i−nダイオード204は、SiGe領域内のゲルマニウムの様々な濃度を有していてもよい。
図7は、導体を形成するプロセスの一実施形態を示している。プロセス700は、プロセス600のステップ602の一実施態様である。メモリアレイの形成は、基板に対して開始されてもよい。基板は、単結晶シリコン、シリコン−ゲルマニウムやシリコン−ゲルマニウム−カーボンのようなIV−IV族化合物、III−V族化合物、II−VII族化合物、これらの基板上のエピタキシャル層、または何らかの他の半導体材料などの、従来知られている任意の半導体基板とすることができる。基板は、その中に製造された集積回路を含んでいてもよい。例えば基板は、メモリアレイを読み出すためにおよびメモリアレイをプログラムするために、導体206および208に電気的に接続されている回路を含んでいてもよい。ステップ702では、基板上に絶縁層が形成される。絶縁層は、酸化シリコン、シリコン窒化物、または他の好適な絶縁材料とすることができる。
ステップ704において、絶縁体の上に、第1の導体206aのための材料が堆積される。導電層の絶縁層への接着を支援するために、絶縁層と導電層との間に接着層が含まれていてもよい。上を覆う導電層がタングステンである場合には、接着層として窒化チタンを用いることができる。導電層は、タングステン、または、タンタル、チタン、銅、コバルトを含む他の材料、またはそれらの合金など、従来知られている導電材料を備えていてもよい。
導体レール206aを形成する全ての層が堆積されると、ステップ706において、実質平行で実質同一平面上にある複数の導体206a形成するために好適なマスキングプロセスおよびエッチングプロセスを用いて、それらの層はパターン形成されエッチングされる。一実施形態では、フォトレジストが堆積され、フォトリソグラフィによってパターン形成され層がエッチングされ、その後通常のプロセス技術を用いてフォトレジストが除去される。
次に、ステップ708において、複数の導体206aの上および間に、誘電材料が堆積される。誘電材料は、酸化シリコン、シリコン窒化物、またはシリコン酸窒化物(silicon oxynitride)などの、既知の電気絶縁材料とすることができる。一実施形態では、誘電材料として、高密度プラズマ法によって堆積された二酸化シリコンが使用される。導体レール206aの上面上の余分な誘電材料を除去し、誘電材料で分離された導体206aの上面を露出させ、実質的に平面な表面を残してもよい。平面な表面を形成するための余分な誘電体の除去は、化学的機械的研磨(CMP)または平坦化エッチバックなどの、従来知られている何れかのプロセスによって実行することができる。別の実施形態では、ダマシン法によって導体206aを形成することができる。ステップ708の後、導体206aの上にp−i−nダイオード204が形成されてもよい。または、p−i−nダイオード204の形成に先立って、導体206aの上に抵抗状態変化素子202が形成されてもよい。
図8は、多数のp−i−nダイオードを形成するプロセス800の一実施形態を示している。プロセス800は、プロセス600のステップ604の一実施態様である。プロセス800は、導体206aを形成するためにプロセス700を実行するステップが使用された後に、実行されてもよい。一実施形態では、導体206aとp−i−nダイオード204の間に、抵抗状態変化素子202が形成される。プロセス800に先立ち、導体206a上に下部コンタクト213が形成されてもよい。図10A〜10Gは、例として、プロセス800の様々なステップ後の結果を示している。図10A〜10Gでは、下側の高濃度にドープされた領域がn+であり、上側がp+である。図10A−10Gは、1つの下部導体206aに平行に走るラインに沿った視点からの図を示している。複数の層の相対厚さは、原寸に比例して示されていないことに留意されたい。図10Aは、基板上に導体を形成するとともに、下部コンタクトとして使用されるTiNの層を形成した後の結果を示している。具体的には、基板1002、1つの下部導体206a、およびTiN層1013が記載されている。下部導体206aのレベルでは、図10Aでは見られない誘電体も存在する。
ステップ802では、p−i−nダイオード204に使われる支柱にパターン形成される半導体材料の層が堆積される。ステップ802は、導体206aおよび導体206aの間に存在する誘電体の上に、シリコンの層を堆積させるステップを含んでいてもよい。一実施形態では、半導体材料はシリコンである。n+領域またはp+領域の一方として使用されるために下側部分が高濃度にドープされるように、シリコンを堆積させながらインサイチュドーピングが実施されてもよい。n+領域またはp+領域の一方として使用されるために上側部分が高濃度にドープされるように、シリコンを堆積させながらインサイチュドーピングが同様に実施されてもよい。これはプロセス500の選択肢Bに類似している。しかしながら、下側部分も上側部分もインサイチュドーピングされる必要はない。従って、シリコンを堆積させた後にドープすることや、または、シリコンが堆積される間にn型またはp型のドーパント原子を供給するガスを流すことでシリコンにインサイチュドーピングすることができる。図10Bは、p+層がインサイチュで形成される場合の、ステップ802の後の結果を示している。図10Cは、p+層がインサイチュドーピングされず、そのために現在の段階でp+層がドープされていない結果を示している。
ステップ804では、ポリシリコン層の上にSiGeの層が堆積される。上側の高濃度にドープされた領域を形成するためのドーピングがまだ実施されていない場合には、当該ドーピングがここで行われてもよい。これは、プロセス500の選択肢Aに類似している。図10Dは、p型ドーパントをSiGe層およびSiGe層の直下の層の両方に注入するステップを図説している。ステップ806では、SiGe層の上に、シリサイドを形成する材料の層および上部コンタクトのための材料の層(例えば、TiN)が堆積される。図10Eは、ステップ806の後の結果を示している。シリサイドを形成する材料を堆積させた後、シリサイドを形成するために熱アニールを実施してもよいことに留意されたい。例として、セ氏550〜650度の間の高速熱アニール(RTA)が、約60秒間実施されてもよい。
ステップ807では、メモリ素子202のための材料が堆積される。例えば、下部電極234を形成するために用いられる層、状態変化素子231を形成するために用いられる層、および、上部電極232を形成するために用いられる層が堆積される。図9のプロセス900は、メモリ素子202を形成するステップの追加の詳細を提供している。図10Eに示されるTiN層の上面上に、メモリ素子202のための層を堆積することができる。メモリ素子202のための材料は、ダイオードのための材料を堆積させるステップに先立って堆積することができることに留意されたい。
ステップ808では、ポリシリコン、SiGe層、シリサイドを形成する材料、上部コンタクト材料、およびメモリ素子材料から、支柱が形成される。任意の好適なマスキングプロセスおよびエッチングプロセスを用いて、支柱を形成することができる。例えば、フォトレジストを堆積させ、通常のフォトリソグラフィ技術を用いてフォトレジストをパターン形成し、エッチングすることができる。その後、フォトレジストを除去することができる。または、例えば二酸化シリコンなどのある別の材料のハードマスクを、下部反射防止コーティング(BARC)を上面に有して、半導体層スタックの上面上に形成し、その後パターン形成してエッチングすることができる。同様に、ハードマスクとして、誘電体反射防止コーティング(DARC)を用いることができる。一部の実施形態では、各支柱が導体206の上に形成されるように、支柱は、下方の導体206とほぼ同一のピッチおよびほぼ同一の幅を有している。多少の位置ずれは許容することができる。図10Fは、ステップ808の後の結果を示している。図10Fでは、各支柱が1つのp−i−nダイオードに対応している。図を分かりにくくしないために、図10Fではメモリ素子202は記載されていないことに留意されたい。
ステップ810では、半導体支柱の上および間に誘電材料1037が堆積され、支柱間の間隙が埋められる。誘電材料1037は、酸化シリコン、シリコン窒化物、またはシリコン酸窒化物などの、既知の電気絶縁材料とすることができる。一実施形態では、誘電材料として二酸化シリコンが使用される。支柱の上面上の誘電材料が除去され、誘電材料で分離された支柱の上面が露出され、実質的に平面な表面が残される。余分な誘電体の除去は、CMPまたはエッチバックなどの、従来知られている何れかのプロセスによって実行することができる。p−i−nダイオード204を形成した後、抵抗状態変化素子が形成されてもよい(ステップ606、プロセス600)。図10Gは、ステップ810の後の結果を示している。シリサイドを形成するために使用される熱アニールに加えて、1つ以上の熱アニールがあってもよいことに留意されたい。例えば、ポリシリコンを結晶化するため、および、ドーパントを活性化するために、熱アニールがあってもよい。一実施形態では、セ氏700〜750度で高速熱アニール(RTA)が60秒間行われる。しかしながら、他の温度および時間を用いることもできる。ダイオードの多層を有するメモリ装置が構成されている場合には、シリサイド(例えば、各シリサイド領域を形成するために別々のアニールがあることがある)を形成するために多数のアニールが行われることがあるが、ポリシリコンを結晶化するためおよびドーパントを活性化するために1回のみのアニールが行われることがあることに留意されたい。
図9は、抵抗状態変化素子202を形成するプロセス900の一実施形態を示している。プロセス900は、プロセス600のステップ606および612の一実施態様である。ステップ902では、下部電極234が形成される。下部電極234は、TiNによって形成されてもよい。下部電極234の形成は、TiN(または他の材料)を堆積するステップと、パターン形成するステップおよびエッチングするステップにより、実現することができる。下部電極234は、化学気相成長(CVD)、物理気相成長(PVD)、原子層堆積(ALD)およびスパッタリングを含む、様々な技術を用いて堆積させることができるが、これらの方法に限定されない。下部電極234は、p−i−nダイオード204への電気的接続を形成する。一部の実施形態では、下部電極234も、p−i−nダイオード204に対する上部コンタクト230としての機能を果たす。
ステップ904では、状態変化素子231が形成される。このステップでは、多くの異なるタイプの状態変化素子を形成することができる。一実施形態では、状態変化素子231は金属酸化物(MeOX)である。MeOXは、化学気相成長(CVD)、物理気相成長(PVD)、原子層堆積(ALD)およびスパッタリングを含む、様々な技術を用いて堆積させることができるが、これらの方法に限定されない。一実施形態では、状態変化素子231はGe2Sb2Te5(GST)である。GSTは、結晶質から非晶質へ可逆的に相変化する性質を有しており、セルにつき2つのレベルを割り当てる。しかしながら、GSTを用いてセルに追加のレベルを割り当てるために、準非晶質および準結晶質の相が用いられることもある。一部の実施形態では、炭素材料から状態変化素子231が形成される。炭素から形成される状態変化素子231は、非晶質と黒鉛炭素の任意の組合せを備えていてもよい。一形態において、状態変化素子231はカーボンナノチューブ(CNT)である。
ステップ906において、上部電極232が形成される。上部電極232は、TiN、TaNおよびWNなどを含む多種多様の材料から形成されてもよいが、これらの材料に限定されない。上部電極232は、化学気相成長(CVD)、物理気相成長(PVD)、原子層堆積(ALD)およびスパッタリングを含む、様々な技術を用いて堆積させることができるが、これらの方法に限定されない。
ここで述べたように、一実施形態は、以下の要素を含む半導体デバイスである。そのデバイスは、第1導電型の第1材料がドープされたシリコンの第1領域と、前記第1領域の上方に位置し、意図的にドープされていないシリコンの第2領域と、前記第2領域の上方に位置し、前記第1導電型とは逆の第2導電型の第2材料がドープされているシリコンの第3領域と、前記第3領域の上方に位置する、SiGeを含んでいる領域と、前記SiGe領域の上方に位置する導電性コンタクトと、を有する。一部の実施形態では、SiGeの少なくとも一部はシリサイドを含んでいる。
一実施形態は、以下のステップを含んでいる、半導体デバイスを形成する方法である。 第1導電型の第1材料がドープされたポリシリコンの第1領域が形成される。前記第1領域上に、ポリシリコンの第2領域が形成される。前記第2領域は、意図的にドープされない。前記第2領域上に、ポリシリコンの第3領域が形成される。前記第3領域には、前記第1導電型とは逆の第2導電型の第2材料がドープされる。ポリシリコンの前記第3領域上に、SiGeの領域が形成される。前記SiGeの領域上に、上部導電性コンタクトが形成される。一部の実施形態では、前記SiGe上にシリサイドを形成する材料を備える領域が堆積され、前記シリサイドを形成する材料をSiGeに反応させてシリサイドを形成するために熱アニールが実施される。
一実施形態は、以下の要素を備える3次元メモリアレイである。前記メモリアレイは、基板の上方の第1導電性ラインと、前記第1導電性ラインの上方の第2導電性ラインと、前記第2導電性ラインの上方の第3導電性ラインと、を有する。前記第1導電性ラインと前記第2導電性ラインとの間に、第1p−i−nダイオードが結合されている。前記第1p−i−nダイオードは、第1導電型の不純物がドープされた第1ポリシリコン領域と、前記第1ポリシリコン領域の上方の、真性の第2ポリシリコン領域と、前記第2ポリシリコン領域の上方の第3ポリシリコン領域と、を含んでいる。前記第3ポリシリコン領域は、第2導電型の不純物がドープされている。前記第1p−i−nダイオードは、前記第3ポリシリコン領域の上方のSiGe領域と、前記第3ポリシリコン領域の上方の上部導電性コンタクトも含んでいる。前記メモリは、前記第2導電性ラインと前記第3導電性ラインの間に結合される、第2p−i−nダイオードも有する。前記第2p−i−nダイオードは、前記第2導電型の不純物がドープされた第1ポリシリコン領域と、前記第1領域の上方の、真性ポリシリコンである第2ポリシリコン領域と、前記第2領域の上方の、前記第1導電型の不純物がドープされた第3ポリシリコン領域と、前記第3ポリシリコン領域の上方の上部導電性コンタクトと、を有する。一部の形態では、前記第1p−i−nダイオードの前記SiGe領域は、前記第1p−i−nダイオードの前記順バイアス電流を前記第2p−i−nダイオードの前記順バイアス電流に実質的に一致させることができるように選択された組成を有している。
一態様は、以下のステップを備える、3次元メモリアレイを形成する方法である。基板上に第1導電性ラインが形成され、前記第1導電性ライン上に第1p−i−nダイオードが形成される。前記第1p−i−nダイオードを形成するステップは、以下のステップを含んでいる。第1導電型の第1材料がドープされたポリシリコンの第1領域が形成される。前記第1領域上に、ポリシリコンの第2領域が形成される。前記第2領域は、意図的にドープされていない。前記第2領域上に、ポリシリコンの第3領域が形成される。前記第3領域には、前記第1導電型とは逆の第2導電型の第2材料がドープされる。ポリシリコンの前記第3領域上に、SiGeの領域が形成される。前記第1p−i−nダイオード上に第2導電性ラインが形成される。前記第2導電性ライン上に第2p−i−nダイオードが形成される。前記第2p−i−nダイオードを形成するステップは、以下のステップを含んでいる。前記第2導電型の材料がドープされたポリシリコンの第4領域が形成される。前記第4領域上に、ポリシリコンの第5領域が形成される。前記第5領域上に、前記第1導電型の材料がドープされたポリシリコンの第6領域が形成される。前記第2p−i−nダイオード上に第3導電性ラインが形成される。一部の形態では、ポリシリコンの前記第3領域上に前記SiGeの領域を形成するステップは、前記第1p−i−nダイオードの前記順バイアス電流を前記第2p−i−nダイオードの前記順バイアス電流に実質的に一致させることができるように選択された、シリコンに対するゲルマニウムの組成を有する前記SiGe領域を形成するステップを含んでいる。
上述の本発明に係る詳細な記載は、実例及び描写を目的として用意されたものであり、本発明を開示した詳細な形態に限定又は制限することを意図したものではない。上記教示において多くの改良や変形例が可能である。開示される実施形態は、本発明の本質を最も良く表すために選ばれたものであり、当業者であれば、実用上の変形例において、本発明を様々な実施形態において最適に利用し、特定の用途に合致するように様々な改良を加えることができる。本発明の範囲は、添付される特許請求の範囲によって定義されるものである。
図1Aはp−i−nダイオード204の一実施態様である。p−i−nダイオード204は、下部導電性コンタクト213と上部導電性コンタクト230の間に接続されて示されている。下部導電性コンタクト213および上部導電性コンタクト230の各々は、TiNまたは他の導体で形成されていてもよい。ダイオード204は、真性多結晶シリコン(ここでは「ポリシリコン」)領域244の両側に、高濃度にドープされた領域242、246を備えている。領域242は、n型不純物が高濃度にドープされたポリシリコンである。この領域242の厚さの範囲の一例は、堆積されており、100Å〜200Åである。しかしながら領域242は、より厚くてもよいし、より薄くてもよい。n型不純物の例は、リンやヒ素を含むが、これに限定されない。領域246は、p型不純物が高濃度にドープされたポリシリコンである。この領域246の厚さの範囲の一例は、100Å〜200Åである。しかしながら領域246は、より厚くてもよいし、より薄くてもよい。p型不純物の例は、ボロンやBF2を含むが、これに限定されない。真性ポリシリコン領域244の厚さの範囲の一例は、1500Å〜1800Åである。しかしながら領域244は、より厚くてもよいし、より薄くてもよい。一部の実施形態では、領域242と246の不純物注入は、逆にすることができる。すなわち、領域242にp型不純物がドープされ、領域246にn型不純物がドープされてもよい。しかしながら、説明を進めるに際し、領域246をpドープ領域と呼ぶことにする。
TiNまたは他の導体とすることができる下部コンタクト213は、p−i−nダイオード204と下部導体206との間に存在する。TiNまたは他の導体とすることができる上部コンタクト230は、p−i−nダイオード204と上部導体208との間に存在する。p−i−nダイオード204は、一方の導電型の高濃度にドープされた領域242(例えば、n+またはp+の一方)、真性領域244、SiGe領域233(少なくとも一部がシリサイド化されていてもよい)、および、他方の導電型の高濃度にドープされた領域246(例えば、p+またはn+の一方)を備えている。例として、領域242にn型ドーパント(例えば、リン、ヒ素、またはアンチモン)がドープされ、領域246にp型ドーパント(例えば、ボロンまたはBF2)がドープされてもよい。あるいは、領域242にp型ドーパントがドープされ、領域246にn型ドーパントがドープされてもよい。真性領域244は、意図的にドープされない。しかしながら、真性領域244に少量の不純物が存在してもよい。一部の実施形態では、下部コンタクト213と下部導体206との間に、バリア層が存在する。バリア層は、常には使用されない。SiGe領域233自体は、ドープされてもよいし、ドープされなくてもよい。
一部の実施形態では、メモリレベルは、「High-Density Three-Dimensional Memory Cell」という米国特許第6,952,030号に記載されているように形成されてもよい。当該文献は、参照することによってその全体が本明細書に組み込まれる。例えば、第1のメモリレベルの上側導体は、図4に示すように、第1のメモリレベルの上方に位置している第2のメモリレベルの下側導体として使用されてもよい。この構造は、完全ミラー構造と呼ばれることがある。実質的に平行で同一平面上にある複数の導体206aは、第1のメモリレベル218において、ビットラインの第1集合を形成する。レベル218におけるメモリセル200aは、これらのビットラインと、隣接するワードライン208との間に、形成されている。図4の配置では、ワードライン208は、メモリ層218と220との間で共用されている。従ってワードライン208は、メモリレベル220において、メモリセル200bにさらに接続されている。導体の第3集合は、レベル220のセルに対するビットライン206bを形成する。これらのビットライン206bは、同様にして、メモリレベル200bと追加のメモリレベル(図4には記載されていない)との間で共用されている。ダイオードの極性の配置、および、ワードラインおよびビットラインの各々の配置は、実施形態によって変更することができる。また、3つ以上のメモリレベルを用いることもできる。
ステップ512では、SiGe領域233の下方にp+領域246を形成するために、p−ドーパントが注入される。一実施形態では、イオン注入が行われる。イオンが拡散すると、高濃度にドープされたp型領域246が形成される。p型ドーパントは、注入エネルギーが例えば1〜5keVであり、ドーズ量の例が約8E14〜5E15/cm2である、ボロンの浅い注入であってもよい。SiGe領域233がドープされること、または、SiGe領域233およびp+領域246内のドーピング濃度が同一であることは、必要とされないことに留意されたい。しかしながら一部の実施形態では、p+領域246と同一のドーパントが、SiGe領域にドープされる。p型ドーパントが拡散された後では、p+領域246がSiGe領域233の下側に存在するように、p型ドーパントはSiGe領域233の下側へ広がっている。選択肢Aはこれで終了する。
一実施形態は、以下の要素を備える3次元メモリアレイである。前記メモリアレイは、基板の上方の第1導電性ラインと、前記第1導電性ラインの上方の第2導電性ラインと、前記第2導電性ラインの上方の第3導電性ラインと、を有する。前記第1導電性ラインと前記第2導電性ラインとの間に、第1p−i−nダイオードが結合されている。前記第1p−i−nダイオードは、第1導電型の不純物がドープされた第1ポリシリコン領域と、前記第1ポリシリコン領域の上方の、真性の第2ポリシリコン領域と、前記第2ポリシリコン領域の上方の第3ポリシリコン領域と、を含んでいる。前記第3ポリシリコン領域は、第2導電型の不純物がドープされている。前記第1p−i−nダイオードは、前記第3ポリシリコン領域の上方のSiGe領域と、前記第3ポリシリコン領域の上方の上部導電性コンタクトも含んでいる。前記メモリは、前記第2導電性ラインと前記第3導電性ラインの間に結合される、第2p−i−nダイオードも有する。前記第2p−i−nダイオードは、前記第2導電型の不純物がドープされた第1ポリシリコン領域と、前記第1ポリシリコン領域の上方の、真性ポリシリコンである第2ポリシリコン領域と、前記第2ポリシリコン領域の上方の、前記第1導電型の不純物がドープされた第3ポリシリコン領域と、前記第3ポリシリコン領域の上方の上部導電性コンタクトと、を有する。一部の形態では、前記第1p−i−nダイオードの前記SiGe領域は、前記第1p−i−nダイオードの前記順バイアス電流を前記第2p−i−nダイオードの前記順バイアス電流に実質的に一致させることができるように選択された組成を有している。