CN102640289A - 具有硅锗低接触电阻的pin二极管及其形成方法 - Google Patents

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Abstract

本发明描述了半导体PIN二极管及其形成方法。在一方面，在被掺杂成具有一种传导率(p+或n+)的区和到PIN二极管的电触头之间形成SiGe区。该SiGe区可用于减小接触电阻，其可增加正向偏置电流。掺杂区在SiGe区下方延伸，使其处于SiGe区和二极管的本征区之间。PIN二极管可由硅形成。在SiGe区下方的掺杂区可用于防止由于增加的SiGe区而引起反向偏置电流增加。在一个实施例中，形成SiGe区，使得在存储器阵列中的向上指向的PIN二极管的正向偏置电流与向下指向的PIN二极管的正向偏置电流充分匹配，这可当这些二极管与三维存储器阵列中的R/W材料一起使用时实现更好的切换结果。

Description

具有硅锗低接触电阻的PIN二极管及其形成方法
技术领域
本发明涉及数据存储技术。
背景技术
基于半导体的PIN二极管(Positive-Intrinsic-Negative Diode)在本领域中是已知的。这些二极管由于包括以p型导体重掺杂的区域(p+区)、本征区以及以n型导体重掺杂的区域(n+区)，所以称为PIN器件。本征区未故意掺杂，但是可能存在低程度的n型和/或p型杂质。PIN二极管可由诸如硅、锗、硅锗合金等材料制成。合适的掺杂物可用于p+区和n+区中。
基于半导体的PIN二极管具有多种用途。一种推荐的应用是存储器单元。于2004年9月29日提交的题为“Nonvolatile Memory Cell without a DielectricAntifuse having High-and Low-impedance States”的已公开的美国专利申请2005/0052915描述了具有至少两个电阻状态从而可用作存储器单元的PIN二极管。PIN二极管在形成时可处于高电阻状态。施加编程电压可将电阻变为低电阻状态。于2005年6月8日提交的题为“Nonvolatile Memory Cell Operating byIncreasing Order in Polycrystalline Semiconductor Material”的已公开的美国专利申请2005/0226067也描述了可用于存储器单元的PIN二极管。上述两个专利申请通过引用而并入本文中用于各种目的。
还提出在使用具有可逆电阻切换行为的元件用作存储器单元的存储器阵列中将基于半导体的PIN二极管用作控向元件。当作为控向元件使用时，PIN二极管帮助控制电流从而控制对哪些存储器单元进行编程和读取。表现出可逆电阻切换性能的多种材料可用作存储器单元。这些材料包括硫族化物、碳聚合物、钙钛矿、某些金属氧化物和氮化物。特别地，存在一些金属氧化物和氮化物仅包括一种金属而表现出可靠的电阻切换性能。这些包括：例如NiO、Nb2O5、TiO2、HfO2、Al2O3、MgOX、CrO2、VO、BN和AIN，如Pagnia及Sotnick在“BistableSwitching in Electroformed Metal-Insulator-Metal Device”(Phys.Stat.Sol.(A)108，11-65(1988))中所描述的那样。这些材料之一制成的层在制成时可处于原始状态，例如相对低电阻状态。在施加足够电压后，该材料切换到稳定的高电阻状态。这种电阻切换可以是可逆的，从而后续施加合适的电流或电压可用于使电阻切换材料回到稳定的低电阻状态。这种变换可重复多次。对于某些材料，初始状态是高电阻而非低电阻。
为了工作良好，期望PIN二极管具有高的正向偏置电流和低的反向偏置电流。二极管的整流比定义为在特定偏置电压(正的及负的)时的正向偏置电流与反向偏置电流的比。期望具有高的整流比。然而，用于提供较高正向偏置电流的技术往往不良地增加反向偏置电流。
还期望存储器阵列中所有二极管的正向偏置电流大致相同。然而，在存储器阵列不同部分中的二极管的正向偏置电流之间可能存在差异。对于一些传统的存储器阵列，这些差异是系统惯有的。存储器阵列通常形成在衬底上方，一些二极管从该衬底向上指向而其它二极管向下指向。向上指向意味着正向偏置电流的方向远离衬底。对于一些传统的存储器阵列，与向下指向的二极管的正向偏置电流相比，向上指向的二极管的正向偏置电流可一贯较高或较低。当使用二极管以控制对哪些存储器单元进行编程和读取时，正向偏置电流的这些差异可存在问题。由于电流差异，还会出现其它问题。
附图说明
图1A是PIN二极管的一个实施例。
图1B是用作存储器单元的PIN二极管的一个实施例的简化透视图。
图1C是具有用作控向元件的PIN二极管的存储器单元的一个实施例的简化透视图。
图2是由多个存储器单元形成的第一存储器级的一部分的简化透视图。
图3是三维存储器阵列的一部分的简化透视图。
图4是三维存储器阵列的一部分的简化透视图。
图5示出了用于形成PIN二极管的过程的一个实施例。
图6示出了用于形成存储器阵列的过程的一个实施例。
图7示出了在存储器阵列中形成导体的过程的一个实施例。
图8示出了形成PIN二极管的过程的一个实施例。
图9示出了形成电阻状态改变元件的过程的一个实施例。
图10A-10G示出了在形成PIN二极管的过程的各种步骤之后的结果。
具体实施方式
本文描述了半导体PIN二极管及其形成方法。本文公开了具有PIN二极管的存储器阵列及用于形成具有PIN二极管的存储器阵列的技术。本文所公开的技术规定了在PIN二极管和上触头之间的低接触电阻，其规定了良好的正向偏置电流。所述技术也规定了相对低的反向偏置电流。因此，PIN二极管具有良好的整流比。而且，本文所公开的技术规定了在存储器阵列中形成PIN二极管，使得正向偏置电流充分匹配。特别地，可使向上指向的二极管的正向偏置电流与向下指向的二极管的正向偏置电流充分匹配，这在用于三维存储器阵列中时会获得更好的切换结果。使向上指向的二极管及向下指向的二极管的电性能匹配，可在存储器阵列的不同级获得编程比特的更好的切换收益。
在一个实施例中，在n+区和到PIN二极管的触头之间形成SiGe区。SiGe区可用于降低触头和PIN二极管之间的电阻，这可增加正向偏置电流。n+区在SiGe区下方延伸，使得该n+区位于SiGe区和二极管的本征区之间。在SiGe区下方的n+区可用于防止由于增加的SiGe区而引起反向偏置电流增加。在一个实施例中，在p+区和到PIN二极管的触头之间形成SiGe区。p+区在SiGe区下方延伸，使得p+区位于SiGe区和本征区之间。
在一个实施例中，在存储器阵列中的一些PIN二极管在重掺杂区和触头之间具有SiGe区，而其它PIN二极管没有。例如，向上指向的二极管可具有SiGe区，而向下指向的二极管没有。可替选地，向下指向的二极管可具有SiGe区，而向上指向的二极管没有。可形成SiGe区使得向上指向的PIN二极管的正向偏置电流与向下指向的PIN二极管的正向偏置电流充分匹配。
可理解，尽管本文可能使用术语“第一”、“第二”等描述各种元件，但是这些元件不应该收到这些术语限制。这些术语仅用于将一个元件与另一个元件区分开。例如，第一元件可以称为第二元件，并且类似地，第二元件可以称为第一元件，而没有背离示例性实施例的范围。如本文所使用的那样，术语“和/或”包括一个或多个相关的列举项目的任何及所有组合。
可理解，当一个元件或层被称作是“形成在另一个元件或层上”或“形成在另一个元件或层上方”时，它可直接或间接地形成在该另一个元件或层上或上方。即，可能存在介于其间的元件或层。相反，当一个元件或层被称作是“直接形成在另一个元件上”时，则不存在介于其间的元件或层。用于描述元件或层之间的关系的其它措词应该以类似的方式解释(例如，“与...接触”与“与...直接接触”相对照，“在...之间”与“直接在...之间”相对照，“相邻的”与“直接相邻的”相对照，等)。
图1A是PIN二极管204的一个实施例。PIN二极管204被示为连接在下导电触头213和上导电触头230之间，每个触头可由TiN或另外的导体制成。二极管204在本征多晶硅(本文称为“多晶硅”)区244的各侧上具有重掺杂区242、246。区242是以n型杂质重掺杂的多晶硅。此区242的厚度的示例性范围是沉积为
Figure BPA00001522662700041
然而，区242可更厚或更薄。n型杂质的示例包括但不限于磷和砷。区246是以p型杂质重掺杂的多晶硅。此区246的厚度的示例性范围是
Figure BPA00001522662700042
然而，区246可更厚或更薄。p型杂质的示例包括但不限于硼和BF2。本征多晶硅区244的厚度的示例性范围是然而，区244可以更厚或更薄。注意到，在一些实施例中，区242和区246的掺杂可相反设置。即，区242可以以p型杂质掺杂而区246可以以n型杂质掺杂。然而，出于讨论目的，区246将被称为p-掺杂区。
在p+区246上方是至少被部分硅化的SiGe区233。SiGe区233可为上触头230提供低电阻，因而增加正向偏置电流。在一个实施例中，SiGe区233初始由Si0.8Ge0.2形成；然而，可使用硅和锗的其它相对浓度。在沉积了硅化物形成材料(例如，钛)及上触头230之后，可执行加温退火，使得SiGe区233至少部分地被硅化。例如，由SiGe的至少一部分形成钛硅锗化物。在区233中的一些SiGe可保持未被硅化。当本文提到区233时，应当理解可采用硅化物形成材料对SiGe至少部分地进行硅化，该硅化物形成材料包括但不限于钛、钴、钽、铂、钨或镍。沉积的SiGe的示例性初始厚度范围是然而，区233可更厚或更薄。在一个实施例中，在SiGe区233上方沉积有本征多晶硅的薄的覆盖层231(在图1A中未示出)。覆盖层的示例性厚度是
Figure BPA00001522662700045
然而，覆盖层可更厚或更薄。
期望在PIN二极管204和上触头230之间具有良好的电阻。低电阻可带来良好的正向偏正电流。即，如果在PIN二极管204和该二极管204上方的导电层之间的电阻低，则正向偏置电流往往更大。然而，一些已用于增加正向偏置电流的传统技术往往还增加反向偏置电流，这是不期望出现的。
注意，在图1A中，p+区246在SiGe区233下方。因此，存在SiGe到p+多晶硅的界面且存在p+多晶硅到本征多晶硅的界面。在SiGe区233下方具有p+区，可用于保持反向偏置电流相对小。即，在SiGe区233下方没有p+区246(或者n+区)时，SiGe区233的作用将会增加正向偏置电流和反向偏置电流两者。可选择p+区246的深度以实现期望的二极管特性。注意，增加p+区246的深度会减小本征区244的厚度。如果本征区244的厚度被制成为更小，则反向电流可增加。
在一些实施例中，半导体PIN二极管204用作存储器阵列中的存储器单元。图1B是用作存储器单元200的PIN二极管204的一个实施例的简化透视图。PIN二极管204可具有至少两个电阻状态，使得它可用作存储器单元。在公开的美国专利申请2005/0052915及公开的美国专利申请2005/0226067中可找到使用PIN二极管作为存储器单元的进一步细节，这两个专利申请之前都通过引用而并入本文中，用于各种目的。PIN二极管204可由多晶硅制成。
下触头213可以是TiN或其它导体，设在PIN二极管204和下导体206之间。上触头230可以是TiN或其它导体，设在PIN二极管204和上导体208之间。PIN二极管204包括：一种传导率类型的重掺杂区242(例如，n+或p+)、本征区244、SiGe区233(其可以至少部分地被硅化)及另一种传导率类型的重掺杂区246(例如，p+或n+)。作为示例，区242可以以n型掺杂物(例如，磷、砷或锑)掺杂，而区246以p型掺杂物(例如，硼或BF2)掺杂。可替选地，区242可以以n型掺杂物掺杂，而区246以p型掺杂物掺杂。本征区244非故意掺杂。然而，在本征区244中可能会存在少量杂质。在一些实施例中，在下触头213和下导体206之间设有阻挡层。并非总使用阻挡层。SiGe区233本身可被掺杂或未掺杂。
导体206和导体208可由任何合适的导电材料例如钨、任何适当的金属、重掺杂的半导体材料、导电硅化物、导电的硅化物-锗化物、导电锗化物等形成。在图1B的实施例中，导体206和导体208是轨道形状的，且沿不同方向(例如，彼此基本垂直)走向。也可使用其它的导体形状和/或构造。在一些实施例中，可将阻挡层、粘合层、抗反射涂层和/或类似物(未示出)与导体206和导体208一起使用，以提高器件性能和/或有利于器件制作。
在一些实施例中，PIN二极管204用作存储器阵列中的控向器件，在存储器阵列中，数据存储在可逆电阻切换元件中。图1C是存储器单元200的一个实施例的简化透视图，该存储器单元200包括在第一导体206和第二导体208之间与PIN二极管204(其用作控向元件)串联耦合的可逆电阻切换元件202。
可逆电阻切换元件202包括可逆电阻率切换材料231，该可逆电阻率切换材料231具有可在两个或更多状态之间可逆切换的电阻率。例如，该可逆电阻率切换材料在制造后可处于初始高电阻率状态，在施加第一物理信号时该高电阻率状态可切换为低电阻率状态。例如，该器件可响应于施加第一数量的能量、电荷、热、电压、电流或者其它现象而切换状态。施加第二数量的能量、电荷、热、电压、电流或者其它现象可使可逆电阻率切换材料返回至高电阻率状态。可替选地，该可逆电阻切换元件231在制造后可处于初始低电阻状态，在施加合适的能量、电荷、热、电压、电流或者其它现象时该低电阻状态可逆地切换为高电阻状态。在用于存储器单元中时，一个电阻状态可表示二进制“0”，而另一个状态可表示二进制“1”。然而，可使用多于两个数据/电阻状态。
在一个实施例中，将电阻从高电阻率状态切换到低电阻率状态的过程称为“设置”可逆电阻切换元件202。将电阻从低电阻率状态切换到高电阻率状态的过程称为“重置”可逆电阻切换元件202。高电阻率状态可与二进制数据“0”相关联而低电阻率状态可与二进制数据“1”相关联。在其它实施例中，设置和重置和/或数据编码可相反设置。
可逆电阻切换元件202包括电极232和电极234。电极232位于可逆电阻率切换材料231和导体208之间。在一个实施例中，电极232由铂制成。电极234位于可逆电阻率切换材料231和二极管204之间。在一个实施例中，电极234由氮化钛、淡化钨或类似材料制成。
在一些实施例中，可逆电阻切换材料231可由金属氧化物形成。可采用各种不同的金属氧化物。在一个例子中可使用氧化镍。在2005年5月9日提交的题为“Rewriteable Memory Cell Comprising a Diode and a Resistance-SwitchingMaterial”的美国专利申请公布以及于2006/0250836于2007年6月29日提交的题为“Memory Cell That Employs A Selectively Deposited Reversible ResistanceSwitching Element and Methods of Forming The Same”的美国专利申请公布2009/0001343中具有更多关于使用可逆电阻切换材料制作存储器单元的信息，这两个专利申请公布通过引用全部并入本文中用于各种目的。
PIN二极管(控向元件)204允许存储器单元200用作二维或三维存储器阵列的一部分，并且可将数据写入存储器单元200和/或从存储器单元200读出而不影响存储器阵列中其它存储器单元的状态。二极管204包括任何合适的二极管，例如垂直多晶PN或PIN二极管，可以是二极管的n区在p区上方的向上指向二极管，或是二极管的p区在n区上方的向下指向二极管。
例如，二极管204可包括重掺杂n+多晶硅区242、在该n+多晶硅区242上方的轻掺杂或本征多晶硅区244、在该本征区244上方的SiGe区233(其可至少被部分硅化)以及在该本征区244上方的重掺杂p+多晶硅区246。SiGe区233向电极(或触头)234(其可以是TiN)提供低电阻。可理解，n+区和p+区的位置可相反设置。
导体206和导体208可包括任何合适的导电材料如钨、任何合适的金属、重掺杂的半导体材料、导电硅化物、导电的硅-锗化物、导电锗化物等。在图1C的实施例中，导体206和导体208为轨道形状并沿着不同方向(例如大体上互相垂直)走向。也可使用其它的导体形状和/或构造。在一些实施例中，可将阻挡层、粘合层、抗反射涂层和/或类似物(未示出)与导体206和导体208一起使用以提高器件性能和/或有利于器件制造。
导体206和导体208通常彼此垂直并形成用于访问存储器单元200的阵列的阵列终端线。在一个层的阵列终端线(也叫阵列线)可称为字线或X线。在垂直相邻层的阵列线可称为位线或Y线。存储器单元200可形成于每个字线和每个位线的投影交叉点处，且连接在相应的交叉字线及位线(如所示用于形成存储器单元200的相应的交叉字线及位线)之间。具有至少两级存储器单元200(即，两个存储器平面)的三维存储器阵列可利用多于一层的字线和/或多于一层的位线。在单片式三维存储器阵列中，在单个衬底(例如晶片)上形成多个存储器级，但没有介于其间的衬底。在于2004年5月20日提交的题为“Rail StackArray Of Charge Storage Devices And Method Of Making Same”的第6,992,349号美国专利中描述了单片式三维存储器阵列的一个示例，该专利通过引用并入本文中用于各种目的。
尽管可逆电阻切换元件202在图1C中被示为位于二极管204的上方，但是可以理解，在可替选的实施例中，可逆电阻切换元件202可位于二极管204的下方。
图2是由多个存储器单元200形成的第一存储器级214的一部分的简化透视图。可使用来自图1B或图1C的存储器单元200。为了简化，在图2中，一些元件没有单独示出。例如，可逆电阻切换元件202(对于使用元件202的那些实施例而言)、PIN二极管204、下触头213及上触头230没有单独示出。存储器阵列214是包括与多个存储器单元耦合的多个位线(第二导体208)和字线(第一导体206)的“交叉点”阵列(如图所示)。可使用其它的存储器阵列结构，例如可使用多个存储器级。
图3是单片式三维阵列216的一部分的简化透视图，该单片式三维阵列216包括位于第二存储器级220下方的第一存储器级218。在图3所示的实施例中，每个存储器级218和220包括交叉点阵列中的多个存储器单元200。可以理解，在第一存储器级218和第二存储器级220之间可以存在另外的层(例如层间电介质)，但是为了简化，在图3中没有示出。也可使用其它存储器阵列结构，例如可以使用附加的存储器级。在图3的实施例中，所有二极管可以“指向”同一个方向，例如朝上或朝下，这取决于使用了在二极管底部还是顶部具有p掺杂区域的PIN二极管，从而简化二极管的制造。然而，向上指向及向下指向二极管可在不同级使用。
在一些实施例中，存储器级可以如第6,952,030号美国专利“High-DensityThree-Dimensional Memory Cell”中所记载那样形成，该美国专利通过引用而全部并入本文中。例如，第一存储器级的上导体可用作位于第一存储器级上方的第二存储器级的下导体，如图4所示。这种配置可称作全镜像结构。多个充分平行且共面的导体206在第一存储器级218形成第一位线集合。在存储器级220的存储器单元200a形成在这些位线和相邻字线208之间。在图4的布置中，字线208在存储器层218和220之间共享，因而进一步连接到存储器级220的存储器单元200b。第三导体集合在存储器级220形成用于这些单元的位线206。这些位线206又可在存储器级200b和附加的存储器级(在图4中未示出)之间共享。二极管级性的布置及相应的字线和位线的布置可根据实施例而变化。另外，可使用多于两个的存储器级。
在一些实施例中，相邻存储器级上的二极管指向相反的方向，如在2007年3月27日提交的题为“Large Array Of Upward Pointing P-I-N Diodes Having LargeAnd Uniform Current”的公开的美国专利申请2007/0190722中记载的那样，该专利申请通过引用全部并入本文中。例如，第一存储器级218中的二极管可以是如箭头A1所示朝下指向的二极管(例如，n区在二极管的底部)，而第二存储器级220的二极管可以是如箭头A2所示朝上指向的二极管(例如，p区在二极管的底部)，或者反之。
在单片式三维存储器阵列中，多个存储器级形成在单个衬底(例如晶片)上而没有介于其间的衬底。形成一个存储器级的层直接沉积或者生长在一个或多个已有存储器级的层上。相反，层叠的存储器是通过在不同的衬底上形成多个存储器级并将这些存储器级彼此叠置地粘合在一起而构建成的，如Leedy的第5,915,167号美国专利“Three Dimensional Sttucture Memory”中记载的那样。在接合之前，衬底被减薄或者从存储器级去除，但是由于存储器级最初形成于不同的衬底上，因此这样的存储器并不是真正的单片式三维存储器阵列。
图1-4示出了根据上述配置的圆柱形存储器单元和轨道状导体。然而，本文描述的技术并不限于存储器单元的任何一种具体结构。也可采用其它结构形成包括可逆电阻率切换材料的存储器单元。例如，以下专利提供了可适于采用可逆电阻率切换材料的存储器单元结构的例子：美国专利6,952,043、美国专利6,951,780、美国专利6,034,882、美国专利6,420,215、美国专利6,525,953和美国专利7,081,377。
图5示出了用于形成半导体PIN二极管的过程500的一个实施例。过程500描述了用于形成PIN二极管204的一般过程，但是并不限于用于存储器阵列中。然而，过程500可用于形成在三维存储器阵列中用作控向元件的二极管。过程500还可用于形成自身在存储器阵列中用作存储器单元的半导体PIN二极管。在过程500中并非描述所有过程步骤。例如，没有描述掩模的形成、掩模的图案化及蚀刻。在步骤502中，形成下导电触头213。下导电触头213可由TiN或另外的导体形成。在一些实施例中，下触头213形成在下导体206上。然而，下触头213可形成在任何其它导电材料上。
在步骤504中，n+多晶硅区242形成在下触头213上。区242能够以本领域中已知的任何沉积和掺杂方法形成。可进行硅沉积然后对硅进行掺杂，或者可通过在硅沉积过程中使提供n型掺杂物原子的气体流过而对硅进行原位掺杂。n型杂质的示例包括但不限于磷和砷。区242的厚度的示例性范围是
Figure BPA00001522662700101
Figure BPA00001522662700102
然而，区242可更厚或更薄。
在步骤506中，沉积将用于本征区244的多晶硅。多晶硅非故意掺杂。本征区244能够以本领域中已知的任何方法形成。在一个实施例中，本征区244是硅。所沉积的本征多晶硅的厚度的示例性范围是在约1700至1800埃厚度之间。
在步骤506之后，有两个选择可用于形成p+区246和SiGe区233。在步骤508-512中示出选择A而在步骤513-515中示出选择B。如果使用选择A，则在步骤508，沉积多晶硅用于p+区246。在选择A中，区246随后被掺杂；因此，多晶硅在步骤508中非故意掺杂。注意，可在相同的过程步骤中执行步骤506和步骤508，但是它们出于讨论目的而单独列出。
在步骤510中，SiGe被沉积在将成为p+区246的本征多晶硅上。SiGe可通过连续沉积硅并向硅中添加选择量的锗而得以沉积。在一个实施例中，相对浓度是Si0.8Ge0.2；然而，可使用硅和锗的其它相对浓度。沉积的SiGe的初始厚度的示例性范围是
Figure BPA00001522662700103
然而，SiGe可更厚或厚薄。
在步骤512中，注入p掺杂物从而在SiGe区233下方形成p+区246。在一个实施例中，执行离子注入。当离子扩散时，形成重掺杂p型区246。p型掺杂物可以是硼的浅注入，注入能量为例如1-5keV，且示例性用量是约8E14-5E15/cm2。注意到，不要求对SiGe区233进行掺杂或者在SiGe区233和p+区246中掺杂浓度相同。然而，在一些实施例中，采用与p+区246相同的掺杂物掺杂SiGe区。在p型掺杂物扩散后，p型掺杂物应在SiGe区246下方延伸，使得p+区246存在于SiGe区233下方。选择A就此结束。
如果使用选择B，则在步骤513，通过原位掺杂形成p+区246。通过在硅的沉积过程中流入提供p型掺杂物原子的气体可对硅进行原位掺杂。p型杂质的示例包括但不限于作为注入种类的硼和BF2以及作为原位掺杂物的BCl3。
在步骤515中，SiGe被沉积在p+区246上。可对SiGe掺杂，但这并非要求。例如，可通过在SiGe的沉积过程中流入提供p型掺杂物原子的气体而对SiGe掺杂。选择B就此结束。
在SiGe已被沉积之后，在步骤516中，硅化物形成材料被沉积在SiGe区上。硅化物形成材料科包括但不限于钛、钴、钽、铂、钨或锡。作为示例，钛被沉积在SiGe上。例如，钛的厚度是
Figure BPA00001522662700111
在一个实施例中，在沉积硅化物形成材料之前，在SiGe上沉积有本征多晶硅的薄的覆盖层。覆盖层的示例性厚度是
Figure BPA00001522662700112
然而，覆盖层可更厚或更薄。在一个实施例中，在沉积硅化物形成材料之后，沉积另一材料以完成上触头230。例如，如果硅化物形成材料是钛，则可在钛上沉积TiN。上触头230可以是除TiN之外的材料。
在步骤518中，执行加温退火以在SiGe区产生硅化物。在这个步骤中具有升高的温度，在该步骤期间，硅化物形成材料可与SiGe的一些部分反应以形成硅化物层。在一个实施例中，在550-650摄氏度之间的温度下执行加温退火约60秒。然而，温度可更低或更高。而且，退化可持续超过60秒或少于60秒。在SiGe区中形成的硅化物取决于硅化物形成材料。例如，如果硅化物形成材料是钛，则硅化物可能是钛硅化物锗化物。如果硅化物形成材料是钴，则硅化物可能是钴硅化物锗化物。可在SiGe区233形成其它硅化物。
注意到，不要求整个SiGe区233被硅化；然而在一些实施例中，整个SiGe区233被硅化。SiGe区233的原始厚度可基于在硅化过程中会消耗多少(转换为硅化物)来选择。例如，如果的钛消耗约
Figure BPA00001522662700114
(或少于)的硅且如果Ti厚度是
Figure BPA00001522662700115
则SiGe可以是约
Figure BPA00001522662700116
(或更多)。
注意到，在所描述的形成PIN二极管204的过程500中，在步骤504中使用了n型杂质。然而，在步骤504中，并非形成n+区，而可形成p+区。那么，在步骤512或在步骤513中，并非注入p+掺杂物，而可注入n型掺杂物。
在一些实施例中，PIN二极管204是存储器阵列的一部分。在这种情况下，PIN二极管204的整个级可使用相同的过程步骤形成。然而，注意到，并不要求PIN二极管204在每个级以相同的方式形成。例如，PIN二极管在一个级中可形成有本文讨论的SiGe区233而在另一个级中不带有SiGe区233。在一个实施例中，PIN二极管204在每一个其它级具有SiGe区。可调整硅与锗的相对浓度(及其它因素)以帮助使一个级中PIN二极管的正向偏置电流与另一个级中的匹配。例如，在一个级中向上指向的二极管的正向偏置电流可与另一个级中向下指向的二极管的正向偏置电流匹配。
图6示出了形成存储器阵列的一个实施例的过程600，在该存储器阵列中，在一个级的二极管具有SiGe区233而在其它级的二极管不具有SiGe区。PIN二极管204在这个示例中用作控向元件。然而，PIN二极管204可用于其它目的，例如基于PIN二极管204的电阻而存储信息。过程600可用于形成阵列，例如在图4中示出的存储器阵列214。
在步骤602中，在衬底上方形成存储器阵列214的最底部的导体206a。图7示出了形成导体206a的一个实施例的进一步细节。注意到，步骤602可包括在导体206a之间形成电介质材料。
在步骤604中，在导体206a上方形成具有SiGe区233的PIN二极管。在一个实施例中，图5的过程500用于形成PIN二极管204。这些二极管204是向上指向或者是向下指向。图8的过程800示出了形成许多PIN二极管的一个实施例，其可用于实现步骤604。
在步骤606中，在PIN二极管204上方形成可逆电阻切换元件202。图9的过程900示出了形成可逆电阻切换元件202的一个实施例。在一些实施例中，调换步骤604和步骤606使得在可逆电阻切换元件202上方形成PIN二极管204。形成PIN二极管及可逆电阻切换元件202的结果可在于：形成导柱(元件200a，图4)，在导柱之间具有电介质材料。
在步骤608中，形成导体208。这完成了形成存储器阵列214的一个级218。导体208还用作用于存储器阵列的第二级220的下导体。
在步骤610中，在导体208上方形成不带有SiGe区233的PIN二极管。参考在图4中的标为A1和A2的箭头，如果在较低级218的二极管是向上指向的，则在第二级220的PIN二极管可以是向下指向的。然而，也可以是相反的，即如果在较低级218的二极管是向下指向的，则级220的二极管可以是向上指向的。在一些实施例中，在第二级220的PIN二极管形成为不带有SiGe区233。
在步骤612中，在第二级220的PIN二极管的上方形成可逆电阻切换元件202。如同较低级218一样，PIN二极管可形成在可逆电阻切换元件202上方，而非形成在它们下方。
在步骤614中，形成导体206b。形成导体206b的结果可包括：在导体206b之间形成电介质材料。这结束了存储器阵列214的前两个级218、220的形成。可增加另外的级。向上指向二极管与向下指向二极管交替的模式可以继续。而且，带有SiGe区233的二极管与不带有SiGe区的二极管交替的模式也可继续。
当执行过程600时，可选择SiGe中的锗的浓度以使得在第一级218中PIN二极管的正向偏置电流和第二级220中PIN二极管的正向偏置电流匹配或至少非常接近。下面的内容提供了关于调整与电流匹配的锗浓度的一些信息。SiGe相比硅具有较小的间隙。例如，硅可能具有1.12eV的带隙，而锗可具有0.66eV的带隙。取决于硅和锗的相对浓度，SiGe的带隙因此可在0.66eV-1.12eV范围。SiGe的较低的带隙(相对于硅而言)可导致在SiGe/TiN界面的较低的势垒高度(与Si/TiN界面相比)，其可降低到上触头230的电阻。这可改进二极管的正向偏置电流密度。例如，在一些实施例中，在2V的正向偏置电流下，相比于不带有SiGe区的二极管，电流密度可被改进2-5倍。净量是：在SiGe中的锗的量是能够被调整的参量，调整该参量以助于存储器阵列214的一个级的二极管的正向偏置电流与另一个级的二极管的正向偏置电流匹配。
可使用其它因素以使存储器214的一个级的二极管的正向偏置电流与另一个级的二极管的正向偏置电流匹配。例如，在不同存储器阵列级的二极管高度可彼此不同。作为特定的示例，较短的二极管高度(或者特定的区，例如本征区)可导致较大的正向偏置电流，而较大的高度可导致较低的正向偏置电流。注意到，较大的二极管高度(例如，较厚的本征区)可导致较高的二极管电阻，而较短的二极管高度(例如，较薄的本征区)可导致减小的二极管电阻。然而，还注意到，与具有较厚本征区的二极管相比，较短的二极管在相似的反向偏置电压下可导致较高的反向漏电流。在一个实施例中，定制本征区的高度以助于使二极管正向偏置电流匹配。
注意到，在图6的实施例中，在一些级中的PIN二极管204具有SiGe区233，而在其它级中的二极管不具有SiGe区233。在一些实施例中，在存储器阵列的所有级中的PIN二极管204可具有SiGe区233。然而，在所有级中，SiGe区233未必相同。例如，在不同的级，SiGe中锗的浓度可不同，以助于使不同存储器级中的二极管的正向偏置电流匹配。例如，向上指向PIN二极管204可具有与向下指向PIN二极管204不同的SiGe中锗的浓度。
图7示出了形成导体的过程的一个实施例。过程700是过程600的步骤602的一种实现。存储器阵列的形成可从衬底开始。该衬底可以是本领域中已知的任何半导体衬底，例如单晶硅、IV-IV化合物如硅-锗或硅-锗-碳、III-V化合物、II-VII化合物、在这类衬底上的外延层或者任何其它半导电材料。衬底可包括本文制作的集成电路。例如，衬底可包括电连接至导体206、208从而对存储器阵列进行读取和编程的电路。在步骤702中，在衬底上形成绝缘层。该绝缘层可以是氧化硅、氮化硅或者任何其它合适的绝缘材料。
在步骤704中，在绝缘体上沉积用于第一导体206a的材料。在绝缘层和传导层之间可包括粘合层，以助于将传导层粘合到绝缘层。如果叠置的传导层是钨，则可使用氮化钛作为粘合层。传导层可包括在本领域中已知的任何传导材料例如钨，或其它材料，包括钽、钛、铜或其合金。
一旦已经沉积了所有将要形成导体轨道206a的层，则在步骤706中，使用任何合适的掩模和蚀刻过程对所述层进行图案化及蚀刻，以形成实质平行、实质共面的导体206a。在一个实施例中，沉积光致抗蚀剂，使用光刻法对光致抗蚀剂进行图案化，并对所述层进行蚀刻，然后使用标准的工艺技术去除光致抗蚀剂。
接着，在步骤708中，在导体206a上及导体206a之间沉积电介质材料。电介质材料可以是任何已知的电绝缘材料，例如氧化硅、氮化硅或者氮氧化硅。在一个实施例中，将通过高密度等离子体方法沉积的氧化硅用作电介质材料。可去除导体轨道206a顶部的过多电介质材料，暴露由电介质材料隔开的导体206a的顶部，且留下充分平坦的表面。可通过本领域中已知的任何过程(例如，化学机械抛光(CMP)或者平面化回刻蚀)实现去除过填充的电介质以形成平坦表面。在可替选的实施例中，导体206a可通过花纹形成(Damascene)方法形成。在步骤708之后，可在导体206a上方形成PIN二极管204。可替选地，在形成PIN二极管204之前可在导体206a上方形成电阻状态改变元件202。
图8示出了形成许多PIN二极管的过程800的一个实施例。该过程800是过程600的步骤604的一种实现。过程800可在用于形成导体206a的过程700执行之后执行。在一个实施例中，在导体206a和PIN二极管204之间形成电阻状态改变元件202。在过程800之前，可在导体206a上形成下触头213。图10A-10G示出了关于下重掺杂区是n+且上重掺杂区是p+的示例在过程800的各个步骤之后的结果。图10A-10G示出了在平行于一个下触头206a走向的线上的透视图。注意到，层的相对厚度没有按比例示出。图10A示出了在形成衬底上的导体及待用于下触头的TiN层之后的结果。特别地，示出了衬底1002、一个下导体206a和TiN层1013。在下导体206a级别，还存在电介质，其从图10A中看不到。
在步骤802中，沉积半导体材料层，该半导体材料层将被图案化成用于PIN二极管204的导柱。步骤802可包括：在导体206a及位于导体206a之间的电介质上沉积硅层。在一个实施例中，半导体材料是硅。在沉积硅的同时可执行原位掺杂，使得下部分被重掺杂以用作n+区或者p+区。此外，在沉积硅的同时可执行原位掺杂，使得上部分被重掺杂以用作n+区或者p+区。这与过程500的选择B类似。然而，下部分和上部分都不需要被原位掺杂。因而，可沉积硅、然后对硅进行掺杂，或者可以通过在硅沉积过程中流入提供n型或p型掺杂物的气体而对硅进行原位掺杂。图10B示出了在原位形成p+层的情况下在步骤802之后的结果。图10C示出了在p+层没有被原位掺杂的情况下的结果，因此在这个阶段仍未被掺杂。
在步骤804中，在多晶硅层上沉积SiGe层。如果还没有执行沉积以形成上重掺杂区，则这个掺杂可现在执行。这与过程500中的选择A类似。图10D示出了向SiGe层和正好在该SiGe层下方的层二者注入p型掺杂物。在步骤806中，在SiGe层上沉积硅化物形成材料层及用于上触头的材料(例如，TiN)层。图10E示出了在步骤806之后的结果。注意到，在沉积了硅化物形成材料之后，可执行加温退火以形成硅化物。作为示例，可执行在550-650摄氏度之间的快速加温退火(RTA)约60秒。
在步骤807中，沉积用于存储器元件202的材料。例如，沉积用于形成下电极234的层、用于形成状态改变元件231的层以及用于形成上电极232的层。图9的过程900提供了形成存储器元件202的其它细节。用于存储器元件202的层可沉积在图10E中所示的TiN层上。注意到，也可在沉积用于二极管的材料之前沉积用于存储器单元202的材料。
在步骤808中，导柱由多晶硅、SiGe层、硅化物形成材料、上触头材料及存储器元件材料形成。可使用任何合适的掩模和蚀刻工艺来形成导柱。例如，可沉积光致抗蚀剂、使用标准光刻法技术对光致抗蚀剂进行图案化，并对光致抗蚀剂进行蚀刻。然后，可去除光致抗蚀剂。可替选地，某些其它材料(例如氧化硅)的硬掩膜可形成于半导体层堆叠之上，在顶部是底部抗反射涂层(BARC)，然后该硬掩膜被图案化和蚀刻。类似地，电介质抗反射涂层(DARC)可用作硬掩膜。在一些实施例中，导柱具有与下方的导体206大约相同的间距和大约相同的宽度，使得每个导柱形成在导体206上方。可容许一些未对准。图10F示出了在步骤808之后的结果，其中，每个导柱对应一个PIN二极管。注意到，存储器元件202未在图10F中示出从而使图示清楚。
在步骤810中，在半导体导柱上及半导体导柱之间沉积电介质材料1037，填充所述半导体导柱之间的间隙。电介质材料1037可以是任何已知的电绝缘材料，例如氧化硅、氮化硅或者氮氧化硅。在一个实施例中，氧化硅用作绝缘材料。去除在导柱顶部的电介质材料，暴露由电介质材料隔开的导柱的顶部，且留下充分平坦的表面。过填充电介质的这种去除可通过本领域中已知的任何工艺例如CMP或平面化回刻蚀执行。在形成PIN二极管204之后，可形成电阻状态改变元件(过程600中的步骤606)。图10G示出了在步骤810之后的结果。注意到，除了用于形成硅化物的加温退火之外，可存在一次或多次加温退火。例如，可存在用于使多晶硅结晶及使掺杂物活化的加温退火。在一个实施例中，RTA在700-750摄氏度下持续60秒。然而，可使用其它温度和时间。注意到，如果构造具有多层二极管的存储器设备，则可能存在多个退火以形成硅化物(例如，可存在单独的退火用以形成每个硅化物区)，但是仅有一次退火用于使多晶硅结晶及使掺杂物活化。
图9示出了形成电阻状态改变元件202的过程900的一个实施例。该过程900是过程600的步骤606及步骤612的一种实现。在步骤902中，形成下电极234。下电极234可由TiN形成。可通过沉积TiN(或其它材料)及图案化和蚀刻来实现形成下电极234。下电极234可使用包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)及反应溅射法的多种技术来进行沉积。下电极234形成与PIN二极管204的电连接。在一些实施例中，下电极234还作为用于PIN二极管204的上触头230。
在步骤904中，形成状态改变元件231。在这个步骤中可形成许多不同类型的状态改变元件。在一个实施例中，状态改变元件231是金属氧化物(MeOx)。MeOx可使用包括但不限于CVD、PVD、ALD及反应溅射法的多种技术进行沉积。在一个实施例中，状态改变元件231是Ge2Sb2Te5(GST)。GST具有从晶体到无定形的可逆相变的特性——每个单元允许有两级。然而，也可使用准无定形相及准晶体相，以允许对于GST，每个单元有附加的级。在一些实施例中，状态改变元件231由碳材料形成。由碳形成的状态改变元件231可包括无定形碳和石墨碳的任何组合。在一方面，状态改变元件231是碳毫微管(CNT)。
在步骤906中，形成上电极232。上电极232可由包括但不限于铂、TiN、TaN和WN的多种材料形成。上电极232可使用包括但不限于CVD、PVD、ALD及反应溅射法的多种技术进行沉积。
如本文所讨论那样，一个实施例是包括下述元件的半导体器件。该器件具有由具有第一传导率的第一材料掺杂的第一硅区、非故意掺杂的、在第一硅区以上的第二硅区、以具有与第一传导率相反的第二传导率的第二材料掺杂的、在第二硅区以上的第三硅区、在第三硅区以上的包括SiGe的区，以及在SiGe区以上的导电触头。在一些实施例中，SiGe的至少一部分包括硅化物。
一个实施例在于包括下述步骤的半导体器件形成方法。形成以具有第一传导率的第一材料掺杂的第一多晶硅区。在第一多晶硅区上形成第二多晶硅区。第二多晶硅区非故意掺杂。在第二多晶硅区上形成第三多晶硅区。第三多晶硅区是以具有与第一传导率相反的第二传导率的第二材料掺杂的。在第三多晶硅区上形成SiGe区。在SiGe区上形成上导电触头。在一些实施例中，在SiGe上形成包括硅化物形成材料的区并且执行加温退火以将硅化物形成材料与SiGe反应以形成硅化物。
一个实施例在于包括下述元件的三维存储器阵列。该存储器阵列具有在衬底上方的第一导线、在第一导线上方的第二导线及在第二导线上方的第三导线。第一PIN二极管耦合在第一导线和第二导线之间。第一PIN二极管包括以具有第一传导率类型的杂质掺杂的第一多晶硅区、在第一多晶硅区上方的本征的第二多晶硅区及在第二多晶硅区上方的第三多晶硅区。第三多晶硅区以具有第二传导率类型的杂质掺杂。第一PIN二极管还包括在第三多晶硅区上方的SiGe区及在第三多晶硅区上方的上导电触头。存储器还具有耦合在第二导线和第三导线之间的第二PIN二极管。第二PIN二极管具有以具有第二传导率类型的杂质掺杂的第一多晶硅区、在第一区上方的第二多晶硅区(其为本征多晶硅)、以具有第一传导率类型的杂质掺杂的在第二区上方的第三多晶硅区及在第三多晶硅区上方的上导电触头。在一些方面，对第一PIN二极管的SiGe区具有的组分进行选择，使得第一PIN二极管的正向偏置电流与第二PIN二极管的正向偏置电流充分匹配。
一方面在于包括下述步骤的三维存储器阵列形成方法。在衬底上形成第一导线并在第一导线上形成第一PIN二极管。形成第一PIN二极管包括以下步骤。形成以具有第一传导率的第一材料掺杂的第一多晶硅区、在第一多晶硅区上形成第二多晶硅区。第二多晶硅区非故意掺杂。在第二多晶硅区上形成第三多晶硅区。第三多晶硅区是以具有与第一传导率相反的第二传导率的第二材料掺杂的。在第三多晶硅区上形成SiGe区。在第一PIN二极管上形成第二导线。在第二导线上形成第二PIN二极管。形成第二PIN二极管包括下述步骤。形成以具有第二传导率的材料掺杂的第四多晶硅区。在第四多晶硅区上形成第五多晶硅区。在第五多晶硅区上形成以具有第一传导率的材料掺杂的第六多晶硅区。在第二PIN二极管上形成第三导线。在一些方面，形成在第三多晶硅区以上的SiGe区包括：以经选择的锗对硅的组分形成SiGe区，使得第一PIN二极管的正向偏置电流与第二PIN二极管的正向偏置电流充分匹配。
上文中提供了对本发明的具体描述以用于进行阐述和说明。但并非要穷举本发明或者将本发明限于所公开的精确形式。根据以上教导，可实现很多修改和变型。上述实施例被选取用于最佳地解释本发明的原理及其实际应用，从而使得本领域技术人员能够以不同的实施例并利用适于特定预期用途的不同变型来最佳地利用本发明。本发明的范围要由所附权利要求来定义。

Claims (15)

1.一种形成半导体二极管的方法，所述方法包括：
形成以具有第一传导率的第一材料掺杂的第一硅区(504)；
在所述第一硅区上形成第二硅区(506)，所述第二硅区非故意掺杂；
在所述第二硅区上形成第三硅区(508，513)；
以具有与所述第一传导率相反的第二传导率的第二材料掺杂所述第三硅区(512，513)；
在所述第三硅区上形成SiGe区(510，515)；及
在所述SiGe区上形成上触头(516)。
2.根据权利要求1所述的方法，进一步包括：
在SiGe上沉积包括硅化物形成材料的区；及
加温退火以将硅化物形成材料与SiGe反应，以在所述SiGe区中形成硅化物。
3.根据权利要求1至2中任一项所述的方法，进一步包括：以具有第二传导率的材料掺杂所述SiGe区。
4.根据权利要求1至3中任一项所述的方法，其中，在所述SiGe区中的硅与锗的比近似为4∶1。
5.根据权利要求1至4中任一项所述的方法，其中，掺杂所述第三硅区包括：执行原位掺杂。
6.根据权利要求1至4任一项所述的方法，其中，掺杂所述第三硅区包括：执行第二材料的离子注入。
7.根据权利要求1至4任一项所述的方法，其中，掺杂所述第三硅区包括：在形成SiGe区之后执行第二材料的离子注入。
8.根据权利要求2至7中任一项所述的方法，其中，在SiGe上沉积包括硅化物形成材料的区包括：在所述SiGe区上形成包括钛、钽及钴中的一种或多种的区。
9.一种半导体二极管，包括：
第一硅区(242)，所述第一硅区是以具有第一传导率的第一材料掺杂的；
在所述第一硅区上的第二硅区(244)，所述第二硅区非故意掺杂；
在所述第二硅区上的第三硅区(246)，所述第三硅区是以具有与所述第一传导率相反的第二传导率的第二材料掺杂的；
在所述第三硅区上的包括SiGe的区(233)；及
在SiGe区上的导电触头(230)。
10.根据权利要求9所述的半导体器件，其中，所述SiGe区是被硅化的。
11.根据权利要求9或10所述的半导体器件，其中，导电触头包括氮化钛、氧化钽或一氮化二钴中的一种或多种。
12.根据权利要求9至11任一项所述的半导体器件，其中，在所述SiGe区中的硅与锗的比近似为4∶1。
13.根据权利要求9至12所述的半导体器件，其中，所述SiGe区是以具有第二传导率的材料掺杂的。
14.根据权利要求9至13所述的半导体器件，其中，所述SiGe区具有x个单位的厚度且所述第二硅区具有近似x个单位的厚度。
15.根据权利要求9至14所述的半导体器件，进一步包括在所述SiGe区和所述导电触头之间的硅区。
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