TWI608483B

TWI608483B - 可程式編輯電阻元件記憶體、可程式編輯電阻記憶體操作方法及電子系統

Info

Publication number: TWI608483B
Application number: TW102145000A
Authority: TW
Inventors: 莊建祥
Original assignee: 上峰科技股份有限公司
Priority date: 2012-12-07
Filing date: 2013-12-06
Publication date: 2017-12-11
Also published as: CN103871464A; TW201428744A; CN103871464B

Description

可程式編輯電阻元件記憶體、可程式編輯電阻記憶體操作方法及電子系統

本發明係有關於可程式編輯之記憶體元件，更有關於使用在記憶體陣列的可程式編輯電阻器，該可程式編輯電阻器配置在接觸柱之中，且在多層金屬層交叉處。

對於可程式編輯電阻元件而言，在經過寫入過程過後，元件電阻的狀態會發生變化。舉例來說，此類型電阻元件可被稱為『一次性可程式編輯元件(OTP)』，像是電子熔絲、反熔絲，在經過一次寫入之後，電子熔絲電阻值可從低電阻轉變成高電阻；反之，反熔絲則是從高電阻轉換成低電阻元件。

可程式編輯電阻元件是一種可逆的電阻元件，可重複性地寫入數位邏輯值0與1。像是相變記憶體中的相變材料，相變材料可以藉由材料晶體的特性去調整阻值，非晶性排列的結構對應高電阻值，單晶與多晶的有序排列結構則對應低電阻值。這兩者電阻狀態可藉由短持續時間高電壓脈衝或是長持續時間低電壓脈衝來操作控制。另外一種可逆的電阻元件為電阻記憶體，一般來說元件內的介電質為絕緣體，但此元件可藉由材料參數的調製(包括缺陷、金屬遷移等)去改變它的導電性。另外磁性記憶體(MRAM)也是可程式編輯電阻元件，主要藉由磁穿隧接面來寫入平行態與反平行態，根據電流方向來對應低阻值與高阻值。

傳統的可程式編輯電阻單元10可參見圖1(a)，單元10由可程式編輯電阻元素(PRE)11與NMOS寫入選擇器12組合而成。當使用高電壓源V+操作可程式編輯電阻元件與低電壓源V-操作NMOS寫入選擇器的時候，NMOS寫入選擇器12 經過閘極的電壓上升，使得可程式編輯電阻單元10可開始精確地將邏輯資訊寫入可程式編輯電阻元件。假設可程式編輯電阻元件是電子熔絲的話，其NMOS寫入選擇器必須滿足足夠大的尺寸，才能在幾個微秒內有效操作相對應的操作電流。相比之下，另外一種可程式編輯電阻單元20使用二極體22作為寫入選擇器，其圖為圖1(b)。與前述電阻元件相比，在約1/5-1/6的面積下，相同電壓操作擁有約5-6倍的操作電流，因此圖1(b)所示之元件20將會是更好的選擇。

圖1(c)為一個磁性記憶體單元310，其使用寫1二極體317與寫0二極體318作為寫入選擇器。磁性記憶體單元310在圖1(c)為三端點單元，由一個磁穿隧接面單元(MTJ)311耦合二極體318之陽極及二極體317之陰極，當V與V-施以一正電壓時可啟動二極體318，使得磁性記憶體單元310選擇寫入邏輯資訊0；當V與V+施以一負電壓時可啟動二極體317，使得磁性記憶體單元310寫入邏輯資訊1。在另一種情況，二極管318之陰極可以連接到二極管317之陽極以建立雙端點MRAM單元。

圖2為三維反熔絲單元，它建置在垂直方向上的兩導體層之間。根據S.B.Herner et al,“Vertical p-i-n Polysilicon Diode with Anti-fuse for Stackable Field-Programmable ROM,“ IEEE Elec.Dev.Lett.Vol.25,No.5,May,2004此論文所述，此三層導體層以水平面來看近乎垂直的安置，中間插了兩個緊鄰的支柱。支柱的組成包括一P-i-N二極體與二氧化矽介電質薄膜，並且此支柱作為反熔絲。此元件的製程流程有著非常複雜的流程，包括P-i-N二極體、介電質堆疊層、平面佈局。每一層導體都使用了特別的金屬如鎢等，此製程技術與標準的邏輯元件製程有非常大的差異。因此反熔絲必須操作在非常高的操作電壓與操作電流才能使介電質崩潰，這使得元件在寫入過後有較寬廣的電阻分佈，這樣的結果導致偶發的可靠度的問題。在40nm以後的CMOS先進製程中，奈米尺度的元件電壓不能承受超過4V的電壓，再者，高壓元件與電荷泵都需大面積尺寸。因此我們必須發明更高密度的可程式編輯電阻元件，使其擁有更高的可靠度、更低的操作電壓、更易於與CMOS製程兼容的設計。

因此本發明之目的即在提供一種解決習知技術問題之可程式編輯電阻元件記憶體、可程式編輯電阻記憶體操作方法及電子系統。

依據本發明之一實施例，本發明提供一種可程式編輯電阻元件(PRD)記憶體包括：多個可程式編輯電阻元件(PRD)單元、至少一該可程式編輯電阻元件單元至少包含：一可程式編輯電阻元素(PRE)耦合到第一導線與編程讀取選擇器；編程讀取選擇器具有一開啟信號耦合至第二導線；該可程式編輯電阻元件單元至少具有散熱區、擴展區域、或發熱區耦合至或接近於可程式編輯電阻元素(PRE)的部份或者全部，以加速編程操作；其中可通過施加在第一導線與第二導線的電壓，從而改變該可程式編輯電阻元素(PRE)之電阻，以編程該可程式編輯電阻元素至不同邏輯狀態。

依據本發明之一實施例，本發明提供一種可程式編輯電阻元件(PRD)記憶體包括：多個可程式編輯電阻元件(PRD)單元、至少一該可程式編輯電阻元件單元至少包含：至少一個可程式編輯電阻元件(PRD)，該可程式編輯電阻元件包含至少一二極體及或一可程式編輯電阻元素(PRE)，該可程式編輯電阻元素(PRE)製作於一接觸孔中，該接觸孔位於在兩個垂直層的多數第一導線及多數第二導線的交叉處；該可程式編輯電阻元素(PRE)耦合到一第一導線；二極體包含了至少一個第一主動區與第二主動區隔離於第一主動區，第一主動區有第一類型的摻雜，第二主動區有第二類型的摻雜，第一主動區提供連接到二極體的第一端點，第二主動區提供連接到二極體的第二端點，一主動區可耦合至可程式編輯電阻元素(PRE)，另一主動區耦合至第二導線；至少一個可程式編輯電阻元件(PRD)中的可程式編輯電阻元素(PRE)耦合至另外一個可程式編輯電阻元件(PRD)或被兩個可程式編輯電阻元件(PRD)共享，其另一二極體耦合至第二導線或第三導線；其中可程式編輯電阻元素(PRE)的配置是藉由通過施加電壓到第一、第二導線和/或第三導線，從而改變對不同邏輯態的電阻。

依據本發明之一實施例，本發明提供一種電路系統，包括：一處理器；一可程式編輯電阻記憶體可操作地連接到該處理器，所述的可程式編輯電阻記憶體包括多個可程式編輯電阻元件，至少一個可程式編輯電阻元件包含：一二極體及／或一可程式編輯電阻元素，該可程式編輯電阻元素係在超過兩個垂直層上之多個第一導線及多個第二導線之交叉處之接觸孔中形成；該可程式編輯電阻元素(PRE)耦合到第一導線；二極體包含了至少一個第一主動區與第二主動區隔離於第一主動區，第一主動區有第一類型的摻雜，第二主動區有第二類型的摻雜，第一主動區提供連接到二極體的第一端點，第二主動區提供連接到二極體的第二端點；一主動區耦合至可程式編輯電阻元素(PRE)，另一主動區耦合至第二導線；至少一個可程式編輯電阻元件(PRD)中的可程式編輯電阻元素(PRE)耦合至另外一個可程式編輯電阻元件(PRD)或被兩個可程式編輯電阻元件(PRD)共享，其另一二極體耦合至第二导线或第三導線；其中可程式編輯電阻元素(PRE)的配置是藉由通過施加電壓到第一、第二導線和/或第三導線，從而改變對不同邏輯態的電阻。

依據本發明之一實施例，本發明提供一種可程式編輯電阻記憶體操作方法包括：提供多個可程式編輯電阻記憶體元件，至少一個可程式編輯電阻元件包含至少(i)一二極體及／或一個可程式編輯電阻元素，該可程式編輯電阻元素係在超過兩個垂直層上之多個第一導線及多個第二導線／第三導線之交叉處之接觸孔中形成；(ii)可程式編輯電阻元素耦合至第一導線，二極體包含了至少一個第一主動區與第二主動區隔離於第一主動區，第一主動區有第一類型摻雜，第二主動區有第二類型摻雜，第一主動區提供連接到二極體的第一端點，第二主動區提供連接到二極體的第二端點，一主動區耦合至可程式編輯電阻元素(PRE)，另一主動區耦合至第二導線；(iii)至少一個可程式編輯電阻元件(PRD)中的可程式編輯電阻元素(PRE)耦合至另外一個可程式編輯電阻元件(PRD)或被兩個可程式編輯電阻元件(PRD)共享，其另一二極體耦合至第二導線或第三導線；藉由通過施加電壓到第一、第二導線和/或第三導線，從而改變對至少一個可程式編輯電阻元件至不同邏輯狀態。

藉由上述之可程式編輯電阻元件記憶體、可程式編輯電阻記憶體操作方法及電子系統，可提供更高密度的可程式編輯電阻元件記憶體，使其擁有更高的可靠度、更低的操作電壓、更易於與CMOS製程兼容的設計。

【習知】

10,20．．．可程式編輯電阻單元

11,21．．．可程式編輯電阻元素

12．．．NMOS寫入選擇器

22,317,318．．．二極體

310．．．磁性記憶體單元

311．．．磁穿隧接面單元

312．．．自由堆疊

313．．．固定堆疊

319．．．介電質

【本發明】

30．．．可程式編輯的電阻元件單元

31,39．．．導線陣列

32．．．接觸柱

33．．．可程式編輯電阻元素(PRE)

34．．．二極體

30’．．．特性曲線

40,40’ 298．．．電子熔絲元件

41,291,41’．．．主體

42,42’ 299．．．陰極

43,43’ 290．．．陽極

44．．．主動區

294．．．接觸點

292,295．．．擴展區域

296．．．共用接觸點

293．．．主動區

296．．．單一接觸點

297．．．金屬片

44’．．．加熱區

930．．．金屬熔絲元伴

931．．．接觸

932,936．．．金屬1

933,935．．．導孔

934．．．金屬2

937．．．太陽形狀

A,B．．．端

50,50’．．．2x2x2熔絲單元陣列

51-1、51-2、52-1、52-2、53-1、53-2．．．金屬線

51’-1、51’-2、52’-1、52’-2、53’-1、53’-2．．．導線

54,54’．．．熔絲單元

55,55’．．．熔絲元素

56,56’．．．二極體

150．．．2x2磁性記憶體(MRAM)單元

151-1、151-2、152-1、152-2、153-1、153-2．．．導線陣列

154,154’．．．磁性記憶體單元

155,155’．．．二極體

156,156’．．．二極體

157,157’．．．磁穿隧接面

151’-1、151’-2、152’-1、152’-2、153’-1、153’-2．．．導線陣列

158’．．．內連接

60．．．可程式編輯電阻元件

61、62、63．．．導體

64．．．可程式編輯電阻元素

65-1．．．P型重摻雜區域(P+)

65-2．．．中間區

65-3．．．N型重摻雜區域(N+)

66．．．可程式編輯電阻元素

67．．．二極體67

67-1．．．N型重摻雜區域(N+)

67-2．．．中間區

67-3．．．P型重摻雜區域(P+)

270．．．可程式編輯電阻元素單元

271、272、279．．．導體

273．．．可程式編輯電阻元素(PRE)

274,278．．．二極體

274-1．．．N型重摻雜陰極

274-2．．．區域

274-3．．．P型重摻雜陽極

277．．．可程式編輯電阻元素(PRE)

80,80-1,80-2,80-3,80-4,80-5,80-6．．．熔絲元件

82-1,82-2,82-3,82-4,82-5,82-6．．．多晶矽部份

83-1,83-2,83-3,83-4,83-5．．．金屬矽化物

82”．．．底層導線

86”．．．中間介電質層

85”-1．．．熔絲元件

85”-2．．．熔絲元件

83”-1．．．熔絲元件層

83”-2．．．熔絲元件層

83”-3．．．熔絲元件層

84”．．．金屬矽化層

81”．．．頂部導線

190．．．可程式編輯電阻元件(PRD)陣列

191-1至191-6．．．導線

192-1至192-4．．．導線

193-1,1．．．可程式編輯電阻元件單元

D1,D2．．．距離

200．．．可程式編輯電阻記憶體

201-1、201-2…201-L．．．可程式編輯電阻元素陣列

210X．．．地址緩衝器

211X．．．預解碼器

212X．．．編碼器

220Y．．．地址緩衝器

221Y．．．預解碼器221

222Y．．．編碼器

230Z．．．地址緩衝器

231Z．．．預解碼器

232Z．．．編碼器

213．．．多工器

223．．．多工器

280．．．解多工器

290．．．多工器

295．．．讀取放大器

299．．．可程式編輯電阻

600．．．處理器系統

610．．．中央處理器

620．．．I/O

630．．．硬碟

640．．．三維可程式編輯電阻記憶體

642．．．單元陣列

644．．．三維可程式編輯電阻元件

650．．．CDROM

615．．．共同匯流排

660．．．其他記憶體

700-770,800-880．．．步驟

本專利根據所對應的圖式將會以一種更容易瞭解的描述，其中相同的標示符號對應相同的結構元件，描述如下：

圖1(a)顯示一種使用傳統現有技術一個場效電晶體作為選擇器的可程式編輯電阻記憶體單元。

圖1(b)顯示另一種使用傳統現有技術，以一個二極體作為選擇器的可程式編輯電阻記憶體單元。

圖1(c)顯示習知磁性記憶體(MRAM)之示意圖，該磁性記憶體(MRAM)使用兩個二極體作為選擇器以寫入邏輯訊號0與1於磁穿隧接面。

圖2顯示一種習知配置在兩導體層之間的三維反熔絲結構。

圖3為一個可被共享與耦合在另外一組可程式編輯元件實例的可程式編輯電阻記憶體單元建置於接觸/導孔柱中的可程式編輯電阻元素之部份框圖。

圖4為其中一實例的可程式編輯電子熔絲操作I-V特性曲線。

圖5(a)為其中一實例的電子熔絲上散熱區域的俯視圖。

圖5(b)為其中另一實例的電子熔絲上擴展區域(extended area)的俯視圖。

圖5(c)為其中另一實例的電子熔絲上熱源區域的俯視圖。

圖5(d)為其中另一實例的金屬熔絲熱源在一個接觸區與兩個導孔之間的三維展示圖。

圖5(e)為圖5(a)所示電子熔絲的側視圖。

圖6(a)為2x2x2可程式編輯電阻元件一實例跨過三垂直面立體概要圖

圖6(b)為2x2x2可程式編輯電阻元件相對於圖6(a)一實例跨過三垂直面立體結構圖

圖6(c)為2x2雙二極體可程式編輯電阻元件單元一實例(磁性記憶體單元)使用單一單元兩垂直二極體跨過接觸柱立體概要圖。

圖6(d)為2x2雙二極體可程式編輯電阻元件單元相對於圖6(c)一實例(磁性記憶體單元)使用單一單元兩垂直二極體跨過接觸柱立體結構圖。

圖7為兩耦合可程式編輯電阻元件單元一實例內置在一對導體中跨過三導體線立體概要圖。

圖8為兩耦合可程式編輯電阻元件單元一實例內置在一對導體中跨過三導體線側面剖視圖。

圖9為可程式編輯電阻元素之金屬矽化物塗佈在多晶矽或矽熔絲元件表面之接觸孔之多個實例俯視圖。

圖10(a)-(g)為二極體與熔絲元件在接觸孔之一實例的部份製程流程圖

圖11為不均勻空間中至少一層中的三維可程式編輯電阻元件兩導體陣列俯試圖。

圖12為周圍電路一實例之多層結構中的可程式編輯電阻記憶體陣列部份框圖。

圖13為三維可程式編輯電阻記憶體一實例寫入方法之流程圖。

圖14為三維可程式編輯電阻記憶體一實例讀取方法之流程圖。

圖15為一個可操作耦合到處理器的三維可程式編輯電阻記憶體的電子系統方塊圖。

本專利所公開的實例使用在兩個垂直層（亦即為在垂直方向彼此分開的層）之至少兩條導線陣列，以在導線之至少一交叉處(cross over)建立一個可程式編輯電阻元件(PRD)。導線在交替層處約為垂直。可程式編輯電阻元件可以在兩垂直層中的兩條導線之交叉處(即接觸點之洞穴)建立。一個可程式編輯電阻元件具有一個可程式編輯電阻元素(PRE)，該可程式編輯電阻元素之一端點耦合到一垂直製作的二極體，另一端點耦合到一第一導體。其中以一實例而言，二極體之第一主動區與第二主動區可以個別耦合到二極體之第一端點與第二端點。二極體的一端點耦合到可程式編輯電阻元素(PRE)，而另一端點耦合到一第二導體或一第三導體。在一實施例中，在單二極體(single-diode)可程式編輯電阻元件單元中，至少一個可程式編輯電阻元件(PRD)中的可程式編輯電阻元素(PRE)可耦合至另外一個可程式編輯電阻元件(PRD)的二極體或耦合至可程式編輯電阻元素(PRE)。另一實例中，至少兩個可程式編輯電阻元件(PRD)中的一個可程式編輯電阻元素(PRE)可以被共享，以建立一個雙二極體(dual diode)可程式編輯電阻元件單元。對於被共享的可程式編輯電阻元素(PRE)而言，其二極體在兩個可程式編輯電阻元件(PRD)導通電流方向各自相反，因此可寫入0與1的邏輯資訊。可程式編輯電阻元素僅可以寫入一次，如一次性編程(OTP)，或在單二極體可程式編輯電阻元件單元中可被重複寫入或移除如相變記憶體(PCRAM)或電阻記憶體(RRAM)，或在雙二極體可程式編輯電阻元件單元利用寫入時驅動電流方向差異如磁性記憶體(MRAM)、導體橋接記憶體(CBRAM)、或一部份的電阻記憶體(RRAM)。這個製程技術可與標準CMOS邏輯元件製程有效地兼容，使得額外增加的光罩數與製程步驟降到最低，可有效降低成本。可程式編輯電阻元件可被涵蓋在一般電路系統中。

圖3為一可程式編輯的電阻元件單元30的方塊圖，該可程式編輯的電阻元件單元30由在矽基板上超過兩個以上垂直層上大致呈垂直的至少兩條導線陣列31與39所構成。至少有一個導體層可以被記憶體外的周圍電路所共享與使用。至少一個接觸柱32可以構建於兩導線陣列31與39的兩個導線之交叉處。在前述之接觸柱32中進一步製作一可程式編輯電阻元素(PRE)33與作為選擇器之垂直的二極體34。可程式編輯電阻元素(PRE)可以耦合到第一導體陣列31中的一個導體。二極體有第一主動區與第二主動區。第一主動區有第一種類型摻雜以作為二極體的第一端點。第二主動區有第二種類型摻雜以作為二極體的第二端點。在第一主動區與第二主動區之間，存在非故意摻雜(unintentionally doped)或者是微摻雜的第一或第二類型的摻雜，以降低二極體中的崩潰電壓與漏電流。二極體的一端點被耦合到可程式編輯電阻元素(PRE)33，而另一端點被耦合到第二或第三導線陣列39中的一個導體。在一實例中，兩個可程式編輯電阻元件(PRD)中的可程式編輯電阻元素(PRE)33可以被耦合到另外一個可程式編輯電阻元件(PRD)中的可程式編輯電阻元素(PRE)或二極體。在另一實例中，兩個可程式編輯電阻元件(PRD)中的可程式編輯電阻元素(PRE)33可被共享去建立一雙二極體可程式編輯電阻元件單元。在被共享可程式編輯電阻元素(PRE)的兩個二極體可導通反向電流，因此可以各自被寫入0或1的邏輯資訊。可程式編輯電阻元素(PRE)33可以為覆蓋有金屬矽化物之多晶矽（於整個或是部份表面覆蓋）、或是為一層阻擋層金屬（如鈦、鉭、氮化鈦、氮化鉭）。可程式編輯電阻元素(PRE)33也可以是相變材料或電阻變化材料的薄膜，以在單二極體可程式編輯電阻元件單元中製作相變記憶體(PCRAM)或電阻記憶體(RRAM)。可程式編輯電阻元素(PRE)33也可以是多層堆疊磁性材料以製作磁穿隧接面(MTJ)，該磁穿隧接面(MTJ)共享於磁性記憶體單元中的兩二極體之間以製作雙二極體可程式編輯電阻元件單元。第一導線31的一個導體可以被耦合到第一電壓源V+，而第二導線39中的一個導體可以被耦合到第二電壓源V-。依據本發明另一實施例，一個雙二極體可程式編輯電阻元件單元可以具有一第三導線，該第三導線耦合到雙二極體可程式編輯電阻元件單元的第三電壓源V’。通過施加適當的電壓V+、V-、且/或V’，可程式編輯電阻元素(PRE)33可根據電流／電壓強度、極性、持續時間、電流/電壓限流，或其組合被寫入不同電阻態，因此可程式編輯的電阻元件單元30可儲存資料。

為了降低三維可程式編輯電阻記憶體的成本，如圖3所示，至少一條導線可以被周邊電路以相同金屬規劃方式所共享（亦即在同一製程步驟中被製作出來）。第一和第二/第三導線可在大致垂直方向(即x方向與y方向)中建立。所述的第一導線之間的距離可小於記憶體陣列外電路之第一導線之間的距離。所述的第二導線之間的距離可小於記憶體陣列外電路之第二導線之間的距離。這兩個陣列導線之間的距離在其他實例中可以是不均勻的。接觸孔基本上在最終的製程後可接近圓形。接觸開口可以小於記憶體陣列外的電路之接觸開口。在三個不同垂直層中的兩接觸孔可以在垂直方向位移或相同對齊點對準。在部份實例中，可程式編輯電阻元素(PRE)可放置在接觸孔外，但作為寫入選擇器的二極體仍可在接觸孔內。

下面使用一個電子熔絲單元作為範例，以說明依據一實施例之耦合可程式編輯電阻元件單元之關鍵概念。圖4所示為一實例電子熔絲寫入過程IV曲線特性30’。其IV曲線所展示的為電子熔絲施以一電壓源為x軸參數，其所對應的響應電流為y軸參數。當電流非常低時，曲線之斜率為初始電阻之倒數。當電流增加時，電阻也跟著增加，由於是受到了焦耳熱的緣故，假設溫度係數是正的，可以看見曲線開始朝著x軸彎曲。在過了臨界電流(Icrit)的時候，由於破裂、分解或熔化，電子熔絲的電阻開始急遽變化。電子熔絲傳統的寫入方法是操作高於Icrit的電流，其物理模式像是爆炸，因此所得到的電阻是完全不可預期的。本發明即基於操作電流低於Icrit，其寫入機制就僅為電遷移(electeomigration)方式。由於是電遷移的關係，寫入行為變得是易於控制且具確定性。一個熔絲或一個可程式編輯電阻元件(PRD)的二極體可耦接到一個熔絲或另一個可程式編輯電阻元件(PRD)的二極體，以加快寫入速度。電子熔絲的操作區(program window)標示在圖4中。使用這種受控的寫入方法中，電子熔絲可以多次接受脈衝方式進行編程，並且電阻是漸進式的隨脈衝施加而變化。依據上述方式編程之電子熔絲，其編程良率可為百分之百，且良率可以由編程前之製作缺陷所決定。由於上述因素，電子熔絲之編程具有高可靠度。再者，由上述方式編程之電子熔絲之編程狀態（是否有編程），無法由光學顯微鏡或是掃描式電子顯微鏡(SEM)看得出來。上述電子熔絲的操作區(program window)之下限由電子遷移之臨界所決定。電子熔絲之編程可以藉由導通與該電子熔絲串連且耦接於兩電壓源之編程選擇器完成。依據不同之實施例，該編程選擇器可由任何切換元件，如金氧半導體(MOS)元件、二極管、或是雙載子(bipolar)元件所實現。

依據另一實施例，如果可程式編輯電阻元件之可程式編輯電阻元素係耦接到同一平面上之寫入選擇器，則上述寫入方法也可以使用。

圖5(a)為依據本發明一實施例之電子熔絲元件40之俯視圖，該電子熔絲元件40在一平面可程式編輯電阻元件中且具有散熱區。電子熔絲元件40包含了陽極43、陰極42、一個主體41及一個鄰近陽極43的主動區44。主動區44上方之氧化層較其他區域為薄(即薄閘極氧化層而不是淺槽溝STI氧化層)，此區域比其他區域而言可作為一個散熱區，亦即可建立溫度梯度以增加寫入速度。在另一實例中，作為散熱區的薄氧化層44可在熔絲元件陰極、主體、陽極的下方或是鄰近處。在另外一個實例中，導體耦合到（或是接近於）熔絲元件的的部份或是全部的陰極、陽極、主體，以作為散熱區。在另外實例中，多餘的接觸(contact)與導孔(via)都可以是散熱區。參見圖5(e)，為對應此電子熔絲元件40之側視圖，其中在主動區44下方之氧化層較其他區域為薄，亦即主動區44下方之氧化層（閘極氧化層）例如可為35埃，而鄰近之氧化層例如可為3800埃。

圖5(b)為另一實例的電子熔絲元件298俯視圖，該電子熔絲元件298在平面可程式編輯電阻元件中且具有擴展區域。電子熔絲元件298包含了陽極290、陰極299、本體291、接觸點294、與擴展區域292與295。擴展區域指的是沒有電流會流過或是減量電流流過之區域。例如在擴展區域292僅有相當於編程電流一半的電流流過，而擴展區域295實質上沒有電流流過。這些區域提供了更多表面積與區域以增加熱傳導率，加快寫入操作。擴展區域可以在陽極、陰極、或者本體，且可具有任意長度的至少一次彎曲以節省面積。再者，擴展區域可以在本體291一邊或是貼覆到陰極或是陽極。依據另一實施例，陽極可具有擴展區域；而陰極可具有共用接觸點。該擴展區域292,295之長寬比可較設計線寬規則(design rule)所需值高或大於0.6於導通路徑上。陽極290具有一共用接觸點296以連接到本體291。共用接觸點296係有一主動區293與一MOS柵極之電子熔絲元件290由單一接觸點296上之一金屬片297作連接。

圖5(c)為另一實施例之電子熔絲元件40’俯視圖，該電子熔絲元件40’在一個平面可程式編輯電阻元件中，且具有加熱區44’。電子熔絲元件40’包含了陽極43’、陰極42’、本體41’與加熱區44’(可為一高電阻區)。加熱區44’可以產生大量熱去協助熔絲元件的寫入。在另一實例中，加熱區可以是一個未金屬矽化的多晶矽或者是未金屬矽化的主動區，以使其電阻值高於本體41’電阻值。在另一實例中，加熱區可以是彼此串接以增加電阻值之單一或多個接觸/導孔，以在寫入路徑上產生更多的焦耳熱。加熱區44’可以被放置在熔絲元件的部份或全部之陰極、陽極、本體處。例如，該本體41’可為多晶矽，除了對應加熱區44’部份外，其餘之部份皆有金屬矽化物以降低電阻值；而加熱區44’對應部份則為未金屬矽化的多晶矽，以產生大量熱去協助熔絲元件的寫入。

圖5(d)為本發明另一實例中的金屬熔絲元件930之立體圖，該金屬熔絲元件930係在一平面可程式編輯電阻元件中且接觸、導孔、且/或內連接作為加熱區。金屬熔絲元件930的一端A耦合至二極體寫入選擇器(圖中未表示出)並進一步耦合至接觸931、金屬-1 932、導孔933、金屬-2 934、另一導孔935、另一金屬1 936並結束在B端。一個接觸區與兩個導孔可以增加更多焦耳熱提供金屬加熱，達到加速寫入。若每個接觸區阻值為60歐姆，每個導孔阻值為10歐姆，則加熱區貢獻80歐姆的電阻，。在圖5(d)之金屬熔絲元件930中，熱集中區域為標示在太陽形狀937之處。

圖6(a)為依據本發明之一實例的2x2x2熔絲單元陣列50立體示意圖。此處有八個熔絲單元建立在金屬線51-1、51-2、52-1、52-2、53-1、53-2之交叉處。線51-1與51-2沿著x軸延伸，線52-1、52-2沿著y軸延伸，但其延伸平面較線51-1、51-2延伸平面高。線53-1、53-2沿著y軸延伸，但其延伸平面較線51-1、51-2延伸平面低。一個熔絲單元54具有熔絲元素55，該熔絲元素55耦合至線51-1、51-2並連接到二極體56陽極。二極體56陰極端耦合至線52-1。為了編程熔絲單元54，高電壓必須施加在導線51-2上，低電壓必須施加在導線52-1使導通電流流經熔絲單元54與二極體56以編程熔絲54。在另一實例中，可程式編輯電阻元件單元中的熔絲元件54可以被耦合至線53-1與線53-2所界定平面處的另一個熔絲元件或另一個可程式編輯電阻元件單元的二極體。

圖6(b)為依據本發明一實例的對應圖6(a)之2x2x2熔絲單元陣列50’之立體結構圖。此處有八個熔絲單元建立在接觸柱中，該些接觸柱係位在導線51’-1、51’-2、52’-1、52’-2、53’-1、53’-2之交叉處。導線51’-1與51’-2沿著x軸延伸，導線52’-1、52’-2沿著y軸延伸，但導線52’-1、52’-2延伸之平面在導線51’-1、51’-2延伸平面上方。導線53’-1、53’-2沿著y軸延伸，但其延伸平面在在導線51’-1、51’-2之延伸平面下方。一個熔絲單元54’具有熔絲元素55’耦合至導線51’-2並連接到二極體56’之陽極。二極體56’陰極端耦合至導線52’-1。為了編程熔絲單元54’，高電壓必須施加在導線51’-2上，低電壓必須施加在導線52’-1使導通電流流經熔絲單元54’與二極體56’以編程熔絲54’。在另一實例中可程式編輯電阻元件單元中的熔絲元件54’可以被耦合至位在導線53’-1與導線53’-2界定平面上的另一個熔絲元件或另一可程式編輯電阻元件單元的二極體。

如圖6(c)與6(d)所示，使用在三導體層間的兩個接觸柱(contact pillar)中可以建立兩個二極體，以作為磁性記憶體(MRAM)單元之寫入選擇器，並可各自寫入0與1的邏輯資訊。圖6(c)為依據本發明一實施例之2x2磁性記憶體(MRAM)單元150的立體示意圖。此磁性記憶體(MRAM)單元150使用兩個大體垂直對準之接觸柱以製作兩個二極體，此兩個二極體作為一磁穿隧接面(MTJ)單元之編程選擇器。如此圖所示，在三層導線陣列151-1、151-2、152-1、152-2、153-1、153-2之交叉處形成四對接觸柱，以分別製作四個磁性記憶體單元。導線151-1、151-2沿著x軸延伸，而導線152-1、152-2沿著y軸延伸，但在導線151-1、151-2所交織的平面上方處之平面。導線153-1、153-2沿著y軸延伸，但在導線151-1、151-2所交織的平面處下方之平面。一個磁性記憶體單元154包含一磁穿隧接面157，該磁穿隧接面157耦合至導線151-2、二極體156的陽極及二極體155的陰極。二極體155的陽極被耦合至導線152-1。二極體156的陰極被耦合至導線153-1。當高電壓施加在導線151-2與低電壓施加在153-1時，導通電流會經過磁穿隧接面157流至二極體156以編程磁穿隧接面157，使磁性記憶體單元154可寫入邏輯資訊0。當高電壓施加在導線152-1與低電壓施加在151-2時，導通電流會經過二極體155而流至磁穿隧接面157 以編程磁穿隧接面157，使磁性記憶體單元154可寫入邏輯資訊1。

圖6(d)為依據本發明一實施例之與圖6(c)對應之2x2磁性記憶體(MRAM)單元150 的立體結構圖。此磁性記憶體(MRAM)單元使用兩個大體垂直對準之接觸柱以製作兩個二極體，此兩個二極體作為磁穿隧接面(MTJ)單元之編程選擇器。如此圖所示，在三個導線陣列151’-1、151’-2、152’-1、152’-2、153’-1、153’-2之跨接處形成四對接觸柱，以建立四個磁性記憶體單元。導線151’-1、151’-2沿著x軸延伸，而導線152’-1、152’-2沿著y軸延伸，但在導線151’-1、151’-2所交織的平面上方處之平面。導線153’-1、153’-2沿著y軸延伸，但在導線151’-1、151’-2所交織的平面下方處之平面。一個磁性記憶體單元154’包含一磁穿隧接面157’，該磁穿隧接面157’耦合至導線151’-2及內連接158’。內連接158’被耦合至二極體156’之陽極及二極體155’之陰極。二極體155’的陽極被耦合至導線152’-1。二極體156’的陰極被耦合至導線153’-1。當高電壓施加在導線151’-2與低電壓施加在153’-1時，導通電流會經過磁穿隧接面157’流至二極體156’，以編程磁穿隧接面157’，使磁性記憶體單元154’可寫入邏輯資訊0。當高電壓施加在導線152’-1與低電壓施加在151’-2時，導通電流會經過二極體155’而流至磁穿隧接面157’，以編程磁穿隧接面157’，使磁性記憶體單元154’可寫入邏輯資訊1。

圖7顯示依據一實施例之兩個可程式編輯電阻元件60的立體示意圖，其中該該兩個可程式編輯電阻元件60係對應圖6(a)與6(b)所示之可程式編輯電阻元件陣列，且係建立在位於三導體61、62、63之間的兩接觸柱中。導體61、62、63位在三個於垂直方向彼此分開之平面上。導體61與63大體上沿著相同的方向延伸，而導體62大體延伸方向與上述兩個導體垂直。兩個可程式編輯電阻元件各自建立在兩接觸柱中，此兩接觸柱係分別在三導體61、62、63之交叉處。在導體61與62所對應之接觸柱中係建立一可程式編輯電阻元素64，該可程式編輯電阻元素64穿過導體62且被耦合至二極體65中的P型重摻雜區域(P+)65-1。二極體65的N型重摻雜區域(N+)65-3被耦合至導體61。在N型重摻雜區域(N+)65-3與P型重摻雜區域(P+)65-1之間有一中間區65-2為非故意摻雜或含有P型摻雜或N型摻雜之微摻雜區域。在導線62與63所對應之接觸柱中建立一可程式編輯電阻元素66，此可程式編輯電阻元素66被耦合至可程式編輯電阻元素64、導體62與二極體67中的P型重摻雜區域(P+)67-3。二極體67的N型重摻雜區域(N+)67-1被耦合至導體63。在N型重摻雜區域(N+)67-1與P型重摻雜區域(P+)67-3之間有一區67-2為非故意摻雜或含有P摻雜(或N摻雜)之微摻雜區域。

圖8為依據本發明一實施例（對應圖7）之兩可程式編輯電阻元素單元270之側面剖視圖，其中在兩垂直接觸柱中分別具有兩個可程式編輯電阻元素單元270。三導體271、272、279係在垂直分開的平面。導體271與279沿著平行方向延伸，而導體272沿著垂直方向延伸。在導體271/272與272/279之間各自建立了一個可程式編輯電阻元素單元。一底部可程式編輯電阻元素單元包含一可程式編輯電阻元素(PRE)273與二極體274，且係建立在底部接觸柱中。二極體274具有P型重摻雜陽極274-3、N型重摻雜陰極274-1、及在其間之非故意摻雜（或是P或N型之微摻雜）區域274-2。二極體274的P型重摻雜陽極274-3被耦合至可程式編輯元素(PRE)273，而N型重摻雜陰極274-1被耦合至底部導體271。相似的，頂部可程式編輯電阻元素單元包含一可程式編輯電阻元素(PRE)277與二極體278，且係建立在頂部接觸柱中。二極體278具有P型重摻雜陽極278-1、N型重摻雜陰極278-3、及在其間之非故意摻雜（或是P或N型之微摻雜）區域278-2。二極體278的P型重摻雜陽極278-1被耦合至可程式編輯元素(PRE)277，且N型重摻雜陰極278-3被耦合至頂部導體279。在這個實例中，底部單元中的可程式編輯電阻元素(PRE)273具有一個擴展區276，此擴展區276穿過中間導體272而延伸到可程式編輯元素(PRE)277。

圖6(a)-6(d)、7、8係僅揭露在至少兩個導體跨接處的接觸柱中建立可程式編輯電阻單元之關鍵概念。在這發明裡還含有一些變化與等效的實例。例如，一個平面上的行與列的導線數量可以有所不同。導體層的數量可以有所不同。導體選用的材料可以是矽、金屬矽化物、金屬矽化多晶矽、金屬多晶矽、金屬、金屬合金。另外P型重摻雜區與N型重摻雜區的二極體順序可以互換成上或下，使得導通電流向上或者向下。P重摻雜區與N重摻雜區在垂直方向上的順序可以是相同所有的層或層與層之間的互換與替代。二極體可含有非故意摻雜區（或是微摻雜區），以增加崩潰電壓與降低漏電。可程式編輯電阻元件(PRD)中的可程式編輯電阻元素(PRE)可以被耦合至另外一個可程式編輯電阻元件(PRD)中的可程式編輯電阻元素(PRE)或二極體中的P型重摻雜區或N型重摻雜區，以導致電流向上流或者向下流。可程式編輯電阻元素(PRE)可被建立在接觸柱外但些微地在導體線的上方或下方像是搭接橋(landing pad)一樣。這裡有許多變化的實例，都是在本技術領域的技術人員在本發明的範圍之內。

圖9為顯示出一些實例，使用多晶矽或金屬矽化之多晶矽作為熔絲元件80的各種配置。俯視圖80-1到80-5展示了各種金屬矽化多晶矽熔絲，包括方框的熔絲元件80-1至80-3、圓角方框熔絲元件80-4、環形熔絲元件80-5。在熔絲元件80-1到80-5之核心部份為多晶矽部份82-1至82-5。在熔絲元件80-1到80-3中，金屬矽化物83-1至83-3可以分別塗佈到多晶矽部份82-1至82-3之4、2或1側表面；在熔絲元件80-4到80-5中，金屬矽化物83-4至83-5係塗佈到圓角方框多晶矽部份82-4至環形多晶矽部份82-5之所有表面。在熔絲元件80-6中，多晶矽並未塗佈金屬矽化層。如圖9所示之多晶矽或金屬矽化層僅為解釋本發明所用，須知剖視面上的接觸柱可以是任何形狀，例如方形、矩形、圓角矩形、圓形、或者甚至是橢圓形。金屬矽化層可以在多晶矽部份的表面上或者是其中一整個表面，或者任意一整個邊。金屬矽化層可以是在多晶矽垂直方向上的部份或者全部長度。在一些實例中，可程式編輯電阻元素(PRE)可以是單晶矽或者是其他半導體材料。

上述相關於圖9之敘述僅用來說明本發明。二極體可以由半導體組合而成，如矽、多晶矽、鍺、矽鍺、矽碳、三五族化合物或二六族化合物。製程方法可以是化學氣相沉積(CVD)、濺鍍、磊晶、選擇性磊晶，只要良好的二極體與熔絲的特性可以實現即可。由N-i-P或P-i-N所組成的二極體83’在不同實例中可以被耦合至底部或頂部的導體。這裡的i層可以是非故意摻雜或者是微摻雜。在其他實例中熔絲元件82-1至82-6可以是所有N、所有P、部份N、部份P，或從底層到頂層的部份N和部份P。金屬矽化物主要可以提供熔絲元件低電阻。P/N類型矽非常適合作為熔絲元件，這是因為熔絲表面的金屬矽化物在編程後會消耗(depleted)而使P/N類型矽表現地像是逆向偏壓的二極體。假設金屬矽化層83-1至83-5可以省略，二極體與熔絲元件可以通過原位(in situ)連續改變摻雜劑量及／或摻雜類型，而在使用化學氣相沉積之一個製程步驟完成。在矽與導體之間，有許多阻擋層，例如氮化鈦、鈦、鉭、TiSN、氮化鉭等，可以提供擴散阻擋層或黏合層。另外黏合層中的擴散阻擋層可以被作為熔絲元件。在一實例中，接觸孔中的熔絲元件在剖面之長寬比可以從1.0至6.0（換言之，接觸孔中的熔絲元件在長度與直徑比可以從1.0至6.0）。

參見圖10(a)-(g)，係顯示依據本發明而在接觸孔中製作包含二極體與熔絲元件之可程式編輯電阻元件(PRD)的部份製程方法下：步驟(a)建立底層導線82’’，(b)沉積中間介電質層86’’與蝕刻接觸孔（其中中間介電質層86’’之高度如虛線所示），(c)沉積具有不同摻雜劑量與摻雜類型的半導體層以建立二極體層83’’-1至83’’-3與兩熔絲元件層85’’-1、85’’-2，(d)蝕刻中間部份介電質層86’’直到露出部份熔絲元件85’’-2與85’’-1，(e)塗佈金屬矽化層84’’在熔絲元件85’’-2與85’’- 1表面，(f)再次沉積中間介電質層86’’去覆蓋熔絲元件85’’-2與85’’- 1 的頂部，(g)使用銅鑲嵌製程(Copper Damascene)去建立環繞在熔絲元件85’’-2與85’’- 1周圍的頂部導線81’。銅鑲嵌製程是導電薄膜沉積在溝槽中的絕緣層並隨後進行平坦化。在圖10(a)-(g)中，虛線顯示在每一製程步驟後，中間介電質層之高度，而細虛線顯示前一製程步驟時，中間介電質層之高度。

圖10只是用來舉例說明可程式編輯電阻元件陣列的製程步驟關鍵概念，本發明有許多變形實例與等效實例。例如，一些黏合層與擴散阻擋層如TiN、TaN、Ti、Ta，可建立在半導體與頂/中/底層金屬層之間。可程式編輯電阻元素(PRE)可以是電子熔絲、反熔絲、相變材料、電阻記憶體薄膜、磁穿隧接面。以電子熔絲為例，熔絲元件可以是多晶矽、表面金屬矽化的多晶矽、金屬矽化層、難熔金屬、金屬合金、阻擋層金屬、黏合層等。相變材料可以是Ge 2 Sb 2 Te 5 的薄膜，舉例來說，可以在結晶性與非晶性之間彼此可逆且反覆地改變。電阻記憶體薄膜可以是電極之間的金屬氧化物或者是氧化陽極與惰性陰極之間的固態電解質。導絲可以基於電壓／電流強度、持續時間、電壓/電流限制、對電極之間流動的電流極性等生成或者消滅。可程式編輯電阻元素(PRE)可以被建立在頂部或二極體選擇器的下方。可程式編輯電阻元素(PRE)也可建立在接觸柱的外部當作薄膜和可以是些微的在導體上方或下方。這裡有非常多的變化與等效的實例去製作二極體與在接觸孔內的可程式編輯電阻元素，它們都被包含在本發明的範圍之內。

圖11為根據一個實例畫出三維可程式編輯電阻元件(PRD)陣列190的部份俯視圖。可程式編輯電阻元件(PRD)陣列190具有沿著水平方向之多條導線191-1至191-6和沿著垂直方向之多條導線192-1至192-4。在導線191-1至191-6和192-1至192-4的交叉處建立了可程式編輯電阻元件。舉例來說，可程式編輯電阻元件單元193-3,1可被建立在導線191-3和192-1交叉處。可程式編輯電阻元件(PRD)陣列193-i,2到可程式編輯電阻元件(PRD)陣列193-i,1距離為D1，到另外一個到可程式編輯電阻元件(PRD)陣列193-i,3距離為D2(這裡指的i為i=1,2,3,…等)。在這個實例中間距D1與D2可以不一樣。

圖12為一實例的三維可程式編輯電阻記憶體200的部份框圖。可程式編輯電阻記憶體200具有L層可程式編輯電阻元素陣列201-1、201-2、….、201-L。每一層都有多組導線在彼此垂直方向延伸。舉例來說，在層201-1中多條位元線 (bitline)202在y軸方向延伸，在層201-2中多條字元線(wordline)203在x軸方向延伸。在層201-1與201-2交叉處建立了可程式編輯電阻(299)。多個可程式編輯電阻元件可被建立在201-2和201-3,….或201-(L-1)和201-L之間。因為記憶體陣列建立在三維之中，必須要設定解碼器，例如圖式之解碼器X,Y,Z，以選擇至少一個可讀取的單元來寫入或讀出。X解碼由至少一個X地址緩衝器210、X預解碼器211、X編碼器212所建立。Y解碼由至少一個Y地址緩衝器220、Y預解碼器221、Y編碼器222所建立。Z解碼由至少一個Z地址緩衝器230、Z預解碼器231、Z編碼器232所建立。假設在層201-1有m個沿著Y方向之位元線和層201-2有n個沿著X方向之字元線，某個單元在層201-1中有一個位元線（於m個位元線之中）和在層201-2中有一個字元線（於n個字元線之中）可被選中，並在這層1,2,…L任兩個相鄰層之間。在這個例子中，三維記憶體陣列中的可程式編輯元素單元共有數目為n*m*(L-1)，至少一個單元可以同時在X,Y,Z位址中被選擇寫入或讀取。以讀取來說，k個單元可個別從n行、m列被選擇，由X和Y的多工器213和多工器223多工處理，分別可進一步在多工器290從L-1個可能相鄰層選取以作為讀取放大器295之輸入。對於編程而言，高操作電壓VDDP在解多工器280處進行解多工處理用，以解出到達所需層的多個位元線。對於所需層的所需理想位元線中，至少一個單元可以經由確認適當的X多工處理213以便可進一步選擇。一傳導路徑可被建立，該路徑由VDDP、解多工處理器280、在選定層中的選定位元線、選定單元、選定字元線、字元線驅動器到接地。因此一個高電流流經選擇單元寫入時可以導致不同電阻態發生。每個記憶體單元包含一個可程式編輯電阻單元(PRD)可被耦合至另一個單二極體單元中的可程式編輯電阻單元(PRD)，或者包含一個可程式編輯電阻元素(PRE)被單二極體單元中的兩個可程式編輯電阻單元(PRD)共享。行、列、層是任意的。行、列、層是可以互換的。同個時間寫入或讀取的單元總數可以是不同和/或可以是多於一個。外圍電路，例如X-,Y-和Z-解碼器與感測電路可以被建立在三維記憶體陣列下方，可共享相同的金屬以作為CMOS製程中的周圍電路。這裡有非常多的變形與等效實例仍是本發明的範圍內對本領域技術人員所熟知的

圖12所示之三維可程式編輯電阻記憶體可包含許多不同類型的電阻元件。電阻元件可以是電子熔絲，包含了內連接(interconnect)、接觸/導孔熔絲、接觸/導孔反熔絲、閘極崩潰反熔絲。內連接熔絲的組成至少是一個來形成，金屬矽化層、多晶矽、表面塗佈金屬矽化層的多晶矽、多金屬、金屬、金屬合金、局部內連接 (local interconnect) 、熱隔離的主動區、CMOS閘極，或者是它們的某中組合，或者可以從CMOS閘極構成材料。電阻元件也可以是相變記憶體中的相變材料、電阻記憶體或導體橋接記憶體的電阻薄膜、或者是磁性記憶體中的磁穿隧接面。對於電子熔絲的內連接、接觸、導孔製造來說，寫入要求必須要能提供足夠大的高電流，大約是4-20mA的範圍內，並且在幾微秒之內發生電遷移、破裂、分解、熔融、離子擴散，或者是它們的某種組合。對於反熔絲而言，寫入需求必須要提供足夠大的高電壓，去擊穿在接觸、導孔、或CMOS閘極/本體之間兩端點的介電質。這需求電壓必須要在6-7V之間，對於現今的技術而言，寫入時間為幾毫秒內消耗的電流的為幾毫安。相變記憶體的寫入需求在0與1之間有不同的電壓需求與持續時間需求。寫入1而言(或者是反寫)必須要高又短時間的脈衝施加在相變材料中。相反地，寫入0而言(或者是反寫)必須要低又長時間的脈衝施加在相變材料中。寫入0需要大約3V、約50奈秒，以及消耗約300微安。寫入1需求大約2V，約300奈秒，以及消耗約100微安。對於磁性記憶體而言高與低寫入電壓為2-3V和0V，電流分別大約是+/- 100-200微安。

圖13與14為三維可程式編輯電阻記憶體寫入方法700與讀取方法800的流程圖，分別用於某些實例的三維可程式編輯電阻記憶體。方法700和800之敘述可參見圖12所示之三維可程式編輯電阻記憶體配合說明。此外，儘管描述步驟流程，本領域人員可瞭解，至少某些步驟可以以不同的順序來執行，包括同時執行或者是跳過。

圖13為依據本發明一實例之三維可程式編輯電阻記憶體編程方法的流程圖。在第一個步驟705中，決定了單元要如何被選擇寫入，通過適當的X-,Y-,Z-地址去選擇哪一行、層和導線進行寫入。在步驟710中，適當的電源選擇器可以被選擇，使得高電壓可以被施加到位元線和字元線的電源。在步驟720中，控制邏輯寫入的數據可以被分析，這取決於什麼類型的可程式編輯電阻元件。對於電子熔絲而言，為一種一次性寫入(OTP)元件，指的是寫入總是一次性且不可逆的。寫入電壓與持續時間往往都是由外部控制訊號來決定，而不是從內部記憶體生成。對於相變記憶體而言，寫入1與寫入0必須要有不同的電壓與持續時間，使得邏輯控制確定所述的輸入數據，並選擇適當的電源選擇器，並確認控制信號在適當的時間內。對於磁性記憶體而言，通過磁穿隧接面的電流方向比持續時間更為重要，邏輯控制器必須選擇適當位元線與字元線的電源選擇，並確認控制信號，以確保電流在期望時間中所流動的方向是我們想要的方向。在步驟725中，垂直方向所需層被選擇。在步驟730中，在一列中的至少一單元可被選擇，且相對應之當地的字元線可導通。步驟740為感測放大器可以停止使用以節省電源與防止干擾。在步驟750中，一列中的至少一單元可以被選擇，且相對應的Y寫入通閘(pass gate)也被導通，使得耦合至電壓源被選擇的位元線啟動。在步驟760中，所需電流可在所需的時間於一已建立之導通路徑導通以完成編程程序。對於大部份的可程式編輯電阻記憶體而言，這個導通路徑是從一個高壓源經過位線選擇、電阻元件、二極體選擇器、至一個當地的接地字線驅動器至NMOS下拉(pulldown)，再到接地。特別地，對於一個寫入1的磁性記憶體而言，導通路徑是從高電壓經由當地字元線驅動器之PMOS上拉(pull up)、二極體寫入選擇器、電阻元件、選擇之位元線、至接地。

圖14為依據本發明一實例之三維可程式編輯電阻記憶體讀取方法的流程圖。在第一步驟805中決定哪兩個導體層要被選擇。在步驟810中，適當的電源選擇器可以選擇，以提供當地字元線驅動器、讀取放大器、與其他電路去施加電壓。在步驟815中，垂直方向適當的層被選擇。在步驟820中，所有的Y-寫入通閘以及位元線寫入選擇器被停用。在步驟830中，所需選擇的當地字元線被選擇，以致二極體作為程式編輯選擇器與接地端的路徑導通。在步驟840中，讀出放大器被啟用，且準備讀取輸入訊號。在步驟850中，數據線與參考數據線可以被預充電到可程式編輯電阻元件單元中的V-電壓。在步驟860中，所希望被選擇的Y-讀取通閘被選擇，使得所希望被耦合的位元線輸入到讀取放大器。導通路徑因此從位元線到電阻元件、所需單元、二極體讀取選擇器、接地的當地字線下拉被建立。這同樣適用在不同參考分支上。在最後步驟870中，讀取放大器可以比較讀取電流與參考電流以決定0或1的邏輯輸出訊號，以完成讀取動作。

圖15為一實例之處理器系統600。處理器600在一實例中包含了三維可程式編輯電阻元件644，如在一個三維可程式編輯電阻記憶體640中的單元陣列642。處理器系統600舉例來說可以是電路系統。電路系統包含了中央處理器610，通過一個共同匯流排615進行通信，包括各種記憶體與外圍設備，如I/O 620、硬碟630、CDROM 650、三維可程式編輯電阻記憶體640、與其他記憶體660。其他的記憶體660為傳統記憶體，譬如SRAM、DRAM、Flash，典型地通過記體體控制器界面給CPU 610。CPU 610通常是一個微處理器，一個為訊號處理器或其他可程式編輯數字邏輯元件。三維可程式編輯電阻記憶體640以積體電路方式實現較佳，包含了至少一個可程式編輯電阻644的記憶體陣列642。三維可程式編輯電阻記憶體640也可典型地通過記憶體控制器界面連接到CPU 610。如果需要，三維可程式編輯電阻記憶體640可與處理器（譬如CPU 610）結合在一個單一的積體電路中。

本發明可以在一個印刷電路板中的一部分或全部的積體電路來實現，或者是一個系統中實現。三維可程式編輯電阻元件可以是電子熔絲、反熔絲、非揮發性記憶體，熔絲可以是可金屬矽化 (Silicide) 或不金屬矽化的單晶或多晶矽、金屬多晶矽(polymetal)、熱絕緣主動區、局部內連接(local interconnect) 、或者其他半導體材料、金屬、金屬合金、阻擋層金屬，金屬可以是W,Co,Al,Ta,Ti,Cu或者它們其中一種組合。阻擋層金屬可以是TiN,Ta,TaN,Ru,TiW,WN或者是它們其中一種結合。一些其他的結合也可以使用：Ti/W/WN, Ti/W/Tini,Ti/Al/TiN,(Ti/TiN)/Al/TiN,Ti/Al/TiW或是它們其中一種組合。反熔絲可以是兩電極間的介電質，介電質可以是下列材料之一： HfO2,Al2O3,TiO,LaO,TaO,RuO,ZrO,ZrSiO,HfSiO,HfAlO,HfSiON,

ZrAlSiO,HfAlSiO,ZrAlSiON,SiO2, 及SiN或者它們其中一種組合。非揮發性記憶體可以是複雜的金屬氧化物三明治結構，包括奈米碳管記憶體，石墨烯可切換電阻材料、碳電阻率切換材料、相變記憶體，導電橋接記憶體，電阻記憶體，可切換聚合物記憶體或磁穿隧記憶體中的一個。

以上的描述與附圖僅僅被認為是說明性的實例，這些實例實現了本發明的特徵與優點，本發明之範圍可包含修改與特定的製程條件更換與結構製造。

30．．．可程式編輯的電阻元件單元

31,39．．．導線陣列

32．．．接觸柱

33．．．可程式編輯電阻元素(PRE)

34．．．二極體

Claims

一種可程式編輯電阻元件(PRD)記憶體，包括：多個可程式編輯電阻元件(PRD)單元，至少一該可程式編輯電阻元件單元至少包含：至少一個可程式編輯電阻元件(PRD)，該可程式編輯電阻元件包含至少一二極體及或一可程式編輯電阻元素(PRE)，該可程式編輯電阻元素(PRE)製作於一接觸孔中，該接觸孔位於在兩個垂直層的多數第一導線及多數第二導線的交叉處；該可程式編輯電阻元素(PRE)耦合到一第一導線；二極體包含了至少一個第一主動區與第二主動區隔離於第一主動區，第一主動區有第一類型的摻雜，第二主動區有第二類型的摻雜，第一主動區提供連接到二極體的第一端點，第二主動區提供連接到二極體的第二端點，一主動區耦合至可程式編輯電阻元素(PRE)，另一主動區耦合至第二導線；至少一個可程式編輯電阻元件(PRD)中的可程式編輯電阻元素(PRE)耦合至另外一個可程式編輯電阻元件(PRD)或被兩個可程式編輯電阻元件(PRD)共用，其另一二極體耦合至第二導線或第三導線；其中可程式編輯電阻元素(PRE)的配置是藉由通過施加電壓到第一、第二導線和/或第三導線，從而改變對不同邏輯態的電阻；其中該至少一個可程式編輯電阻元件具有一擴展區，且該擴展區之一端電連接到該可程式編輯電阻元件之可程式編輯電阻元素，該擴展區之另一端穿過該該第二導線而與另一可程式編輯電阻元件之可程式編輯電阻元素電連接。
如請求項1所述的可程式編輯電阻元件(PRD)記憶體，其中可程式編輯電阻元素(PRE)包含至少一個電子熔絲、反熔絲、相變薄膜、電阻記憶體薄膜或磁穿隧接面。
如請求項1所述的可程式編輯電阻元件(PRD)記憶體，其中所述的第一、第二且/或第三導線在至少一導體層中相鄰導線之間有不均勻之距離。
如請求項1所述的可程式編輯電阻元件(PRD)記憶體，其中可程式編輯電阻元素(PRE)是由選自下列材料：矽、多晶矽、鍺、矽鍺、金屬矽化多晶矽、金屬矽化物、金屬、金屬合金、金屬阻擋層或者上述材料組合。
如請求項1所述的可程式編輯電阻元件(PRD)記憶體，其中所述的電子熔絲由多於一個的電壓或電流脈衝逐漸地造成電阻變化進行編程。
如請求項1所述的可程式編輯電阻元件(PRD)記憶體，其中可程式編輯電阻元素(PRE)之長度與剖面寬度比例為1到6。
一種電路系統，包括：一處理器；一可程式編輯電阻記憶體可操作地連接到該處理器，所述的可程式編輯電阻記憶體包括多個可程式編輯電阻元件，至少一個可程式編輯電阻元件包含：一二極體及/或一可程式編輯電阻元素，該可程式編輯電阻元素係在超過兩個垂直層上之多個第一導線及多個第二導線之交叉處之接觸孔中形成；該可程式編輯電阻元素(PRE)耦合到第一導線；二極體包含了至少一個第一主動區與第二主動區隔離於第一主動區，第一主動區有第一類型的摻雜，第二主動區有第二類型的摻雜，第一主動區提供連接到二極體的第一端點，第二主動區提供連接到二極體的第二端點；一主動區耦合至可程式編輯電阻元素(PRE)，另一主動區耦合至第二導線；至少一個可程式編輯電阻元件(PRD)中的可程式編輯電阻元素(PRE)耦合至另外一個可程式編輯電阻元件(PRD)或被兩個可程式編輯電阻元件(PRD)共用，其另一二極體耦合至第二導線或第三導線；其中可程式編輯電阻元素(PRE)的配置是藉由通過施加電壓到第一、第二導線和/或第三導線，從而改變對不同邏輯態的電阻；其中該至少一個可程式編輯電阻元件具有一擴展區，且該擴展區之一端電連接到該可程式編輯電阻元件之可程式編輯電阻元素，該擴展區之另一端穿過該該第二導線而與另一可程式編輯電阻元件之可程式編輯電阻元素電連接。
一種可程式編輯電阻記憶體操作方法，包括：提供多個可程式編輯電阻記憶體元件，至少一個可程式編輯電阻元件包含至少 (i)一二極體及/或一個可程式編輯電阻元素，該可程式編輯電阻元素係在超過兩個垂直層上之多個第一導線及多個第二導線/第三導線之交叉處之接觸孔中形成；(ii)可程式編輯電阻元素耦合至第一導線，二極體包含了至少一個第一主動區與第二主動區隔離於第一主動區，第一主動區有第一類型摻雜，第二主動區有第二類型摻雜，第一主動區提供連接到二極體的第一端點，第二主動區提供連接到二極體的第二端點，一主動區耦合至可程式編輯電阻元素(PRE)，另一主動區耦合至第二導線；(iii)至少一個可程式編輯電阻元件(PRD)中的可程式編輯電阻元素(PRE)耦合至另外一個可程式編輯電阻元件(PRD)或被兩個可程式編輯電阻元件(PRD)共用，其另一二極體耦合至第二導線或第三導線；藉由通過施加電壓到第一、第二導線和/或第三導線，從而改變對至少一個可程式編輯電阻元件至不同邏輯狀態；其中該至少一個可程式編輯電阻元件具有一擴展區，且該擴展區之一端電連接到該可程式編輯電阻元件之可程式編輯電阻元素，該擴展區之另一端穿過該該第二導線而與另一可程式編輯電阻元件之可程式編輯電阻元素電連接。
如請求項8所述的可程式編輯電阻記憶體操作方法，其中二極體與可程式編輯電阻元件至少部份是由下列步驟製成：(i)建立一個底部導體層，(ii)沉積的內層介電質與蝕刻後的接觸孔，(iii)半導體製程中具有不同摻雜類型與劑量的接觸孔內所建立的二極體與可程式編輯電阻元素，(iv)蝕刻內層介電質層直到可程式編輯電阻元素裸露，(v)將金屬矽化層塗佈至可程式編輯電阻元素表面，(vi)沉積內層介電質層去覆蓋可程式編輯電阻元素(vii)建立銅鑲嵌製程頂部導線去耦合至少一部分的可程式編輯電阻元素。
如請求項8所述的可程式編輯電阻記憶體操作方法，其中所述的至少一個接觸柱中的二極體或可程式編輯電阻元素(PRE)是通過化學沉積完成。
如請求項8所述的可程式編輯電阻記憶體操作方法，其中所述至少一個可程式編輯電阻元件是電子熔絲，係由多個電壓或電流脈衝以漸進的電阻變化進行編程。