JP2004266050A - 半導体装置 - Google Patents
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Abstract
【課題】半導体装置の低消費電力化を図ること。
【解決手段】本発明では、半導体基板上で第１の半導体領域と第２の半導体領域とをＰＮ接合してなるダイオードを有する半導体装置において、前記半導体基板上に前記第１の半導体領域を形成し、この第１の半導体領域の上部に前記第２の半導体領域を形成するとともに、前記第１の半導体領域の周囲にこの第１の半導体領域と電極とを接続する第１の電極取出領域を前記第１の半導体領域を囲繞するように形成する一方、前記第２の半導体領域の周囲に前記第１の半導体領域と前記電極とを接続する第２の電極取出領域を前記第２の半導体領域を囲繞するように形成することにした。
【選択図】 図１
【解決手段】本発明では、半導体基板上で第１の半導体領域と第２の半導体領域とをＰＮ接合してなるダイオードを有する半導体装置において、前記半導体基板上に前記第１の半導体領域を形成し、この第１の半導体領域の上部に前記第２の半導体領域を形成するとともに、前記第１の半導体領域の周囲にこの第１の半導体領域と電極とを接続する第１の電極取出領域を前記第１の半導体領域を囲繞するように形成する一方、前記第２の半導体領域の周囲に前記第１の半導体領域と前記電極とを接続する第２の電極取出領域を前記第２の半導体領域を囲繞するように形成することにした。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものである。
【０００２】
【従来の技術】
従来より半導体装置に集積されるダイオードとしては、製造工程を簡略化させることによって製造に要する労力や時間やコストを削減させるために、横型のトランジスタのベース端子とコレクタ端子とを短絡させた構造のものが広く使用されている。
【０００３】
たとえば、図６に示すように、ダイオード５０は、Ｐ型半導体基板５１の内部にＮ型エピタキシャル層５２とＮ＋埋め込み層５３とからなるベース領域を形成し、同ベース領域の上部にエミッタ領域となるＰ型の第１の拡散層５４とコレクタ領域となるＰ型の第２の拡散層５５とを左右に間隔をあけて形成し、Ｎ型エピタキシャル層５２の側部にベース領域の電極取出領域となるＮ型層５６を形成して横型のトランジスタを構成し（たとえば、特許文献１参照）、さらに、コレクタ領域とベース領域とをカソード用の電極５７で短絡することによって、ベース領域をカソード領域として用いるとともに、エミッタ領域をアノード領域として用いたダイオード５０を形成している。図中、５８はアノード用の電極、５９は素子分離層、６０，６１は酸化膜、６２は層間膜、６３はタングステンプラグである。
【０００４】
【特許文献１】
特開平１０−３０８４００号公報
【０００５】
【発明が解決しようとする課題】
ところが、上記従来のダイオード５０にあっては、第２の拡散層５５がＰ型半導体であり、Ｎ型エピタキシャル層５２がＮ型半導体であり、さらには、Ｐ型半導体基板５１や素子分離層５９がＰ型半導体であることから、これらの第２の拡散層５５とＮ型エピタキシャル層５２とＰ型半導体基板５１又は素子分離層５９とによって寄生トランジスタが形成されていた。
【０００６】
そのため、ダイオード５０の動作時に第１の拡散層５４からＮ型エピタキシャル層５２に向けて主電流が流れることになるが、その際に、寄生トランジスタの影響でＮ型エピタキシャル層５２を通過してＰ型半導体基板５１や素子分離層５９にまで電流が流れてしまい、ダイオード５０の消費電力が増大するおそれがあった。
【０００７】
【課題を解決するための手段】
そこで、請求項１に係る本発明では、半導体基板上で第１の半導体領域と第２の半導体領域とをＰＮ接合してなるダイオードを有する半導体装置において、前記半導体基板上に前記第１の半導体領域を形成し、この第１の半導体領域の上部に前記第２の半導体領域を形成するとともに、前記第１の半導体領域の周囲にこの第１の半導体領域と電極とを接続する第１の電極取出領域を前記第１の半導体領域を囲繞するように形成することにした。
【０００８】
また、請求項２に係る本発明では、半導体基板上で第１の半導体領域と第２の半導体領域とをＰＮ接合してなるダイオードを有する半導体装置において、前記半導体基板上に前記第１の半導体領域を形成し、この第１の半導体領域の上部に前記第２の半導体領域を形成するとともに、この第２の半導体領域の周囲に前記第１の半導体領域と電極とを接続する第２の電極取出領域を前記第２の半導体領域を囲繞するように形成することにした。
【０００９】
また、請求項３に係る本発明では、半導体基板上で第１の半導体領域と第２の半導体領域とをＰＮ接合してなるダイオードを有する半導体装置において、前記半導体基板上に前記第１の半導体領域を形成し、この第１の半導体領域の上部に前記第２の半導体領域を形成するとともに、前記第１の半導体領域の周囲にこの第１の半導体領域と電極とを接続する第１の電極取出領域を前記第１の半導体領域を囲繞するように形成する一方、前記第２の半導体領域の周囲に前記第１の半導体領域と前記電極とを接続する第２の電極取出領域を前記第２の半導体領域を囲繞するように形成することにした。
【００１０】
また、請求項４に係る本発明では、前記請求項１又は前記請求項３に係る本発明において、前記第１の半導体領域の下側全面に前記第１の電極取出領域と接続する前記第１の半導体領域と同極性の導電領域を形成することにした。
【００１１】
また、請求項５に係る本発明では、前記請求項２〜請求項４に係る本発明において、前記第２の電極取出領域は、前記第１の半導体領域の上部に形成された絶縁膜と前記電極との間に張出した張出電極取出部を有することにした。
【００１２】
【発明の実施の形態】
本発明に係る半導体装置は、半導体基板上で第１の半導体領域と第２の半導体領域とをＰＮ接合したダイオードを有するものである。したがって、第１の半導体領域をＰ型半導体で形成した場合には、第２の半導体領域をＮ型半導体で形成し、一方、第１の半導体領域をＮ型半導体で形成した場合には、第２の半導体領域をＰ型半導体で形成する。
【００１３】
そして、ダイオードは、半導体基板上に第１の半導体領域を形成し、同第１の半導体領域の上部に第２の半導体領域を形成するとともに、第１の半導体領域の周囲に同第１の半導体領域と電極とを接続する第１の電極取出領域を第１の半導体領域を囲繞するように形成したものである。
【００１４】
このように、第１の半導体領域の周囲全域にわたって第１の電極取出領域を形成することによって、ダイオードの動作時に第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔を第１の電極取出領域で回収することができ、これにより、第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔が第１の半導体領域を通過して素子分離層や半導体基板にまで流出してしまうのを防止することができ、ダイオードの消費電力を可及的に低減することができる。
【００１５】
また、本発明に係る半導体装置では、半導体基板上に第１の半導体領域を形成し、同第１の半導体領域の上部に第２の半導体領域を形成するとともに、同第２の半導体領域の周囲に第１の半導体領域と電極とを接続する第２の電極取出領域を第２の半導体領域を囲繞するように形成したものである。
【００１６】
このように、第２の半導体領域の周囲全域にわたって第２の電極取出領域を形成することによっても、ダイオードの動作時に第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔を第２の電極取出領域で回収することができ、これにより、第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔が第１の半導体領域を通過して素子分離層や半導体基板にまで流出してしまうのを防止することができ、ダイオードの消費電力を可及的に低減することができる。
【００１７】
特に、第１の半導体領域の下側全面にも第１の電極取出領域と接続する導電領域を形成した場合には、ダイオードの動作時に第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔を導電領域で回収することができ、これにより、第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔が第１の半導体領域を通過して半導体基板にまで流出してしまうのを確実に防止することができ、ダイオードの消費電力をより一層低減することができる。
【００１８】
また、第１の半導体領域の上部に形成された絶縁膜と前記電極との間に張出した張出電極取出部を第２の電極取出領域に形成した場合には、第２の電極取出領域の近傍において、電極（金属）と絶縁膜（酸化膜）と半導体とによって寄生ＭＯＳが形成されるのを防止することができ、寄生ＭＯＳの形成に起因するダイオードの特性劣化を未然に防止することができる。
【００１９】
以下に、本発明の具体的な実施の形態について図面を参照しながら説明する。
【００２０】
本発明に係る半導体装置に形成したダイオード１は、図１及び図２に示すように、Ｐ型半導体基板２にカソード領域（第１の半導体領域）としてのＮ型エピタキシャル層３を形成するとともに、同Ｎ型エピタキシャル層３の上部中央にＰ型の不純物を含有するアノード領域（第２の半導体領域）としての第１のＰ型拡散層４を平面視で矩形状に形成して、これらのＮ型エピタキシャル層３と第１のＰ型拡散層４とをＰＮ接合させている。
【００２１】
また、ダイオード１は、Ｐ型半導体基板２のＮ型エピタキシャル層３の周囲にＮ型の不純物を含有する第１の電極取出領域としてのＮ型層５をＮ型エピタキシャル層３を囲繞するように平面視で矩形枠状に形成するとともに、第１のシリコンゲルマニウム層１３の周囲にＰ型の不純物を含有する第２の電極取出領域を構成する第２のＰ型拡散層６を第１のＰ型拡散層４を囲繞するように平面視で矩形枠状に形成し、さらには、Ｎ型エピタキシャル層３の下側全面に導電領域としてのＮ＋埋め込み層７を形成している。図中、１０は素子分離層、２３，２４は電極である。
【００２２】
第２の電極取出領域は、第２のＰ型拡散層６とその上部に形成した第２のゲルマニウムシリコン層１４とから構成しており、第２のゲルマニウムシリコン層１４の側部をＮ型エピタキシャル層３の上部に形成された酸化膜９（絶縁膜）とカソード用の電極２３との間に張出させることによって張出電極取出部２５を形成している。
【００２３】
このように、ダイオード１は、Ｎ型エピタキシャル層３の周囲全域にわたってＮ型層５を形成しているために、ダイオード１の動作時に第１のＰ型拡散層４からＮ型エピタキシャル層３に向けて流れる電流をＮ型層５で回収することができ、これにより、第１のＰ型拡散層４からＮ型エピタキシャル層３に向けて流れる電流がＮ型エピタキシャル層３を通過して素子分離層１０やＰ型半導体基板２にまで流出してしまうのを防止することができ、ダイオード１の消費電力を可及的に低減することができる。
【００２４】
また、ダイオード１は、第１のＰ型拡散層４の周囲全域にわたって第２のＰ型拡散層６を形成しているために、ダイオード１の動作時に第１のＰ型拡散層４から第２のＰ型拡散層６に向けて流れる電流を第２のＰ型拡散層６で回収することができ、これにより、第１のＰ型拡散層４から第２のＰ型拡散層６に向けて流れる電流が第２のＰ型拡散層６を通過して素子分離層１０やＰ型半導体基板２にまで流出してしまうのを防止することができ、ダイオード１の消費電力を可及的に低減することができる。
【００２５】
また、ダイオード１は、Ｎ型エピタキシャル層３の下側全面にＮ＋埋め込み層７を形成しているために、ダイオード１の動作時に第１のＰ型拡散層４からＮ型エピタキシャル層３に向けて流れる電流をＮ＋埋め込み層７で回収することができ、これにより、第１のＰ型拡散層４からＮ型エピタキシャル層３に向けて流れる電流がＮ型エピタキシャル層３を通過してＰ型半導体基板２にまで流出してしまうのを確実に防止することができ、ダイオード１の消費電力をより一層低減することができる。
【００２６】
また、ダイオード１は、Ｎ型エピタキシャル層３の上部に形成された酸化膜９と電極２３との間に張出した張出電極取出部２５を形成しているために、第１のＰ型拡散層４の近傍において、電極２３（金属）と絶縁膜（酸化膜９）とＮ型エピタキシャル層３（シリコン）とによって寄生ＭＯＳが形成されるのを防止することができ、寄生ＭＯＳの形成に起因するダイオード１の特性劣化を未然に防止することができる。
【００２７】
次に、上記構成のダイオード１の製造方法について、図１〜図５を参照しながら説明する。
【００２８】
まず、前処理としてＰ型半導体基板２の表面を犠牲酸化させた後にフッ酸などの薬液を用いて酸化膜を除去し、その後、熱酸化させてＰ型半導体基板２の表面に酸化膜を形成する。
【００２９】
次に、Ｐ型半導体基板２の表面の酸化膜をレジストパターンを用いたドライエッチングにより除去して、所定の領域に開口部を形成する。
【００３０】
次に、図３に示すように、アンチモン（Ｓｂ）を気相拡散させることでＰ型半導体基板２の内部にＮ＋埋め込み層７を形成し、その後、フッ酸などの薬液を用いて表面の酸化膜を除去するとともに、エピタキシャル法によってＮ型エピタキシャル層３を形成する。
【００３１】
次に、Ｎ型エピタキシャル層３の表面にＬＯＣＯＳ（Ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって部分的に酸化膜８を形成するとともに、同酸化膜８の形成時に生じたダメージを除去するために熱酸化によって酸化膜９を形成する。
【００３２】
次に、レジストパターンを用いたイオン注入によってダイオード１の周囲にＰ型の素子分離層１０を形成する。
【００３３】
次に、レジストパターンを用いたイオン注入によってＮ型エピタキシャル層３の周囲であって、かつ、Ｎ＋埋め込み層７の上部に第１の電極取出領域としてのＮ型層５をＮ型エピタキシャル層３を囲繞するように平面視で矩形枠状に形成する。
【００３４】
次に、図４に示すように、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって酸化膜を形成するとともに、窒素雰囲気中にて熱処理を行い、その後、レジストパターンを用いたドライエッチング及びフッ酸などの薬液を用いたウエットエッチングによってＮ型エピタキシャル層３の表面にダメージが入らないように酸化膜９に開口部１１，１２を形成して、Ｎ型エピタキシャル層３を露出させる。ここで、Ｎ型エピタキシャル層３の上部中央には、平面視で矩形状の開口部１１を形成し、Ｎ型エピタキシャル層３の上部周辺には、平面視で矩形枠状の開口部１２を形成する。
【００３５】
次に、エピタキシャル法によってＰ型の不純物であるホウ素（Ｂ）を含有するゲルマニウムシリコン（ＳｉＧｅ）をＮ型エピタキシャル層３の表面及び酸化膜９の表面に積層してゲルマニウムシリコン層を形成する。その際に、Ｎ型エピタキシャル層３の表面には単結晶のゲルマニウムシリコンが積層され、また、酸化膜９の表面には多結晶のゲルマニウムシリコンが積層される。
【００３６】
次に、レジストパターンを用いたドライエッチングによってゲルマニウムシリコン層を所定形状に成形して、開口部１１に平面視で矩形状の第１のゲルマニウムシリコン層１３を形成する一方、開口部１２に平面視で矩形枠状の第２のゲルマニウムシリコン層１４を形成する。
【００３７】
次に、熱処理を施すことによって第１及び第２のゲルマニウムシリコン層１３，１４に含有されたＰ型の不純物をＮ型エピタキシャル層３の内部に拡散させて第１及び第２のＰ型拡散層４，６を形成する。その際には、第１及び第２のゲルマニウムシリコン層１３，１４に含有されるゲルマニウムの作用によってＰ型の不純物の拡散が抑制されるので、Ｎ型エピタキシャル層３の内部でＰ型の不純物が浅く拡散することになり、第１及び第２のＰ型拡散層４，６の厚みを薄くすることができる。
【００３８】
これにより、平面視で矩形状の第１のゲルマニウムシリコン層１３の下部には、平面視で矩形状の第１のＰ型拡散層４が形成され、平面視で矩形枠状の第２のゲルマニウムシリコン層１４の下部には、第１のＰ型拡散層４を囲繞する状態で平面視で矩形枠状の第２のＰ型拡散層６が形成される。
【００３９】
ここで、第２のＰ型拡散層６と第２のゲルマニウムシリコン層１４とで第２の電極取出領域を構成している。
【００４０】
次に、図５に示すように、減圧ＣＶＤ法によって酸化膜１５を形成する。
【００４１】
次に、レジストパターンを用いたドライエッチングにより酸化膜１５の所定箇所を開口させた後に、コバルト（Ｃｏ）又はチタン（Ｔｉ）などの金属膜を成膜するとともに、窒化チタン（ＴｉＮ）をスパッタリングし、その後、窒素雰囲気中にて熱処理を行って金属シリサイド１６を形成する。
【００４２】
次に、アンモニア過水などの薬液を用いて酸化膜１５の表面に成膜された未反応金属膜を除去し、窒素雰囲気中にて熱処理を行い、金属シリサイド１６を低抵抗化する。
【００４３】
次に、図１に示すように、減圧ＣＶＤ法を用いて窒化珪素（Ｓｉ３Ｎ４）膜１７を形成した後に、減圧ＣＶＤ法を用いて酸化膜１８を形成する。
【００４４】
次に、Ｐ型半導体基板２の表面に層間膜１９を形成するとともに、同層間膜１９の第１及び第２のゲルマニウムシリコン層１３，１４の上部とＮ型層５の上部にタングステンプラグ２０，２１，２２を形成し、その後、層間膜１９の上部に第２のゲルマニウムシリコン層１４とＮ型層５とを短絡するカソード用の電極２３を形成するとともに、層間膜１９の上部に第１のゲルマニウムシリコン層１３と導通するアノード用の電極２４を形成する。
【００４５】
【発明の効果】
本発明は、以上に説明したような形態で実施され、以下に記載されるような効果を奏する。
【００４６】
すなわち、本発明では、半導体基板上で第１の半導体領域と第２の半導体領域とをＰＮ接合してなるダイオードを有する半導体装置において、半導体基板上に第１の半導体領域を形成し、同第１の半導体領域の上部に第２の半導体領域を形成するとともに、第１の半導体領域の周囲に同第１の半導体領域と電極とを接続する第１の電極取出領域を第１の半導体領域を囲繞するように形成しているため、ダイオードの動作時に第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔を第１の電極取出領域で回収することができ、これにより、第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔が第１の半導体領域を通過して素子分離層や半導体基板にまで流出してしまうのを防止することができ、ダイオードの消費電力を可及的に低減することができる。
【００４７】
また、本発明では、半導体基板上に第１の半導体領域を形成し、同第１の半導体領域の上部に第２の半導体領域を形成するとともに、同第２の半導体領域の周囲に第１の半導体領域と電極とを接続する第２の電極取出領域を第２の半導体領域を囲繞するように形成しているため、ダイオードの動作時に第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔を第２の電極取出領域で回収することができ、これによっても、第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔が第１の半導体領域を通過して素子分離層や半導体基板にまで流出してしまうのを防止することができ、ダイオードの消費電力を可及的に低減することができる。
【００４８】
また、本発明では、第１の半導体領域の下側全面にも第１の電極取出領域と接続する導電領域を形成しているため、ダイオードの動作時に第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔を導電領域で回収することができ、これにより、第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔が第１の半導体領域を通過して半導体基板にまで流出してしまうのを確実に防止することができ、ダイオードの消費電力をより一層低減することができる。
【００４９】
また、第１の半導体領域の上部に形成された絶縁膜と前記電極との間に張出した張出電極取出部を第２の電極取出領域に形成しているため、第２の電極取出領域の近傍において、金属と酸化膜とシリコンとによって寄生ＭＯＳが形成されるのを防止することができ、寄生ＭＯＳの形成に起因するダイオードの特性劣化を未然に防止することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置に形成したダイオードを示す断面図。
【図２】同平面図。
【図３】ダイオードの製造工程を示す説明図。
【図４】ダイオードの製造工程を示す説明図。
【図５】ダイオードの製造工程を示す説明図。
【図６】従来のダイオード示す断面図。
【符号の説明】
１ ダイオード
２ Ｐ型半導体基板
３ Ｎ型エピタキシャル層
４ Ｐ型拡散層
５ Ｎ型層
６ Ｐ型拡散層
７ Ｎ＋埋め込み層
８，９ 酸化膜
１０ 素子分離層
１３，１４ ゲルマニウムシリコン層
１９ 層間膜
２０，２１，２２ タングステンプラグ
２３，２４ 電極
２５ 張出電極取出部
【発明の属する技術分野】
本発明は、半導体装置に関するものである。
【０００２】
【従来の技術】
従来より半導体装置に集積されるダイオードとしては、製造工程を簡略化させることによって製造に要する労力や時間やコストを削減させるために、横型のトランジスタのベース端子とコレクタ端子とを短絡させた構造のものが広く使用されている。
【０００３】
たとえば、図６に示すように、ダイオード５０は、Ｐ型半導体基板５１の内部にＮ型エピタキシャル層５２とＮ＋埋め込み層５３とからなるベース領域を形成し、同ベース領域の上部にエミッタ領域となるＰ型の第１の拡散層５４とコレクタ領域となるＰ型の第２の拡散層５５とを左右に間隔をあけて形成し、Ｎ型エピタキシャル層５２の側部にベース領域の電極取出領域となるＮ型層５６を形成して横型のトランジスタを構成し（たとえば、特許文献１参照）、さらに、コレクタ領域とベース領域とをカソード用の電極５７で短絡することによって、ベース領域をカソード領域として用いるとともに、エミッタ領域をアノード領域として用いたダイオード５０を形成している。図中、５８はアノード用の電極、５９は素子分離層、６０，６１は酸化膜、６２は層間膜、６３はタングステンプラグである。
【０００４】
【特許文献１】
特開平１０−３０８４００号公報
【０００５】
【発明が解決しようとする課題】
ところが、上記従来のダイオード５０にあっては、第２の拡散層５５がＰ型半導体であり、Ｎ型エピタキシャル層５２がＮ型半導体であり、さらには、Ｐ型半導体基板５１や素子分離層５９がＰ型半導体であることから、これらの第２の拡散層５５とＮ型エピタキシャル層５２とＰ型半導体基板５１又は素子分離層５９とによって寄生トランジスタが形成されていた。
【０００６】
そのため、ダイオード５０の動作時に第１の拡散層５４からＮ型エピタキシャル層５２に向けて主電流が流れることになるが、その際に、寄生トランジスタの影響でＮ型エピタキシャル層５２を通過してＰ型半導体基板５１や素子分離層５９にまで電流が流れてしまい、ダイオード５０の消費電力が増大するおそれがあった。
【０００７】
【課題を解決するための手段】
そこで、請求項１に係る本発明では、半導体基板上で第１の半導体領域と第２の半導体領域とをＰＮ接合してなるダイオードを有する半導体装置において、前記半導体基板上に前記第１の半導体領域を形成し、この第１の半導体領域の上部に前記第２の半導体領域を形成するとともに、前記第１の半導体領域の周囲にこの第１の半導体領域と電極とを接続する第１の電極取出領域を前記第１の半導体領域を囲繞するように形成することにした。
【０００８】
また、請求項２に係る本発明では、半導体基板上で第１の半導体領域と第２の半導体領域とをＰＮ接合してなるダイオードを有する半導体装置において、前記半導体基板上に前記第１の半導体領域を形成し、この第１の半導体領域の上部に前記第２の半導体領域を形成するとともに、この第２の半導体領域の周囲に前記第１の半導体領域と電極とを接続する第２の電極取出領域を前記第２の半導体領域を囲繞するように形成することにした。
【０００９】
また、請求項３に係る本発明では、半導体基板上で第１の半導体領域と第２の半導体領域とをＰＮ接合してなるダイオードを有する半導体装置において、前記半導体基板上に前記第１の半導体領域を形成し、この第１の半導体領域の上部に前記第２の半導体領域を形成するとともに、前記第１の半導体領域の周囲にこの第１の半導体領域と電極とを接続する第１の電極取出領域を前記第１の半導体領域を囲繞するように形成する一方、前記第２の半導体領域の周囲に前記第１の半導体領域と前記電極とを接続する第２の電極取出領域を前記第２の半導体領域を囲繞するように形成することにした。
【００１０】
また、請求項４に係る本発明では、前記請求項１又は前記請求項３に係る本発明において、前記第１の半導体領域の下側全面に前記第１の電極取出領域と接続する前記第１の半導体領域と同極性の導電領域を形成することにした。
【００１１】
また、請求項５に係る本発明では、前記請求項２〜請求項４に係る本発明において、前記第２の電極取出領域は、前記第１の半導体領域の上部に形成された絶縁膜と前記電極との間に張出した張出電極取出部を有することにした。
【００１２】
【発明の実施の形態】
本発明に係る半導体装置は、半導体基板上で第１の半導体領域と第２の半導体領域とをＰＮ接合したダイオードを有するものである。したがって、第１の半導体領域をＰ型半導体で形成した場合には、第２の半導体領域をＮ型半導体で形成し、一方、第１の半導体領域をＮ型半導体で形成した場合には、第２の半導体領域をＰ型半導体で形成する。
【００１３】
そして、ダイオードは、半導体基板上に第１の半導体領域を形成し、同第１の半導体領域の上部に第２の半導体領域を形成するとともに、第１の半導体領域の周囲に同第１の半導体領域と電極とを接続する第１の電極取出領域を第１の半導体領域を囲繞するように形成したものである。
【００１４】
このように、第１の半導体領域の周囲全域にわたって第１の電極取出領域を形成することによって、ダイオードの動作時に第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔を第１の電極取出領域で回収することができ、これにより、第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔が第１の半導体領域を通過して素子分離層や半導体基板にまで流出してしまうのを防止することができ、ダイオードの消費電力を可及的に低減することができる。
【００１５】
また、本発明に係る半導体装置では、半導体基板上に第１の半導体領域を形成し、同第１の半導体領域の上部に第２の半導体領域を形成するとともに、同第２の半導体領域の周囲に第１の半導体領域と電極とを接続する第２の電極取出領域を第２の半導体領域を囲繞するように形成したものである。
【００１６】
このように、第２の半導体領域の周囲全域にわたって第２の電極取出領域を形成することによっても、ダイオードの動作時に第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔を第２の電極取出領域で回収することができ、これにより、第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔が第１の半導体領域を通過して素子分離層や半導体基板にまで流出してしまうのを防止することができ、ダイオードの消費電力を可及的に低減することができる。
【００１７】
特に、第１の半導体領域の下側全面にも第１の電極取出領域と接続する導電領域を形成した場合には、ダイオードの動作時に第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔を導電領域で回収することができ、これにより、第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔が第１の半導体領域を通過して半導体基板にまで流出してしまうのを確実に防止することができ、ダイオードの消費電力をより一層低減することができる。
【００１８】
また、第１の半導体領域の上部に形成された絶縁膜と前記電極との間に張出した張出電極取出部を第２の電極取出領域に形成した場合には、第２の電極取出領域の近傍において、電極（金属）と絶縁膜（酸化膜）と半導体とによって寄生ＭＯＳが形成されるのを防止することができ、寄生ＭＯＳの形成に起因するダイオードの特性劣化を未然に防止することができる。
【００１９】
以下に、本発明の具体的な実施の形態について図面を参照しながら説明する。
【００２０】
本発明に係る半導体装置に形成したダイオード１は、図１及び図２に示すように、Ｐ型半導体基板２にカソード領域（第１の半導体領域）としてのＮ型エピタキシャル層３を形成するとともに、同Ｎ型エピタキシャル層３の上部中央にＰ型の不純物を含有するアノード領域（第２の半導体領域）としての第１のＰ型拡散層４を平面視で矩形状に形成して、これらのＮ型エピタキシャル層３と第１のＰ型拡散層４とをＰＮ接合させている。
【００２１】
また、ダイオード１は、Ｐ型半導体基板２のＮ型エピタキシャル層３の周囲にＮ型の不純物を含有する第１の電極取出領域としてのＮ型層５をＮ型エピタキシャル層３を囲繞するように平面視で矩形枠状に形成するとともに、第１のシリコンゲルマニウム層１３の周囲にＰ型の不純物を含有する第２の電極取出領域を構成する第２のＰ型拡散層６を第１のＰ型拡散層４を囲繞するように平面視で矩形枠状に形成し、さらには、Ｎ型エピタキシャル層３の下側全面に導電領域としてのＮ＋埋め込み層７を形成している。図中、１０は素子分離層、２３，２４は電極である。
【００２２】
第２の電極取出領域は、第２のＰ型拡散層６とその上部に形成した第２のゲルマニウムシリコン層１４とから構成しており、第２のゲルマニウムシリコン層１４の側部をＮ型エピタキシャル層３の上部に形成された酸化膜９（絶縁膜）とカソード用の電極２３との間に張出させることによって張出電極取出部２５を形成している。
【００２３】
このように、ダイオード１は、Ｎ型エピタキシャル層３の周囲全域にわたってＮ型層５を形成しているために、ダイオード１の動作時に第１のＰ型拡散層４からＮ型エピタキシャル層３に向けて流れる電流をＮ型層５で回収することができ、これにより、第１のＰ型拡散層４からＮ型エピタキシャル層３に向けて流れる電流がＮ型エピタキシャル層３を通過して素子分離層１０やＰ型半導体基板２にまで流出してしまうのを防止することができ、ダイオード１の消費電力を可及的に低減することができる。
【００２４】
また、ダイオード１は、第１のＰ型拡散層４の周囲全域にわたって第２のＰ型拡散層６を形成しているために、ダイオード１の動作時に第１のＰ型拡散層４から第２のＰ型拡散層６に向けて流れる電流を第２のＰ型拡散層６で回収することができ、これにより、第１のＰ型拡散層４から第２のＰ型拡散層６に向けて流れる電流が第２のＰ型拡散層６を通過して素子分離層１０やＰ型半導体基板２にまで流出してしまうのを防止することができ、ダイオード１の消費電力を可及的に低減することができる。
【００２５】
また、ダイオード１は、Ｎ型エピタキシャル層３の下側全面にＮ＋埋め込み層７を形成しているために、ダイオード１の動作時に第１のＰ型拡散層４からＮ型エピタキシャル層３に向けて流れる電流をＮ＋埋め込み層７で回収することができ、これにより、第１のＰ型拡散層４からＮ型エピタキシャル層３に向けて流れる電流がＮ型エピタキシャル層３を通過してＰ型半導体基板２にまで流出してしまうのを確実に防止することができ、ダイオード１の消費電力をより一層低減することができる。
【００２６】
また、ダイオード１は、Ｎ型エピタキシャル層３の上部に形成された酸化膜９と電極２３との間に張出した張出電極取出部２５を形成しているために、第１のＰ型拡散層４の近傍において、電極２３（金属）と絶縁膜（酸化膜９）とＮ型エピタキシャル層３（シリコン）とによって寄生ＭＯＳが形成されるのを防止することができ、寄生ＭＯＳの形成に起因するダイオード１の特性劣化を未然に防止することができる。
【００２７】
次に、上記構成のダイオード１の製造方法について、図１〜図５を参照しながら説明する。
【００２８】
まず、前処理としてＰ型半導体基板２の表面を犠牲酸化させた後にフッ酸などの薬液を用いて酸化膜を除去し、その後、熱酸化させてＰ型半導体基板２の表面に酸化膜を形成する。
【００２９】
次に、Ｐ型半導体基板２の表面の酸化膜をレジストパターンを用いたドライエッチングにより除去して、所定の領域に開口部を形成する。
【００３０】
次に、図３に示すように、アンチモン（Ｓｂ）を気相拡散させることでＰ型半導体基板２の内部にＮ＋埋め込み層７を形成し、その後、フッ酸などの薬液を用いて表面の酸化膜を除去するとともに、エピタキシャル法によってＮ型エピタキシャル層３を形成する。
【００３１】
次に、Ｎ型エピタキシャル層３の表面にＬＯＣＯＳ（Ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって部分的に酸化膜８を形成するとともに、同酸化膜８の形成時に生じたダメージを除去するために熱酸化によって酸化膜９を形成する。
【００３２】
次に、レジストパターンを用いたイオン注入によってダイオード１の周囲にＰ型の素子分離層１０を形成する。
【００３３】
次に、レジストパターンを用いたイオン注入によってＮ型エピタキシャル層３の周囲であって、かつ、Ｎ＋埋め込み層７の上部に第１の電極取出領域としてのＮ型層５をＮ型エピタキシャル層３を囲繞するように平面視で矩形枠状に形成する。
【００３４】
次に、図４に示すように、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって酸化膜を形成するとともに、窒素雰囲気中にて熱処理を行い、その後、レジストパターンを用いたドライエッチング及びフッ酸などの薬液を用いたウエットエッチングによってＮ型エピタキシャル層３の表面にダメージが入らないように酸化膜９に開口部１１，１２を形成して、Ｎ型エピタキシャル層３を露出させる。ここで、Ｎ型エピタキシャル層３の上部中央には、平面視で矩形状の開口部１１を形成し、Ｎ型エピタキシャル層３の上部周辺には、平面視で矩形枠状の開口部１２を形成する。
【００３５】
次に、エピタキシャル法によってＰ型の不純物であるホウ素（Ｂ）を含有するゲルマニウムシリコン（ＳｉＧｅ）をＮ型エピタキシャル層３の表面及び酸化膜９の表面に積層してゲルマニウムシリコン層を形成する。その際に、Ｎ型エピタキシャル層３の表面には単結晶のゲルマニウムシリコンが積層され、また、酸化膜９の表面には多結晶のゲルマニウムシリコンが積層される。
【００３６】
次に、レジストパターンを用いたドライエッチングによってゲルマニウムシリコン層を所定形状に成形して、開口部１１に平面視で矩形状の第１のゲルマニウムシリコン層１３を形成する一方、開口部１２に平面視で矩形枠状の第２のゲルマニウムシリコン層１４を形成する。
【００３７】
次に、熱処理を施すことによって第１及び第２のゲルマニウムシリコン層１３，１４に含有されたＰ型の不純物をＮ型エピタキシャル層３の内部に拡散させて第１及び第２のＰ型拡散層４，６を形成する。その際には、第１及び第２のゲルマニウムシリコン層１３，１４に含有されるゲルマニウムの作用によってＰ型の不純物の拡散が抑制されるので、Ｎ型エピタキシャル層３の内部でＰ型の不純物が浅く拡散することになり、第１及び第２のＰ型拡散層４，６の厚みを薄くすることができる。
【００３８】
これにより、平面視で矩形状の第１のゲルマニウムシリコン層１３の下部には、平面視で矩形状の第１のＰ型拡散層４が形成され、平面視で矩形枠状の第２のゲルマニウムシリコン層１４の下部には、第１のＰ型拡散層４を囲繞する状態で平面視で矩形枠状の第２のＰ型拡散層６が形成される。
【００３９】
ここで、第２のＰ型拡散層６と第２のゲルマニウムシリコン層１４とで第２の電極取出領域を構成している。
【００４０】
次に、図５に示すように、減圧ＣＶＤ法によって酸化膜１５を形成する。
【００４１】
次に、レジストパターンを用いたドライエッチングにより酸化膜１５の所定箇所を開口させた後に、コバルト（Ｃｏ）又はチタン（Ｔｉ）などの金属膜を成膜するとともに、窒化チタン（ＴｉＮ）をスパッタリングし、その後、窒素雰囲気中にて熱処理を行って金属シリサイド１６を形成する。
【００４２】
次に、アンモニア過水などの薬液を用いて酸化膜１５の表面に成膜された未反応金属膜を除去し、窒素雰囲気中にて熱処理を行い、金属シリサイド１６を低抵抗化する。
【００４３】
次に、図１に示すように、減圧ＣＶＤ法を用いて窒化珪素（Ｓｉ３Ｎ４）膜１７を形成した後に、減圧ＣＶＤ法を用いて酸化膜１８を形成する。
【００４４】
次に、Ｐ型半導体基板２の表面に層間膜１９を形成するとともに、同層間膜１９の第１及び第２のゲルマニウムシリコン層１３，１４の上部とＮ型層５の上部にタングステンプラグ２０，２１，２２を形成し、その後、層間膜１９の上部に第２のゲルマニウムシリコン層１４とＮ型層５とを短絡するカソード用の電極２３を形成するとともに、層間膜１９の上部に第１のゲルマニウムシリコン層１３と導通するアノード用の電極２４を形成する。
【００４５】
【発明の効果】
本発明は、以上に説明したような形態で実施され、以下に記載されるような効果を奏する。
【００４６】
すなわち、本発明では、半導体基板上で第１の半導体領域と第２の半導体領域とをＰＮ接合してなるダイオードを有する半導体装置において、半導体基板上に第１の半導体領域を形成し、同第１の半導体領域の上部に第２の半導体領域を形成するとともに、第１の半導体領域の周囲に同第１の半導体領域と電極とを接続する第１の電極取出領域を第１の半導体領域を囲繞するように形成しているため、ダイオードの動作時に第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔を第１の電極取出領域で回収することができ、これにより、第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔が第１の半導体領域を通過して素子分離層や半導体基板にまで流出してしまうのを防止することができ、ダイオードの消費電力を可及的に低減することができる。
【００４７】
また、本発明では、半導体基板上に第１の半導体領域を形成し、同第１の半導体領域の上部に第２の半導体領域を形成するとともに、同第２の半導体領域の周囲に第１の半導体領域と電極とを接続する第２の電極取出領域を第２の半導体領域を囲繞するように形成しているため、ダイオードの動作時に第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔を第２の電極取出領域で回収することができ、これによっても、第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔が第１の半導体領域を通過して素子分離層や半導体基板にまで流出してしまうのを防止することができ、ダイオードの消費電力を可及的に低減することができる。
【００４８】
また、本発明では、第１の半導体領域の下側全面にも第１の電極取出領域と接続する導電領域を形成しているため、ダイオードの動作時に第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔を導電領域で回収することができ、これにより、第２の半導体領域から第１の半導体領域に向けて流れる電子又は正孔が第１の半導体領域を通過して半導体基板にまで流出してしまうのを確実に防止することができ、ダイオードの消費電力をより一層低減することができる。
【００４９】
また、第１の半導体領域の上部に形成された絶縁膜と前記電極との間に張出した張出電極取出部を第２の電極取出領域に形成しているため、第２の電極取出領域の近傍において、金属と酸化膜とシリコンとによって寄生ＭＯＳが形成されるのを防止することができ、寄生ＭＯＳの形成に起因するダイオードの特性劣化を未然に防止することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置に形成したダイオードを示す断面図。
【図２】同平面図。
【図３】ダイオードの製造工程を示す説明図。
【図４】ダイオードの製造工程を示す説明図。
【図５】ダイオードの製造工程を示す説明図。
【図６】従来のダイオード示す断面図。
【符号の説明】
１ ダイオード
２ Ｐ型半導体基板
３ Ｎ型エピタキシャル層
４ Ｐ型拡散層
５ Ｎ型層
６ Ｐ型拡散層
７ Ｎ＋埋め込み層
８，９ 酸化膜
１０ 素子分離層
１３，１４ ゲルマニウムシリコン層
１９ 層間膜
２０，２１，２２ タングステンプラグ
２３，２４ 電極
２５ 張出電極取出部
Claims (5)
- 半導体基板上で第１の半導体領域と第２の半導体領域とをＰＮ接合してなるダイオードを有する半導体装置において、
前記半導体基板上に前記第１の半導体領域を形成し、この第１の半導体領域の上部に前記第２の半導体領域を形成するとともに、前記第１の半導体領域の周囲にこの第１の半導体領域と電極とを接続する第１の電極取出領域を前記第１の半導体領域を囲繞するように形成したことを特徴とする半導体装置。 - 半導体基板上で第１の半導体領域と第２の半導体領域とをＰＮ接合してなるダイオードを有する半導体装置において、
前記半導体基板上に前記第１の半導体領域を形成し、この第１の半導体領域の上部に前記第２の半導体領域を形成するとともに、この第２の半導体領域の周囲に前記第１の半導体領域と電極とを接続する第２の電極取出領域を前記第２の半導体領域を囲繞するように形成したことを特徴とする半導体装置。 - 半導体基板上で第１の半導体領域と第２の半導体領域とをＰＮ接合してなるダイオードを有する半導体装置において、
前記半導体基板上に前記第１の半導体領域を形成し、この第１の半導体領域の上部に前記第２の半導体領域を形成するとともに、前記第１の半導体領域の周囲にこの第１の半導体領域と電極とを接続する第１の電極取出領域を前記第１の半導体領域を囲繞するように形成する一方、前記第２の半導体領域の周囲に前記第１の半導体領域と前記電極とを接続する第２の電極取出領域を前記第２の半導体領域を囲繞するように形成したことを特徴とする半導体装置。 - 前記第１の半導体領域の下側全面に前記第１の電極取出領域と接続する前記第１の半導体領域と同極性の導電領域を形成したことを特徴とする請求項１又は請求項３記載の半導体装置。
- 前記第２の電極取出領域は、前記第１の半導体領域の上部に形成された絶縁膜と前記電極との間に張出した張出電極取出部を有することを特徴とする請求項２〜請求項４のいずれかに記載の半導体装置。
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|---|---|---|---|
| JP2003053887A JP2004266050A (ja) | 2003-02-28 | 2003-02-28 | 半導体装置 |
Applications Claiming Priority (1)
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| JP2003053887A Pending JP2004266050A (ja) | 2003-02-28 | 2003-02-28 | 半導体装置 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013505581A (ja) * | 2009-09-17 | 2013-02-14 | サンディスク スリーディー，エルエルシー | 低コンタクト抵抗を有する３次元ポリシリコンダイオードおよびその形成方法 |
-
2003
- 2003-02-28 JP JP2003053887A patent/JP2004266050A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013505581A (ja) * | 2009-09-17 | 2013-02-14 | サンディスク スリーディー，エルエルシー | 低コンタクト抵抗を有する３次元ポリシリコンダイオードおよびその形成方法 |
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