CN101681914B - 具有大而均匀的电流的大阵列上指pin二极管及其形成方法 - Google Patents

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Abstract

本发明公开了一种沉积硅、锗、或硅锗形成的上指PIN二极管。该二极管具有底层重掺杂P型区、中间本征或轻掺杂区和上层重掺杂N型区。上层重掺杂P型区掺杂砷，并且二极管的半导体材料在接触合适的硅化物、锗化物或硅锗化物时被结晶。可以形成大阵列的此上指二极管，当在二极管上施加大于导通电压的电压时，穿过该阵列的电流均匀性极佳。该二极管可以有利地用于单片三维存储器阵列中。本发明还公开了形成大量上指PIN二极管的方法和许多其他方面。

Description

具有大而均匀的电流的大阵列上指PIN二极管及其形成方法
技术领域
本申请要求Herner的于2007年3月27日提交的的标题为“Method to Form Upward-Pointing P-I-N Diodes Having Large andUniform Current”的美国专利申请第11/692,151号(专利代理人卷号No.SAND-01179US0)和Herner的于2007年3月27日提交的标题为“Large Array of Upward-Pointing P-I-N Diodes Having Large andUniform Current”的美国专利申请第11/692,153号(专利代理人卷号No.SAND-01179US1)的优先权，二者的全部内容通过参考合并于此。
本申请涉及Herner等人的于2007年3月27日提交的标题为“Method to Form a Memory Cell Comprising a Carbon Nanotube FabricElement and a Steering Element”的美国专利申请第11/692,144号(专利代理人卷号No.SAND-01193US0)和Herner等人的于2007年3月27日提交的标题为“Memory Cell Comprising a Carbon Nanotube FabricElement and a Steering Element”的美国专利申请第11/692,148号(专利代理人卷号No.SAND-01193US1)，二者的全部内容通过参考合并于此。
背景技术
二极管具有的特性是：在低于某一特定导通电压时允许非常小的电流流过，在高于该导通电压时允许实质上更大的电流流过。已经证明当施加的电压高于导通电压时，很难形成大量(large population)的在其底层重掺杂P型区、中间本征区和上层重掺杂N型区间具有良好的电流均匀性的垂直取向的PIN二极管。
形成大量这样的具有良好均匀性的上指二极管(upward-pointing diodes)会是很有利的，特别是在用于存储器阵列时。
发明内容
本发明由所附权利要求限定，并且在该部分的任何内容不应该被认为是限制这些权利要求。总体而言，本发明关于大量上指PIN二极管及其形成方法。
本发明的第一方面提供在衬底上形成的第一器件级，该第一器件级包括多个垂直取向的PIN二极管，每个PIN二极管包括底层重掺杂P型区，中间本征或轻掺杂区和上层重掺杂N型区，其中每个PIN二极管具有柱的形状，其中，对于至少99％的PIN二极管，当底层重掺杂P型区和上层重掺杂N型区之间施加的电压为约1.5伏到约3.0伏之间时，流过PIN二极管的电流至少为1.5微安；其中PIN二极管包括沉积的硅、锗、或硅锗，其中第一多个PIN二极管包括第一器件级上的每个PIN二极管。
本发明的第二方面提供包括第一多个存储单元的第一存储器级，每个第一存储单元包括柱状的垂直取向的PIN二极管，每个垂直取向的PIN二极管包括底层重掺杂P型区，中间本征或轻掺杂区和上层重掺杂N型区；其中该第一存储单元包括编程/程序单元和未编程/非程序单元，其中至少一半存储单元是程序单元，其中当在底层重掺杂P型区和上层重掺杂N型区之间施加的电压为约1.5伏到约3.0伏之间时，流过至少99％的编程单元的PIN二极管的电流至少为1.5微安；其中第一多个存储单元包括第一存储器级中的每个存储单元。
本发明的第三方面提供一种形成垂直取向PIN二极管的方法，该方法包括；在衬底上形成第一轨道形导体；在第一轨道形导体上形成沉积的半导体材料的底层重掺杂P型区；在半导体材料的底层重掺杂P型区上形成沉积的半导体材料的中间本征或轻掺杂区，其中沉积的半导体材料是硅、锗、或硅锗合金；图案化和蚀刻底层重掺杂P型区和中间本征或轻掺杂区以形成柱；形成掺杂砷的上层重掺杂N型区；及退火以使半导体材料结晶，其中一部分半导体材料在沉积态是无定形的并且在退火步骤之后与硅化物、锗化物、或硅锗化物接触，其中PIN二极管包括底层重掺杂P型区，中间本征或轻掺杂区、和上层重掺杂N型区。
本发明的另一方面提供一种形成单片三维存储器阵列的方法，该方法包括以下述方式在衬底上单片地形成第一存储器级：i)在衬底上形成第一多个轨道形导体；ii)在第一轨道形导体上形成沉积的半导体材料的底层重掺杂P型区；iii)在底层重掺杂P型半导体上形成沉积的半导体材料的中间本征或轻掺杂区，其中沉积的半导体材料是硅、锗、或硅锗合金；iv)图案化和蚀刻底层重掺杂P型区和中间本征或轻掺杂区以形成第一多个柱；v)形成掺杂砷的上层重掺杂N型区；vi)退火以使半导体材料结晶，其中一部分半导体材料在沉积态是无定形的并且在退火步骤之后与硅化物、锗化物、或硅锗化物接触；vii)在中间本征或轻掺杂区形成上形成第二多个轨道形导体，其中第一存储器级包括第一多个存储单元，每个第一存储单元包括第一轨道形导体中的一个轨道形导体的一部分、第一多个柱中的一个柱、和第二导体中的一个导体的一部分，其中每个第一柱包括PIN二极管，该PIN二极管包括通过掺杂步骤形成的底层重掺杂P型区、中间本征或轻掺杂区和上层重掺杂N型区，以及在第一存储器级上单片地形成第二存储器级。
此处描述的本发明的每个方面和实施例可以单独使用或相互组合使用。
现在参考附图对优选的方面和实施例进行描述。
附图说明
图1是第’030号专利中描述的存储单元的实施例的透视图。
图2是包括与图1的存储单元相似的存储单元的第一存储器级的一部分的透视图。
图3a是显示共享导体的两个堆叠存储器级的透视图；图3b是相同结构的截面图；图3c是显示不共享导体的两个堆叠存储器级的截面图。
图4a是对根据第’030号专利的实施例形成的大量下指二极管施加2伏特电压时电流的概率图；图4b是对根据第’030号专利的实施例形成的大量上指二极管施加2伏特电压时电流的概率图。
图5是本发明实施例的透视图。
图6是是对根据本发明形成的大量上指二极管施加2伏特电压时电流的概率图。
图7a-7d是图示说明两个存储器级(level)构造的级或阶段的截面图，第一存储器级包括根据本发明实施例形成的上指二极管。
具体实施方式
在本发明受让人所有的所有下列申请中：第’470号申请、第’030号专利和第’549号申请，描述了存储单元，其中的每一个包括柱状的垂直取向的PIN二极管。此种由半导体材料(诸如硅、锗、或硅锗合金)形成的二极管具有第一半导体类型的底层重掺杂区、中间本征或轻掺杂区和与第一半导体类型相对的第二半导体类型的上层重掺杂区。已经描述了形成两种取向的该二极管，每种取向的二极管具有底层重掺杂P型区和上层重掺杂N型区；或相反，具有底层重掺杂N型区和上层重掺杂P型区。
图1图示说明根据第’030号专利形成的存储单元。此存储单元包括底层导体200和上层导体400，在底层导体200和上层导体400之间电学布置有串联的垂直取向的PIN二极管302和电介质断裂反熔丝118。在其开始，未编程状态，当读出电压例如为2伏特被施加在底层导体200和上层导体400之间时，在所述导体之间有非常小的电流流过。施加相对大的编程电压转换存储单元，并且在编程后，在相同的读出电压下，底层导体200和上层导体400之间有更大的电流流过。在未编程状态和编程状态之间的这种电流差异是可测量的，并且每个差异对应一种不同的数据状态；例如，未编程的单元可以被认为是数据“0”，而编程的单元可以被认为是数据“1”。
图2显示包括多个底层导体200、多个柱300和多个上层导体400的第一存储器级的一部分，其中每个柱包括图1中的二极管和电介质断裂反熔丝。每个柱300被设置在一个底层导体200和一个上层导体400中间。此存储器级可以在衬底上形成，诸如传统的单晶硅晶片。多个存储器级可以在第一级之上堆叠形成以形成密实单片的三维存储器阵列。
二极管是一种整流装置，易于引导电流在一个方向而不是在其他方向上流动。二极管可以说是指向其优选导电的方向。在底层具有N型半导体材料和在上层具有P型半导体材料的垂直取向的二极管可以说是下指二极管，而在底层具有P型半导体材料和在上层具有N型半导体材料的垂直取向的二极管可以说是上指二极管。注意在该申请中，当使用表示空间关系的术语时，诸如“向上/上指”、“向下/下指”、“上”、“下”等，这些术语是相对衬底而言的，衬底被假设是位于参考框架的底部。例如，如果所述的第一元件在第二元件之上，则第一元件距离衬底比第二元件距离衬底更远。
在垂直堆叠的存储器阵列中，优选垂直邻近的存储器级共享导体，如图3a的透视图所示，其中导体400可以用作第一存储器级M0的上层导体和第二存储器级M1的底层导体。在图3b的截面图中显示相同的结构。图3c显示不共享导体的阵列的截面图。在图3c中，每个存储器级具有底层导体(200，500)、柱(300，600)、和上层导体(400，700)，层间电介质分隔存储器级M0和M1，其没有共享的导体。图3a和3b的结构需要较少的遮蔽步骤并且降低制造成本以制造如图3c所示的相同密度的存储单元。如图3a和3b所示，如果邻近级上的二极管的指向方向相反，则共享导体是最易于电学实现的，例如，如果第一存储器级M0二极管是上指的，则第二存储器级M1二极管是下指的。仅上指二极管的堆叠阵列或仅下指二极管的堆叠阵列一般形成为导体部共享，如图3c所示。
大的存储器阵列一般包括数以百万计的存储单元，每个存储单元必须是能被感测的。在此大的阵列中的存储单元之间的特性不可避免地要发生一些变化。为了改进可靠性，对于大阵列的存储单元，有利的是使未编程状态和编程状态之间的差异最大化，以使他们易于区分。更有利的是使单元之间的变化最小并且使这些单元的性能尽可能均匀。
图4a是显示对类似于第’030号专利(如图1所示)的存储单元的大量存储单元施加相同读出电压时未编程电流和编程电流的概率图；其中大量的存储单元包括在导体之间串联的二极管和反熔丝，其中所有二极管是下指二极管；即，二极管具有底层重掺杂N型区、中间本征区和上层重掺杂P型区。应该看到线A所示的下指二极管的未编程电流是紧密地集中在10-12安培附近。类似地，除了一个异常值之外，线B所示的编程电流紧密地集中在大约10-5和10-4安培之间。未编程电流(线A)和编程电流(线B)的分布是相互良好地间隔并且都紧密地集中。
图4b是显示根据第’030号专利形成的大量的上指二极管的未编程电流和编程电流的概率图。线C所示的未编程电流与图4a中线A所示的下指二极管的未编程电流非常相似。然而，线D所示的编程电流的分布比图4a中线B所示的编程电流的分布更宽。该上指二极管的编程电流的范围是8×10-8安培到7×10-5安培，其差别接近三个数量级。许多该大量的二极管的编程电流小于1微安。此不均匀性和小的编程电流使第’030号专利的上指二极管在用于大的阵列时与下指二极管相比几乎没有优势。
在本发明中，发现的制造技术可以生产大量的上指的垂直取向的PIN二极管，该PIN二极管具有良好均匀性和大的编程电流。图5显示包括根据本发明实施例形成的上指二极管的存储单元的示例。在该存储单元中，二极管与电介质断裂反熔丝配对，但是，如将要描述的，所描画的存储单元仅是这种二极管许多可能用途中的一种，并且其是为了清楚而被提供的。
存储单元包括第一导体200和第二导体400。在第一导体200和第二导体400之间设置有电介质断裂反熔丝118(如所示的被插入在导电障碍层110和117之间)和二极管302。二极管302包括底层重掺杂P型区112、中间本征区114和上层重掺杂N型区116。二极管302由半导体材料例如硅、锗、或硅锗合金形成。为了简化描述，该半导体材料被描述为硅。硅优选为在沉积态主要是无定形的(如果穿过P型区112在原位掺杂，则在沉积态可能是多晶的)。上层重掺杂P型区116掺杂有砷。在优选实施例中，区116通过形成中间本征区114形成，然后通过离子注入在中间本征区114的上层掺杂砷。如下文所示，该离子注入步骤可以在形成柱的图案化/形成图形步骤和蚀刻步骤之前或之后进行。在可选实施例中，区116可以通过在硅沉积期间以足够流量流动合适的气源(诸如AsH3)以使砷的浓度至少为5×1020atoms/cm3(原子个数/cm3)而在原位掺杂。上层导体400的底层是硅化物形成金属，诸如钛、钴、铬、钽、铌或钯。其中优选钛和钴，最优选是钛。在执行退火以使硅结晶期间，硅化物形成金属与上层重掺杂N型区116的硅反应并且形成硅化物层，例如钛硅化物/硅化钛。图6显示对大量此上指二极管在大约2伏特的读出电压时电流的概率图；如下文所示，此大量上指二极管具有良好的均匀性，二极管之间的变化非常小，并且具有相对大的正向电流，其中值电流大约为35.5微安。特别地，注意对大量上指二极管中的所有二极管在2伏特电压时，编程电流大于约3微安。
如已经描述的，所述阵列中的存储单元通过在存储单元两端施加读出电压被感测。理想的是对阵列中的每个存储单元施加的读出电压是相同的；实际上，由于阵列中每个存储单元的位置，施加的读出电压会有一些差异。例如，距离传感电路远的单元比距离传感电路近的单元具有更长的互连。该互连增加的长度导致阻抗增加，从而导致远距离单元的二极管两端的电压与近距离单元的二极管两端的电压相比更小。由于互连长度、阻抗的不同，二极管的读出电流也有微小差异，但是，该差异不是本发明二极管的固有属性。术语器件级是指一般通过相同的处理步骤在衬底上的相同级上形成的多个基本共面的器件；器件级的一个示例是包括在衬底上形成的多个基本共面的存储单元的存储器级。在一个示例中，在包括根据本发明形成的大量上指二极管的器件级中，二极管两端施加的电压，即在二极管的底层P型区和上层N型区之间施加的电压，对于器件级中的每个二极管都是在大约1.8伏特和大约2.2伏特之间，而与二极管的位置无关；在此施加电压下，流过该器件级中99％的二极管的电流至少是1.5微安。在其他示例中，在本发明中，当在二极管两端施加的电压(即在二极管的底层P型区和上层N型区之间施加的电压)是在大约1.1伏特和约3.0伏特之间时，优选在大约1.5伏特和约3.0伏特之间时，最优选在约1.8伏特和约2.2伏特之间时，例如当半导体材料是硅锗合金，诸如Si0.8Ge0.2，对于器件级中99％的二极管可实现的电流是约1.5微安。该大量PIN二极管可以是具有100,000或更多PIN二极管的器件级，例如1,000,000或更多PIN二极管。
在优选实施例中，器件级是包括本发明存储单元的存储器级，其中第一存储单元包括编程的单元和未编程的单元。在此存储器阵列中，在使用期间，一些单元将被编程而其他单元未被编程。在优选实施例中，当至少一半存储单元是编程的单元时，当施加在底层重掺杂P型区和上层重掺杂N型区之间的电压在大约1.5伏特和大约3.0伏特之间时，流过至少99％的编程单元的PIN二极管的电流是至少1.5微安，其中第一多个存储单元包括第一存储器级中的每个存储单元。在更优选的实施例中，施加的电压是在约1.8伏特和约2.2伏特之间。该存储单元的存储器级可以包括100,000或更多的单元，例如1,000,000或更多的单元，每个单元包括根据本发明形成的上指PIN二极管。
本发明的上指二极管可以有利地用于共享导体的堆叠存储器级阵列中，最优选在每个存储器级上具有交替的上指二极管和下指二极管。
如Herner等人的于2005年6月8日提交的标题为“NonvolatileMemory Cell Operating by Increasing Order in PolycrystallineSemiconductor Material”的美国专利申请第11/148,530号所述，其通过参考合并于此，当沉积的无定形硅仅与具有高晶格失配的材料(诸如二氧化硅和氮化钛)接触而被结晶时，多结晶硅或多晶硅具有大量结晶缺陷，使其具有高的电阻率。穿过该高缺陷多晶硅施加编程脉冲改变该多晶硅，使其具有低的电阻率。
如第’549号申请，以及Herner的标题为“Memory CellComprising a Semiconductor Junction Diode Crystallized Adjacent to aSilicide”的美国专利第7,176,06号，和Herner的于2006年11月15日提交的标题为“Method for Making a PIN Diode Crystallized Adjacentto a Silicide in Series with A Dielectric Antifuse”的美国专利申请第11/560,283号，和在下文中的第’283号申请进一步所述(上述内容通过参考合并于此)，已经发现当沉积的无定形硅与一层合适的硅化物接触而被结晶时，产生的结晶硅品质非常高，很少有缺陷，并且具有非常低的电阻率，上面所述的合适的硅化物例如是硅化钛、硅化钴、或其他指出的硅化物形成金属(silicide-forming metal)中的一种形成的硅化物。硅化钛或硅化钴的晶格间距非常接近硅的晶格间距，并且认为当无定形硅与一层合适硅化物接触在择优取向被结晶时，硅化物为硅结晶生长提供模板，使形成的缺陷最小化。不像仅邻近具有高晶格失配的材料的结晶的高缺陷硅，施加大的电脉冲不能明显地改变与硅化物层接触的结晶的低缺陷、低电阻率硅的电阻率。
在一些存储单元中，使用垂直取向的PIN二极管，然后，如第’549号申请，二极管由高缺陷、高电阻率的多晶硅形成，并且通过改变多晶硅的电阻率状态存储单元可以被编程。对于这些高缺陷二极管单元，存储单元的数据状态主要以多晶硅二极管的电阻率状态存储。在其他存储单元中，如第’283号申请中，二极管由低缺陷、低电阻率硅形成，并且与伴随的状态变化元件(在此种情况下是电介质断裂反熔丝)配对，并且通过改变状态变化元件的特性(例如，通过断裂所述反熔丝)存储单元被编程。术语状态变化元件(state-change element)是用来描述一种能够具有两种或多种稳定的、相互可区别的状态(通常是电阻率状态)的元件，并且能够在这些状态之间可逆地或不可逆地转换。对于这些低缺陷二极管单元，存储单元的数据状态主要以状态变化元件存储，而不是以二极管的状态存储。(注意该讨论已经描述邻近硅化物结晶的硅的使用。可以期待对于邻近锗或硅锗的结晶的锗和硅锗可以实现相同的效果)。
本发明的上指PIN二极管与硅化物接触时被结晶，并且是低缺陷、低电阻率半导体材料。如果本发明的上指二极管被用于存储单元中，则当与状态变化元件配对时，它们可以被有利地使用，例如与反熔丝或电阻率转换元件匹配时。此电阻率转换元件的一个示例是二元金属氧化物，诸如Herner等人的于2006年3月31日提交的标题为“Nonvolatile Memory Cell Comprising a Diode and aResistance-Switching Material”的美国专利申请第11/395,995号所述的NixOy、NbxOy、TixOy、HfxOy、AlxOy、MgxOy、CoxOy、CrxOy、VxOy、ZnxOy、ZrxOy、BxNy、或AlxNy，其通过参考合并于此。电阻率转换元件的另一个示例是Herner等人的于同一日提交的(专利代理人卷号No.SAND-01193US0)中所述的碳纳米管纤维。
注意本发明的上指二极管可以有利地用于许多器件中，并不限于用于存储单元；或者，如果用于存储单元，则不限于用于此处具体描述的单元中。
将提供详细示例描述在衬底上形成第一存储器级的制造，存储器级包括具有串联布置在底层导体和上层导体之间的上指二极管和高介电常数(K)的电介质反熔丝的存储单元，以及描述在该衬底上制造第二存储器级，该第二存储器级包括下指二极管、共享导体的两个存储器级。第’283号申请和其他合并于此的申请的细节可以证明在该存储器级的制造中有意义的。为了避免使本发明不清楚，不是来自于合并于此的这些或其他文件的全部细节都在此进行了描述，但是应该明白这些文件教导的任何内容都不被排除在外。为了完整，将提供许多细节，包括材料、步骤、和条件，但是本领域的技术人员应该明白许多这些细节可以被改变、增加或省略，但结果都属于本发明的范围内。
转向图7a，从衬底100开始形成存储器。该衬底100可以是本领域已知的任何半导体衬底，诸如单晶硅、类似硅锗或硅锗碳的IV-IV化合物、III-V化合物、II-VII化合物、覆于此类衬底上的外延层、或任何其他半导体材料。该衬底可以包括在其内制造的集成电路。
在衬底100上形成一绝缘层102。该绝缘层102可以是氧化硅、氮化硅、Si-C-O-H薄膜，或任何其他合适绝缘材料。
在衬底100和绝缘体102上形成第一导体200。粘合层104可以被包括在绝缘层102和导电层106之间以帮助导电层106粘附到绝缘层102。如果上层的导电层106是钨，则优选氮化钛作为粘合层104。导电层106可以包括本领域已知的任何导电材料，诸如钨或其他材料，包括钽、钛、或它们的合金。
一旦形成导电轨的所有层被沉积，使用任何合适的掩模遮蔽和蚀刻工艺来图案化和蚀刻这些层以形成基本平行的、基本共面的导体200，如图7a的截面图所示。导体200扩展到纸面外。在一个实施例中，光致抗蚀剂或光刻胶被沉积，通过光刻法被图案化和蚀刻，然后，使用标准的处理技术移除这些光刻胶。
接下来，在导电轨200之间和之上沉积介电材料或电介质材料108。介电材料108可以是任何已知的电绝缘材料，诸如氧化硅、氮化硅或氮氧化硅。在优选实施例中，通过高密度等离子方法沉积的二氧化硅被用作介电材料108。
最后，移除导电轨200上面多填充的介电材料108，使导电轨200的上部与介电材料108分离从而暴露导电轨200的上部，并且留下基本平坦的表面。图7a显示得到的结构。移除多填充的电介质以形成平坦表面可以通过本领域任何已知的工艺执行，诸如化学机械平坦化(CMP)或回蚀工艺。在可选实施例中，替代的是导体200可以通过镶嵌方法形成。
转向图7b，接下来沉积可选的导电层110。导电层110是导电材料，例如氮化钛、氮化钽或钨。该层可以是任何合适厚度，例如大约是50埃到约200埃，优选为大约100埃。在一些实施例中阻挡层110可以被省略。
接下来，在该示例中，介电材料或介电堆的薄层118被沉积以形成电介质断裂反熔丝。在一个实施例中，沉积高介电常数(k)的电介质，诸如HfO2、Al2O3、ZrO2、TiO2、La2O3、Ta2O5、RuO2、ZrSiOx、AlSiOx、HfSiOx、HfAlOx、HfSiON、ZrSiAlOx、HfSiAlOx、HfSiAlON、或ZrSiAlON，例如通过原子层沉积技术。优选HfO2和Al2O3。如果使用HfO2，则优选层118的厚度在大约5埃和约100埃之间，优选大约为40埃。如果使用Al2O3，则优选层118的厚度在大约5埃和约80埃之间，优选大约为30埃。在可替换实施例中，电介质断裂反熔丝可以包括二氧化硅。
导电层111被沉积在层118上。其可以是任何合适的导电材料，例如氮化钛，具有任何合适的厚度，例如大约为50埃到200埃，优选大约为100埃。在一些实施例中，导电层111可以被省略。
接下来，要被图案化成柱的半导体材料被沉积。该半导体材料可以是硅、锗、硅锗合金、或其他合适半导体、或半导体合金。为了简化描述，本说明书中将半导体材料称作硅，但是应该理解所属技术领域的技术人员可以选择这些其他合适材料中的任何一种来替换。
底层重掺杂区112可以通过本领域已知的任何沉积和掺杂方法形成。硅可以被沉积然后被掺杂，但是在硅沉积期间，优选通过流入提供P型掺杂剂原子的施主气体在原位掺杂，施主气体例如为硼。在优选实施例中，施主气体是BCl3，并且P型区112优选掺杂的浓度大约为1×1021个原子/cm3。重掺杂区112的厚度优选为大约100埃到约800埃之间，最优选大约为200埃。
接下来，可以通过本领域已知的任何方法形成本征或轻掺杂区114。优选区114是硅，并且其厚度在大约1200埃到约4000埃之间，优选大约为3000埃。通常，P型掺杂剂，诸如硼，用来促进结晶；因此重掺杂区112的硅在沉积态可能是多晶的。然而，本征区114优选是无定形沉积的。
只沿着下层导电层111、电介质断裂反熔丝118、和导电层110沉积的半导体区114和112将被图案化和蚀刻以形成柱300。柱300应该具有与下面的导体200大约相同的间距和大约相同的宽度，以便每个柱300形成在导体200的上部。可以容许一定的偏差。
柱300可以使用任何合适的屏蔽和蚀刻工艺形成。例如，光致抗蚀剂可以被沉积，使用标准的光刻技术被图案化和蚀刻，然后，移除这些光致抗蚀剂。可选地，一些其他材料例如二氧化硅的硬掩模可以形成在半导体层堆叠的上部，在上部具有底部抗反射涂层(BARC)，然后被图案化和蚀刻。类似地，电介质抗反射涂层(DARC)可以用作硬掩模。
Chen的于2003年12月5日提交的标题为“Photomask Featureswith Interior Nonprinting Window Using Alternating Phase Shifting”的美国申请第10/728436号或Chen的于2004年4月1日提交的标题为“Photomask Features with Chromeless Nonprinting Phase ShiftingWindow”的美国申请第10/815312号中描述的光刻技术，二者都归本发明的受让人所有并且通过参考将它们合并于此，它们可以被有利地用来执行在根据本发明形成的存储器阵列中使用的任何光刻步骤。
柱300的直径可以是如所想要的，例如在约22nm和约130nm之间，优选在约32nm和约80nm之间，例如约45nm。柱300的间隙优选与柱的直径大约相同。注意当非常小的结构被图案化为柱时，光刻工艺趋于圆角化，以便柱的横截面趋于圆形，而与光掩模中相应的结构的实际形状无关。
介电材料108被沉积在半导体柱300之上和之间，填充其之间的间隙。介电材料108可以是任何已知的电绝缘材料，诸如氧化硅、氮化硅、或氮氧化硅。在优选实施例中，二氧化硅被用作绝缘材料。
接下来，移除柱300上部的介电材料，使柱300的上部与介电材料108分离从而使柱300的上部暴露，并且留下基本平坦的表面。移除多填充的电介质可以通过本领域任何已知的工艺执行，诸如化学机械平坦化(CMP)或回蚀工艺。在执行CMP或回蚀之后，执行离子注入，形成重掺杂N型上层区116。优选N型掺杂剂是浅注入的砷，使用的注入能量是，例如10keV，剂量为约3×1015/cm2。该注入步骤完成二极管302的形成。注意在CMP期间，损失一些厚度的硅，例如大约损失300埃到约800埃的硅；因此二极管302的最终高度可以在约800埃和约4000埃之间，例如对于具有45nm特征尺寸的二极管其高度大约为2500埃。
转向图7c，接下来，沉积硅化物形成金属的层120，硅化物形成金属例如为钛、钴、铬、钽、铂、铌或钯。层120优选是钛和钴；如果层120是钛，其厚度优选在大约10埃和约100埃之间，最优选为大约20埃。层120下面是氮化钛层404。层404优选在约20埃和约100埃之间，最优选为约80埃。接下来，沉积导电材料层406，例如钨；例如，该层可以是通过CVD形成的大约1500埃的钨。层406、404和120被图案化和蚀刻进轨道形上层导体400，其优选沿垂直于底层导体200的方向延伸。上层导体400的间距和取向便于使每个导体400被形成在一排柱300上部并且与其接触，导体400优选具有与柱大约相同的宽度。可以容许一定的偏差/不对准。
接下来，介电材料(未显示)被沉积在导体400上部和导体400之间。介电材料可以是任何已知的电绝缘材料，诸如氧化硅、氮化硅或氮氧化硅。在优选实施例中，氧化硅被用作该介电材料。
参考图7c，注意硅化物形成金属的层120与上层重掺杂区116的硅接触。在随后的升温步骤期间，金属层120将与一部分重掺杂P型区116的硅反应以形成硅化物层(未显示)，其位于二极管和上层导体400之间；可选地，该硅化物层可以被认为是上层导体400的一部分。该硅化物层在比结晶硅所需的温度低的温度下形成，因此在本征区114和重掺杂P型区116很大程度上仍是无定形的时形成。如果硅锗合金被用于上层重掺杂区116，硅锗化物层可以形成，例如硅锗化钴或硅锗化钛。类似的，如果使用锗，锗化物将被形成。
在刚刚描述的示例中，图7c的二极管302是上指的，其包括底层重掺杂P型区、中间本征区和上层重掺杂N型区。在优选实施例中，下一个存储器级被单片地形成在与刚形成的第一存储器级共享导体400的存储器级上；即，第一存储器级的上层导体400用作第二存储器级的下层导体。如果以这种方式共享导体，则第二存储器级中的二极管优选是下指的，其包括底层重掺杂N型区、中间本征区和上层重掺杂P型区。
转向图7d，接下来，形成可选的导电层210、高介电常数(K)的电介质反熔丝218和可选的导电层211，优选其分别与第一存储器级中的柱300中的层110、118和111使用相同的材料，具有相同的厚度并且使用相同的方法形成。
接下来，形成二极管。底层重掺杂区212可以通过本领域已知的任何沉积和掺杂方法形成。硅可以被沉积然后被掺杂，但是在硅沉积期间，优选通过流入提供N型掺杂剂原子(例如磷)的施主气体在原位掺杂。重掺杂区212的厚度优选为大约100埃到约800埃之间，最优选大约为100埃到200埃。
被沉积的下一个半导体区优选不被掺杂。在沉积的硅中，尽管N型掺杂剂，诸如磷，表现很强的表面活性剂行为，但是随着硅的沉积其趋于向表面迁移。沉积硅继续不被提供掺杂剂气体，但是向上迁移寻找表面的磷原子将无意地掺杂该区。如Herner的于2005年12月9日提交的标题为“Deposited Semiconductor Structure to MinimizeN-Type Dopant Diffusion and Method of Making”的美国专利申请第11/298,331号所述，其内容通过参考合并于此，沉积的硅中的磷的表面活性剂行为受到添加的锗的抑制。优选包含至少10％的锗的硅锗合金层被沉积在该点，例如大约为200埃的Si0.8Ge0.2，其使用提供磷的无掺杂剂气体被无掺杂沉积。在图7d中未显示该薄层。
使用该薄硅锗层可以最小化N型掺杂剂到要被形成的本征区的不希望的扩散，使其厚度最大化。当二极管处于反向偏压时，较厚的本征区使穿过二极管的泄漏电流最小，减少功率损耗。该方法允许在不增大二极管的整体高度时，增加本征区的厚度。如下文所示，二极管将被图案化成柱；增加二极管的高度可以增加形成这些柱的蚀刻步骤和填充其间间隙步骤的纵横比。随着纵横比的增加，刻蚀和填充将更困难。
接下来可以通过本领域已知的任何方法形成本征区214。区214优选是硅并且优选其厚度在大约1100埃和大约3300埃之间，优选大约为1700埃。重掺杂区212和本征区214的硅优选在沉积态是无定形的。
只沿着下层导电层211、高介电常数(K)的介电层218、和导电层210沉积的半导体区214和212将被图案化和蚀刻以形成柱600。柱600应该具有与下面的导体400大约相同的间距和大约相同的宽度，以便每个柱600形成在导体400的上部。可以容许一定的偏差或不对准。柱600可以使用与形成第一存储器级的柱300的技术相同的技术被图案化和蚀刻。
介电材料108被沉积在半导体柱600之上和之间，填充半导体柱600之间的间隙。在第一存储器级中，移除柱600上部的介电材料108，使柱600的上部与介电材料108分离从而使柱600的上部暴露，并且留下基本平坦的表面。在该平坦化步骤之后，执行离子注入，形成重掺杂P型上层区116。优选P型掺杂剂是浅注入的硼，使用的注入能量是，例如2keV，剂量为约3×1015/cm2。该注入步骤完成二极管602的形成。在CMP步骤期间，损失一些厚度的硅，所以完成的二极管602具有与二极管302相当的高度。
以与导体400相同的方式和相同的材料形成上层导体700，其是第一存储器级和第二存储器级之间共享的导体。沉积硅化物形成金属层220，下面是氮化钛层704和导电材料层706，例如钨。层706、704和220被图案化和蚀刻到轨道形上层导体700，其优选沿与导体400基本垂直和与导体200基本平行的方向延伸。
尽管每个存储器级在其形成后都可以被退火，但是优选在所有存储器级被形成后，执行单一的结晶退火以结晶二极管302、602和那些形成在附加级上的二极管的半导体材料，例如在750摄氏度退火大约60秒。得到的二极管一般是多结晶体。因为这些二极管的半导体材料与具有良好晶格匹配的硅化物或硅锗化物层接触时被结晶，所以二极管302、602等的半导体材料是低缺陷和低电阻率的。
在刚刚描述的实施例中，在存储器级之间共享导体；即第一存储器级的上层导体400用作第二存储器级的下层导体。在其他实施例中，层间电介质可以形成在图7c的第一存储器级上，其表面被平坦化，并且第二存储器级的结构从该被平坦化的层间电介质开始，没有共享导体。在所给的示例中，第一存储器级的二极管是上指的，在底层具有P型硅和在上层具有N型硅，同时第二存储器级的二极管是相反的，是在底层具有N型硅和在上层具有P型硅的下指二极管。在共享导体的实施例中，优选二极管的类型是交替的，即在一级中是上指二极管则在下一级中是下指二极管。在不共享导体的实施例中，全部二极管可以是一种类型的二极管，要么是上指二极管，要么是下指二极管。术语上指和下指是指当二极管处于正向偏压时电流流动的方向。
在一些实施例中，优选对反向偏压的二极管施加编程脉冲。这可以有利地减少或消除穿过阵列中的未选择的单元的泄漏，如Kumar等人的于2006年7月28日提交的标题为“Method For Using AMemory Cell Comprising Switchable Semiconductor Memory ElementWith Trimmable Resistance”的美国专利申请第11/496,986号所述，该申请归本发明的受让人所有，其内容通过参考合并于此。
已经描述了在衬底上制造的两个存储器级。附加的存储器级可以以相同的方式形成，形成单片的三维存储器阵列。
单片的三维存储器阵列是一个在单一衬底上形成多个存储器级的存储器阵列，诸如晶片，而不介入衬底。在现有级或多个级的层上沉积或直接生长形成一个存储器级的层。相反，通过在分开的衬底上形成存储器级并且相互在上部粘结这些存储器级来构建堆叠存储，如Leedy的标题为“Three dimensional structure memory”的美国专利第5,915,167号所述。衬底可以是薄的或在结合之前从存储器级上移除，但是因为存储器级最先形成在分开的衬底上，所以此类存储器不是真的单片三维存储器阵列。
形成在衬底上的单片三维存储器阵列至少包括以第一高度形成在衬底上的第一存储器级和以与第一高度不同的第二高度形成的第二存储器级。3、4、8或实际的任何数目的存储器级可以形成在此多级阵列中的衬底上。
Radigan等人的于2006年5月31日提交的标题为“ConductiveHard Mask to Protect Patterned Features During Trench Etch”的美国专利申请第11/444,936号描述了一种形成堆叠存储器阵列的替换方法，在该方法中，是使用镶嵌构造形成导体，而不是使用所提供的示例中描述的消减技术；该申请被转让给本发明的受让人，并且其内容通过参考合并于此。可以替代地使用Radigan等人的方法来根据本发明形成阵列中。在Radigan等人的方法中，导电硬掩模被用来蚀刻其下面的二极管。为了使该硬掩模适应本发明，在优选实施例中，与二极管的硅接触的硬掩模的底层优选是钛、钴、铬、钽、铂、铌或钯。然后，在退火期间，硅化物形成，从而提供硅化物结晶模板。在该实施例中，形成上层重掺杂P型区的离子注入步骤在形成柱的图案化步骤之前进行。
在目前提供的示例中，硅化物被形成在二极管的上触点。在替换实施例中，其可以被形成在其他地方，例如在形成在下触点处。例如二极管的硅可以被直接沉积在硅化物形成金属上和状态变化元件上，诸如形成在二极管上部的反熔丝或电阻率转换元件(例如，碳纳米管纤维或二元金属氧化物)上。
已经描述本发明的上指二极管可以用于一次性的可编程的存储单元(当与反熔丝配对时)或可重写的存储单元(当与电阻率转换元件配对时)中。然而，应该明白列出本发明的二极管所有可能的用途是不实际的，而且这些示例不是限制性的。
此处已经描述了详细的制造方法，但是可以使用能够形成相同结构的任何其他方法，但结果都属于本发明的范围内。
上述详细描述仅仅描述了本发明能采用的许多形式中的一部分。因此，该详细描述是说明性的，而不是限制性的。只有包括所有等同物的权利要求是用来限定本发明的范围的。

Claims (41)

1.在衬底上形成的第一器件级，所述第一器件包括多个垂直取向的PIN二极管，每个PIN二极管包括底层重掺杂P型区，中间本征或轻掺杂区和上层重掺杂N型区；其中每个PIN二极管具有柱的形状；
其中，对于至少99％的所述PIN二极管，当在所述底层重掺杂P型区和所述上层重掺杂N型区之间施加的电压为1.5伏到3.0伏之间时，流过所述PIN二极管的电流至少为1.5微安；
其中所述衬底包括单晶硅；
其中所述PIN二极管包括沉积的硅、锗、或硅锗；
其中第一多个PIN二极管包括所述第一器件级上的每个PIN二极管。
2.根据权利要求1所述的第一器件级，其中当所述底层重掺杂P型区和所述上层重掺杂N型区之间施加的电压为1.8伏到2.2伏之间时，电流流过所述PIN二极管。
3.根据权利要求1所述的第一器件级，其中每个二极管与硅化物、锗化物、或硅锗化物层接触。
4.根据权利要求3所述的第一器件级，进一步包括：
形成在所述衬底上的第一多个平行的、共面的轨道形导体；及
形成在所述第一导体上的第二多个平行的、共面的轨道形导体；
每个第一PIN二极管垂直设置在一个所述第一导体和一个所述第二导体之间。
5.根据权利要求4所述的第一器件级，其中所述多个垂直取向的PIN二极管包括至少100,000个PIN二极管。
6.根据权利要求1所述的第一器件级，其中第二器件级单片地形成在所述第一器件级上。
7.第一存储器级，其包括第一多个存储单元，每个第一存储单元包括柱形状的、垂直取向的PIN二极管，每个垂直取向的PIN二极管包括底层重掺杂P型区、中间本征或轻掺杂区和上层重掺杂N型区；
其中所述第一存储单元包括编程单元和未编程单元；
其中至少一半的所述存储单元是编程单元；
其中当在所述底层重掺杂P型区和所述上层重掺杂N型区之间施加的电压为1.5伏到3.0伏之间时，流过至少99％的编程单元的PIN二极管的电流至少为1.5微安；
其中所述第一多个存储单元包括所述第一器件级中的每个存储单元。
8.根据权利要求7所述的第一存储器级，其中当在所述底层重掺杂P型区和所述上层重掺杂N型区之间施加的电压为1.8伏到2.2伏之间时，电流流过所述PIN二极管。
9.根据权利要求7所述的第一存储器级，其中每个二极管与硅化物、锗化物、或硅锗化物层接触。
10.根据权利要求9所述的第一存储器级，进一步包括：
形成在所述衬底上的第一多个平行的、共面的轨道形导体；以及
形成在所述第一导体上的第二多个平行的、共面的轨道形导体；
每个第一PIN二极管垂直设置在一个所述第一导体和一个所述第二导体之间。
11.根据权利要求10所述的第一存储器级，其中每个第一存储单元进一步包括状态变化元件。
12.根据权利要求11所述的第一存储器级，其中所述状态变化元件是反熔丝，并且每个第一存储单元是一次性可编程的存储单元。
13.根据权利要求12所述的第一存储器级，其中所述反熔丝是电介质层或电介质堆。
14.根据权利要求11所述的第一存储器级，其中所述状态变化元件是电阻率转换元件，并且每个第一存储单元是可重写存储单元。
15.根据权利要求14所述的第一存储器级，其中所述电阻率转换元件包括二元金属氧化物或碳纳米管纤维。
16.根据权利要求7所述的第一存储器级，其中所述第一多个存储单元包括至少100,000个存储单元。
17.根据权利要求7所述的第一存储器级，其中所述第一存储器级被形成在衬底上。
18.根据权利要求17所述的第一存储器级，其中所述衬底包括单
晶硅。
19.根据权利要求17所述的第一存储器级，其中第二存储器级被单片地形成在所述第一存储器级上。
20.根据权利要求17所述的第一存储器级，其中所述第二存储器级包括第二多个PIN二极管，每个第二PIN二极管具有底层重掺杂N型区和上层重掺杂P型区。
21.一种形成垂直取向的PIN二极管的方法，所述方法包括：
在衬底上形成第一轨道形导体；
在所述第一轨道形导体上形成沉积的半导体材料的底层重掺杂P型区；
在所述半导体材料的底层重掺杂P型区上形成沉积的半导体材料的中间本征或轻掺杂区，其中所述沉积的半导体材料是硅、锗、或硅锗合金；
图案化和蚀刻所述底层重掺杂P型区和所述中间本征或轻掺杂区以形成柱；
形成掺杂砷的上层重掺杂N型区；及
退火以使所述半导体材料结晶，其中一部分所述半导体材料在沉积态是无定形的并且在退火步骤后与硅化物、锗化物、或硅锗化物接触；
其中所述PIN二极管包括所述底层重掺杂P型区，所述中间本征或轻掺杂区、和所述上层重掺杂N型区。
22.根据权利要求21所述的方法，其中所述硅化物是硅化钛、锗化钛、硅锗化钛、硅化钴、锗化钴、或硅锗化钴。
23.根据权利要求21所述的方法，其中所述上层重掺杂N型区是原位掺杂的。
24.根据权利要求21所述的方法，其中所述上层重掺杂N型区通过离子注入掺杂所述中间本征或轻掺杂区的上层而被掺杂。
25.根据权利要求24所述的方法，其中离子注入形成所述上层重掺杂N型区在所述图案化和蚀刻步骤之前进行。
26.根据权利要求24所述的方法，其中离子注入形成所述上层重掺杂N型区所述图案化和蚀刻步骤后进行。
27.根据权利要求21所述的方法，进一步包括在所述上层重掺杂N型区上形成钛、钴、铬、钽、铂、铌或钯层并且与所述上层重掺杂N型区接触，其中当一部分所述钛、钴、铬、钽、铂、铌或钯层与所述上层重掺杂N型区反应时，形成硅化物、锗化物、或硅锗化物。
28.根据权利要求27所述的方法，其中所述钛、钴、铬、钽、铂、铌或钯层是上层导体的一部分。
29.根据权利要求27所述的方法，其中，在所述图案化和蚀刻步骤期间，所述钛、钴、铬、钽、铂、铌或钯层是用来蚀刻所述柱的硬掩模的一部分。
30.根据权利要求21所述的方法，其中所述PIN二极管是存储单元的一部分，其中所述存储单元进一步包括：
所述第一轨道形导体的一部分；
位于所述PIN二极管上的第二轨道形导体的一部分，所述PIN二极管被置于所述第一轨道形导体和所述第二轨道形导体之间。
31.根据权利要求30所述的方法，其中所述存储单元进一步包括电介质断裂反熔丝，所述电介质断裂反熔丝和所述PIN二极管被电串联布置在所述第一导体和所述第二导体之间。
32.根据权利要求31所述的方法，其中所述电介质断裂反熔丝包括HfO2、Al2O3、ZrO2、TiO2、La2O3、Ta2O5、RuO2、ZrSiOx、AlSiOx、HfSiOx、HfAlOx、HfSiON、ZrSiAlOx、HfSiAlOx、HfSiAlON、或ZrSiAlON。
33.根据权利要求31所述的方法，其中所述电介质断裂反熔丝包括二氧化硅。
34.根据权利要求30所述的方法，其中所述存储单元进一步包括电阻率转换元件，所述电阻率转换元件和所述PIN二极管被电串联布置在所述第一导体和所述第二导体之间。
35.根据权利要求34所述的方法，其中所述电阻率转换元件包括二元金属氧化物。
36.根据权利要求36所述的方法，其中所述二元金属氧化物选自：NixOy、NbxOy、TixOy、HfxOy、AlxOy、MgxOy、CoxOy、CrxOy、VxOy、ZnxOy、ZrxOy、BxNy、或AlxNy。
37.根据权利要求34所述的方法，其中所述电阻率转换元件包括碳纳米管纤维。
38.根据权利要求21所述的方法，其中所述衬底是单晶硅晶片。
39.一种形成单片三维存储器阵列的方法，所述方法包括：
a)以下述方式在衬底上单片地形成第一存储器级：
i)在所述衬底上形成第一多个轨道形导体；
ii)在所述第一轨道形导体上形成沉积的半导体材料的底层重掺杂P型区；
iii)在所述底层重掺杂P型半导体上形成沉积的半导体材料的中间本征或轻掺杂区，其中所述沉积的半导体材料是硅、锗、或硅锗合金；
iv)图案化和蚀刻所述底层重掺杂P型区和所述中间本征或轻掺杂区以形成第一多个柱；
v)形成掺杂砷的上层重掺杂区；
vi)退火以使所述半导体材料结晶，其中一部分所述半导体材料在沉积态是无定形的并且在所述退火步骤后与硅化物、锗化物、或硅锗化接触；及
vii)在所述中间本征或轻掺杂区形成上形成第二多个轨道形导体，其中所述第一存储器级包括第一多个存储单元，每个第一存储单元包括一个所述第一轨道形导体的一部分、一个第一多个柱、和一个所述第二导体的一部分；
其中每个所述第一柱包括PIN二极管，所述PIN二极管包括通过掺杂步骤形成的底层重掺杂P型区、中间本征或轻掺杂区和上层重掺杂N型区，及
b)在所述第一存储器级上单片地形成第二存储器级。
40.根据权利要求39所述的方法，其中所述第二存储器级包括第二多个PIN二极管，每个第二PIN二极管包括底层重掺杂N型区、中间本征或轻掺杂区和上层重掺杂P型区。
41.根据权利要求40所述的方法，其中所述第二导体被所述第一存储器级和所述第二存储器级共享。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7767499B2 (en) * 2002-12-19 2010-08-03 Sandisk 3D Llc Method to form upward pointing p-i-n diodes having large and uniform current
US7586773B2 (en) 2007-03-27 2009-09-08 Sandisk 3D Llc Large array of upward pointing p-i-n diodes having large and uniform current
US7667999B2 (en) * 2007-03-27 2010-02-23 Sandisk 3D Llc Method to program a memory cell comprising a carbon nanotube fabric and a steering element
US7982209B2 (en) * 2007-03-27 2011-07-19 Sandisk 3D Llc Memory cell comprising a carbon nanotube fabric element and a steering element
US8338816B2 (en) * 2007-10-15 2012-12-25 Panasonic Corporation Nonvolatile memory element, and nonvolatile semiconductor device using the nonvolatile memory element
US20090166610A1 (en) * 2007-12-31 2009-07-02 April Schricker Memory cell with planarized carbon nanotube layer and methods of forming the same
KR101446332B1 (ko) * 2008-03-04 2014-10-08 삼성전자주식회사 멀티 플러그를 이용한 멀티 비트 ｏｔｐ 메모리 소자와 그제조 및 동작방법
US8023310B2 (en) * 2009-01-14 2011-09-20 Sandisk 3D Llc Nonvolatile memory cell including carbon storage element formed on a silicide layer
JP5044586B2 (ja) 2009-02-24 2012-10-10 株式会社東芝 半導体記憶装置
US8298887B2 (en) * 2009-12-03 2012-10-30 Applied Materials, Inc. High mobility monolithic p-i-n diodes
JP2011165854A (ja) 2010-02-09 2011-08-25 Toshiba Corp 記憶装置及びその製造方法
US8686419B2 (en) 2010-02-23 2014-04-01 Sandisk 3D Llc Structure and fabrication method for resistance-change memory cell in 3-D memory
US8207520B2 (en) * 2010-04-02 2012-06-26 Hewlett-Packard Development Company, L.P. Programmable crosspoint device with an integral diode
US8520425B2 (en) 2010-06-18 2013-08-27 Sandisk 3D Llc Resistive random access memory with low current operation
US8395926B2 (en) 2010-06-18 2013-03-12 Sandisk 3D Llc Memory cell with resistance-switching layers and lateral arrangement
US8724369B2 (en) 2010-06-18 2014-05-13 Sandisk 3D Llc Composition of memory cell with resistance-switching layers
JP2012033750A (ja) * 2010-07-30 2012-02-16 Toshiba Corp 半導体装置及びその製造方法
KR102048251B1 (ko) 2013-03-14 2019-11-25 삼성전자주식회사 메모리 칩 패키지, 그것을 포함하는 메모리 시스템, 그것의 구동 방법
US10571631B2 (en) 2015-01-05 2020-02-25 The Research Foundation For The State University Of New York Integrated photonics including waveguiding material
US9923139B2 (en) * 2016-03-11 2018-03-20 Micron Technology, Inc. Conductive hard mask for memory device formation
US10976491B2 (en) 2016-11-23 2021-04-13 The Research Foundation For The State University Of New York Photonics interposer optoelectronics
US10698156B2 (en) 2017-04-27 2020-06-30 The Research Foundation For The State University Of New York Wafer scale bonded active photonics interposer
JP2021527839A (ja) 2018-04-04 2021-10-14 ザ リサーチ ファンデーション フォー ザ ステート ユニバーシティ オブ ニューヨーク 集積フォトニクスプラットフォーム上の異質構造体
US10816724B2 (en) 2018-04-05 2020-10-27 The Research Foundation For The State University Of New York Fabricating photonics structure light signal transmission regions
US11604971B2 (en) 2018-05-16 2023-03-14 Samsung Electronics Co., Ltd. Neuromorphic apparatus having 3D stacked synaptic structure and memory device having the same
FR3089348B1 (fr) * 2018-11-30 2020-10-30 Commissariat Energie Atomique procede de fabrication d’une matrice de diodes a base de germanium et a faible courant d’obscurité

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4943538A (en) 1986-05-09 1990-07-24 Actel Corporation Programmable low impedance anti-fuse element
US5208172A (en) * 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
FR2762708B1 (fr) * 1997-04-29 1999-06-04 Sgs Thomson Microelectronics Procede de commande d'une cellule memoire et memoire non volatile programmable une seule fois en technologie cmos
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6251710B1 (en) * 2000-04-27 2001-06-26 International Business Machines Corporation Method of making a dual damascene anti-fuse with via before wire
US6420215B1 (en) * 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6664186B1 (en) 2000-09-29 2003-12-16 International Business Machines Corporation Method of film deposition, and fabrication of structures
US6627530B2 (en) * 2000-12-22 2003-09-30 Matrix Semiconductor, Inc. Patterning three dimensional structures
US6525953B1 (en) 2001-08-13 2003-02-25 Matrix Semiconductor, Inc. Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication
US6549447B1 (en) * 2001-10-31 2003-04-15 Peter Fricke Memory cell structure
US6534841B1 (en) * 2001-12-14 2003-03-18 Hewlett-Packard Company Continuous antifuse material in memory structure
US7038248B2 (en) 2002-02-15 2006-05-02 Sandisk Corporation Diverse band gap energy level semiconductor device
DE10208728B4 (de) 2002-02-28 2009-05-07 Advanced Micro Devices, Inc., Sunnyvale Ein Verfahren zur Herstellung eines Halbleiterelements mit unterschiedlichen Metallsilizidbereichen
US6952043B2 (en) * 2002-06-27 2005-10-04 Matrix Semiconductor, Inc. Electrically isolated pillars in active devices
US6870751B2 (en) 2002-11-07 2005-03-22 Hewlett-Packard Development Company, L.P. Low-energy writing in cross-point array memory devices
US6946719B2 (en) * 2003-12-03 2005-09-20 Matrix Semiconductor, Inc Semiconductor device including junction diode contacting contact-antifuse unit comprising silicide
US20060249753A1 (en) 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. High-density nonvolatile memory array fabricated at low temperature comprising semiconductor diodes
US7800933B2 (en) 2005-09-28 2010-09-21 Sandisk 3D Llc Method for using a memory cell comprising switchable semiconductor memory element with trimmable resistance
US8637366B2 (en) * 2002-12-19 2014-01-28 Sandisk 3D Llc Nonvolatile memory cell without a dielectric antifuse having high- and low-impedance states
US20050226067A1 (en) * 2002-12-19 2005-10-13 Matrix Semiconductor, Inc. Nonvolatile memory cell operating by increasing order in polycrystalline semiconductor material
WO2004061851A2 (en) * 2002-12-19 2004-07-22 Matrix Semiconductor, Inc An improved method for making high-density nonvolatile memory
US7767499B2 (en) 2002-12-19 2010-08-03 Sandisk 3D Llc Method to form upward pointing p-i-n diodes having large and uniform current
US7176064B2 (en) * 2003-12-03 2007-02-13 Sandisk 3D Llc Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide
US7682920B2 (en) 2003-12-03 2010-03-23 Sandisk 3D Llc Method for making a p-i-n diode crystallized adjacent to a silicide in series with a dielectric antifuse
US7172840B2 (en) 2003-12-05 2007-02-06 Sandisk Corporation Photomask features with interior nonprinting window using alternating phase shifting
US20050221200A1 (en) 2004-04-01 2005-10-06 Matrix Semiconductor, Inc. Photomask features with chromeless nonprinting phase shifting window
US7405465B2 (en) * 2004-09-29 2008-07-29 Sandisk 3D Llc Deposited semiconductor structure to minimize n-type dopant diffusion and method of making
US20060067117A1 (en) 2004-09-29 2006-03-30 Matrix Semiconductor, Inc. Fuse memory cell comprising a diode, the diode serving as the fuse element
KR100682899B1 (ko) 2004-11-10 2007-02-15 삼성전자주식회사 저항 변화층을 스토리지 노드로 구비하는 메모리 소자의제조 방법
US7259038B2 (en) * 2005-01-19 2007-08-21 Sandisk Corporation Forming nonvolatile phase change memory cell having a reduced thermal contact area
US7479654B2 (en) * 2005-05-09 2009-01-20 Nantero, Inc. Memory arrays using nanotube articles with reprogrammable resistance
US7812404B2 (en) 2005-05-09 2010-10-12 Sandisk 3D Llc Nonvolatile memory cell comprising a diode and a resistance-switching material
JP5019192B2 (ja) * 2005-06-24 2012-09-05 株式会社東芝 半導体装置
US20070132049A1 (en) * 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
US7575984B2 (en) 2006-05-31 2009-08-18 Sandisk 3D Llc Conductive hard mask to protect patterned features during trench etch
KR100780964B1 (ko) * 2006-11-13 2007-12-03 삼성전자주식회사 셀 다이오드를 구비하는 상변화 메모리 소자 및 그의제조방법
US7586773B2 (en) * 2007-03-27 2009-09-08 Sandisk 3D Llc Large array of upward pointing p-i-n diodes having large and uniform current
US7667999B2 (en) 2007-03-27 2010-02-23 Sandisk 3D Llc Method to program a memory cell comprising a carbon nanotube fabric and a steering element
US7982209B2 (en) 2007-03-27 2011-07-19 Sandisk 3D Llc Memory cell comprising a carbon nanotube fabric element and a steering element

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