JP5019192B2 - 半導体装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置を含む半導体装置に関する。

ほぼ直行して配置されたワード線とビット線との交点にセルが置かれ、セルを電流が流れるか否かで記憶されている情報を読み出す方式の不揮発性半導体記憶装置としては、例えば特許文献１に、セルにＴＭＲ（Tunneling Magnetoresistive）素子を用いる方式が記されている。この文献の様に、セルを流れる電流を検知する事により蓄えられている情報を読み出す方式の半導体記憶装置に於いては、前記特許文献１の図１に記されている様に、各々のセルの抵抗が変化する事で情報を蓄える素子と整流作用を持つ素子とが直列接続されていなければならない。

この様にセルを記憶素子と整流素子との直列接続としなければならない理由は、次の通りである。図２２に半導体記憶装置を模式的に示す。ここではワード線（図中ではＷＬと記す）とビット線（図中ではＢＬと記す）とが各々３本描いてある。図中に四角（Ｍと記す）で示したものが記憶素子であり、この記憶素子Ｍのみでセルが構成されているとする。例として、２本目のワード線（図中ではＷＬ２と記す）と２本目のビット線（図中ではＢＬ２と記す）との交点にあるセル（図中では破線の丸で囲んである）に、電流が流れるか否かを検知する事を考える。仮にこのセルが非導通状態であっても、周囲のセルが導通状態であれば、例えば図に於いて白い矢印で示す経路で電流が流れるので、着目するセルは導通状態と判断されてしまう。

これに対し、図２３に示す様にセルを記憶素子Ｍ（図中では四角で示す）と整流素子（図中では回路図に於けるダイオード記号で示す）との直列接続とすると、図中に破線の矢印で示す向きには電流が流れないので、白い矢印で示す様な経路で電流が流れる事はできなくなり、着目するセルが非導通状態であれば周囲のセルが導通状態であると否とに関わらず、そのセルの接続されているワード線とビット線とを結ぶ経路に電流は流れず、そのセルが導通状態であるか非導通状態であるかが正確に読み出される。

この様な理由により、セルを流れる電流を検知する事により蓄えられている情報を読み出す方式の半導体記憶装置に於いては、各々のセルを抵抗が変化する事で情報を蓄える素子と整流作用を持つ素子との直列接続とする必要がある。その為に構造が複雑となり、この事が微細化を妨げ、その結果として記憶密度の向上の障害となっていた。
特開２００４−１９３２８２号公報

本発明は、上記問題を解決するために成されたもので、その目的とするところは導通状態と非導通状態とが切り替わり、且つ導通状態に於いては整流作用を持つ記憶素子を提供する事でセルの構造を簡略化し、これによりセルの微細化を可能として十分に記憶密度の高い不揮発性半導体記憶装置を含む半導体装置を提供する事にある。

上記目的を達成するために、本発明の半導体装置の第１は、相互に平行に配置された金属よりなる第一の配線群と、前記第一の配線群と交差し且つ相互に平行に配置され、前記第一の配線群との各交差点の近傍に於いて可動とされた半導体よりなる第二の配線群と、前記第二の配線群をなす各配線と接合して形成され、前記第一の配線群をなす金属とは異なる仕事関数を持つ複数の金属領域とを有し、前記複数の金属領域と前記第二の配線群とはオーミック接合をなし、前記第一の配線群と第二の配線群とが接触した場合の各交点は整流性接合をなす半導体記憶装置を備える事を特徴とする。

また、本発明の半導体装置の第２は、相互に平行に配置された金属よりなる第一の配線群と、前記第一の配線群と交差し且つ相互に平行に配置され、前記第一の配線群との交差点の近傍に於いては可動である半導体領域を有し、前記交差点の近傍以外では前記第一の配線群をなす金属とは異なる仕事関数を持つ金属領域を有する第二の配線群とを有し、前記半導体領域と前記第二の配線群の金属領域とはオーミック接合をなし、前記第一の配線群と第二の配線群とが接触する場合の各交点は整流性接合をなす半導体記憶装置を備える事を特徴とする。

また、本発明の半導体装置の第３は、相互に平行に配置された半導体よりなり、端部において配線金属に接続された第一の配線群と、前記第一の配線群と交差し且つ相互に平行に配置され、前記第一の配線群との交差点の近傍に於いては可動であり、その仕事関数が前記第一の配線群をなす半導体との接合面における前記半導体の伝導帯下端と電子の真空準位との差よりも大きく且つ前記接合面における価電子帯上端と電子の真空準位との差よりも小さい金属で形成された第二の配線群とを有し、前記配線金属と前記第一の配線群とはオーミック接合をなし、前記第一の配線群と第二の配線群とが接触した場合の各交点は整流性接合をなす半導体記憶装置を備える事を特徴とする。

また、本発明の半導体装置の第４は、相互に平行に配置された第一の配線群と、前記第一の配線群と交差し且つ相互に平行に配置された第二の配線群と、前記第一の配線群と前記第二の配線群との各交差点に配置され、前記第一の配線群をなす各配線の一部分であり且つ可動である第一の半導体領域と、前記第一の配線群と前記第二の配線群との交差点に配置され、前記第二の配線群をなす各配線の一部分であり且つ前記第一の半導体領域とは逆の導電型を有する第二の半導体領域とを有し、前記第一の半導体領域とこれに接続する前記第一の配線群及び前記第二の半導体領域とこれに接続する前記第二の配線群とは夫々オーミック接合をなし、前記第一の半導体領域と第二の半導体領域とが接触した場合の交点は整流性接合をなす半導体記憶装置を備える事を特徴とする。

本発明の半導体装置は、一方が金属よりなり他方が半導体よりなるワード線とビット線との交点に於いて半導体である線は可動であり、その可動領域がワード線とビット線との他方と接触しているか否かで導通状態と非導通状態との切り替わる素子に於いて、ワード線とビット線との内で金属よりなる線と他方の電極部とが仕事関数の異なる金属で形成されている。

こうする事により、導通状態に於いてワード線とビット線との接合はショットキー接続、ワード線とビット線との内で半導体よりなる線と電極との接合は実質的にオーミック接続とすることが可能である。この様にすると、オーミック接続は整流特性を示さず近似的には電圧に比例する電流が流れるのに対し、ショットキー接続は整流特性を示す。それ故、導通状態と非導通状態との切り替わる事で情報を記憶する素子のみで、情報を記憶する素子と整流素子との直列接続と等価である素子が実現される。

本発明の他の半導体装置は、一方が金属よりなり他方が半導体よりなるワード線とビット線との交点に於いて金属である線は可動であり、その可動領域が半導体よりなる線と接触しているか否かで導通状態と非導通状態との切り替わる素子であって、ワード線とビット線との内で金属である線は、半導体よりなる線の禁制帯中にフェルミ準位がある金属で形成されている。

こうする事により、導通状態に於いて、ワード線とビット線との接合はショットキー接続となる。それ故、この様にすると導通状態と非導通状態との切り替わる事で情報を記憶する素子のみで、情報を記憶する素子と整流素子との直列接続と等価である素子が実現される。

本発明の他の半導体装置は、ワード線とビット線との交点に、ワード線とビット線との各々に接続された可動である半導体領域を設け、その半導体領域がワード線とビット線との双方を電気的に結合しているか否かで導通状態と非導通状態との切り替わる素子であって、二つの半導体領域は互いに逆の導電型として形成されている。

こうする事により、導通状態に於いてワード線とビット線との間にｐｎ接合が形成される。ｐｎ接合は整流特性を示すので、導通状態と非導通状態との切り替わる事で情報を記憶する素子のみで、情報を記憶する素子と整流素子との直列接続と等価である素子が実現される。

以下図面を用いて本発明の実施形態を詳細に説明する。また本発明は以下の実施形態に限定されるものではなく、種々変更して用いる事ができる。

（第１の実施形態）
本発明の実施形態に係る半導体（記憶）装置の模式的な斜視図を図１に、動作原理を図２に示す。この半導体装置は、ワード線とビット線とが金属よりなる配線群３と半導体よりなる配線群４とにより形成される。ワード線とビット線のどちらが半導体であってもよい。さらに、半導体配線群４と金属配線群３との交点に於いて、配線群４の各配線は可動であり、半導体配線群４と外部配線とをつなぐ金属領域（パッド）５の仕事関数と、金属配線群３をなす金属の仕事関数とが異なるように構成されている。

一般に、金属のフェルミ準位と、金属の外部のエネルギーレベル(外部のエネルギーレベルを電子の真空準位と言う)との差を、その金属の仕事関数と言うので、本発明の実施形態に係る半導体記憶装置に於いては両金属のフェルミ準位が異なると言い換える事ができる。一般に金属と半導体との接合に於いて、金属のフェルミ準位が、図３に示すように、半導体の禁制帯中にある、すなわち金属の仕事関数が半導体の伝導帯の下端と電子の真空準位との差よりも大きく且つ半導体の価電子帯の上端と電子の真空準位との差よりも小さいと、その接合はショットキー接合となり整流特性を示す。すなわち電流―電圧特性が電圧の極性に依存する。なお、上記の伝導帯の下端、価電子帯の上端とは、金属と半導体の接合面での値である。

半導体の多数キャリアが電子である場合には半導体の伝導帯の下端に、半導体の多数キャリアが正孔である場合には半導体の価電子帯の上端に、金属のフェルミ準位が近い程、電流―電圧特性の電圧の極性に対する依存性は弱まり、オーミック接合に近くなる。すなわち電圧の極性に関わらず、ほぼ同程度の電流が流れる様になる。

配線群４をなす半導体は、配線群３をなす配線と配線群４をなす配線との交点に於いて、自身の変形に伴う弾性エネルギーと、配線群３との間の原子間力に依る相互作用のエネルギーとの和により双安定性を持つ。図２に１つのセルの断面図を示す。図２（ａ）では配線群４をなす配線と配線群３をなす配線とが接触して居らず、これらの二者の間は非導通状態であり、図２（ｂ）では両者が接触して居りこれらの二者の間は導通状態である。

本発明の半導体記憶装置に於いては、配線群３をなす金属と、配線群４と外部の配線とをつなぐ金属領域５をなす金属とは仕事関数の異なる金属により形成されている。その結果として、これら二者と配線群４をなす配線との接合は、一方（交点）が整流特性を顕著に示し、他方（パッド部分）は実質的に整流特性を示さない様になっている。それ故、二群の配線群の交点に於いては導通状態と非導通状態とが切り替わり、且つ導通状態に於いては整流特性を示す。その結果として、導通状態と非導通状態との切り替わる素子が、二群の配線群の交点に配置してあるのみで、その交点にスイッチ素子と整流素子とが直列に接続されているのと等価になる。従って、導通状態か非導通状態かと言う事で情報の記憶を行う不揮発性半導体記憶装置が、従来例に比べるとはるかに簡略に実現される。

なお一般に、半導体の多数キャリアが電子である場合には半導体の伝導帯の下端から、半導体の多数キャリアが正孔である場合には半導体の価電子帯の上端から、金属のフェルミ準位が遠ざかるほど、整流素子の順方向に於ける電流の値は小さくなる。従って順方向に於いて大きな電流値を実現する為には、半導体の多数キャリアが電子である場合には半導体の伝導帯の下端に、半導体の多数キャリアが正孔である場合には半導体の価電子帯の上端に、金属のフェルミ準位が近い事が好ましい。

すなわち、金属の仕事関数が、半導体の多数キャリアが電子である場合には半導体の禁制帯中央と電子の真空準位との差よりも小さく、半導体の多数キャリアが正孔である場合には半導体の禁制帯中央と電子の真空準位との差よりも大きい事が好ましい。

なお金属のフェルミ準位が半導体の禁制帯に入らないと、すなわち金属のフェルミ準位が、半導体の多数キャリアが電子である場合には半導体の伝導帯の下端よりも上に、半導体の多数キャリアが正孔である場合には半導体の価電子帯の上端よりも下にあると、接合は整流特性を全く示さない理想的なオーミック接合となる。

すなわち金属の仕事関数が、半導体の多数キャリアが電子である場合には半導体の伝導帯の下端と電子の真空準位との差よりも小さく、半導体の多数キャリアが正孔である場合には半導体の価電子帯の上端と電子の真空準位との差よりも大きいと、接合は整流特性を全く示さない理想的なオーミック接合となる。

それ故、半導体よりなる配線群４と外部の配線とをつなぐ金属領域５と、金属よりなる配線群３とをなす金属の仕事関数は、一方（交点）は配線群４をなす半導体４との接合をショットキー接合とすべく、半導体４の禁制帯中にある必要があるが、他方（パッド部分）は半導体４の禁制帯には入らない事が、導通状態に於ける電流量を多くして読み出し速度を速める為に好ましい。

すなわち、両金属の仕事関数は、半導体の多数キャリアが電子である場合には半導体の伝導帯の下端と電子の真空準位との差よりも、半導体の多数キャリアが正孔である場合には半導体の価電子帯の上端と電子の真空準位との差よりも、一方が大きく他方が小さい事が好ましい。

なお、上記の説明より自明ではあるが、上記の例で使用される金属に関し、ショットキー接合を示す上で「望ましい仕事関数領域」を図３に示している。

またこの半導体記憶装置は、半導体基板１上に例えば酸化シリコン等の絶縁物層２が形成されており、絶縁物層２に埋め込まれて金属よりなる配線３が形成されている。金属配線３の上には空隙６を介して半導体よりなる配線４が形成されている。そして半導体配線４は外部の配線との接合部となる金属領域５に接続されている。なお、図１および図２に於いては層間絶縁膜や外部の配線等は省略してある。また、図１に於いては上部電極は省略してある。

この半導体記憶装置に於ける導通状態と非導通状態との切り替えは次の様に行う。非導通状態から導通状態への切り替えは、その切り替えを行うセル（配線３，４の交点）に接続されているワード線とビット線（即ち、配線３と４）との間に電圧を加える。すると配線３をなす金属と配線４をなす半導体とに逆符号の電荷が誘起され、それらの電荷の静電引力により両配線が引き合い、図２（ａ）に示す非導通状態から図２（ｂ）に示す導通状態へと切り替わる。

導通状態から非導通状態への切り替えは、その切り替えを行うセルに接続されている配線４と、上部電極７（図１に於いては図示していない）との間に電圧を加える。すると配線４をなす半導体と上部電極７とに逆符号の電荷が誘起され、それらの電荷の静電引力により配線４をなす半導体と上部電極７とが引き合い、図２（ｂ）に示す導通状態から図２（ａ）に示す非導通状態へと切り替わる。

次に、この不揮発性半導体記憶装置の製造方法について、以下に説明する。先ず、図４に示す様に、半導体基板１上に例えば化学的気相成長法（Chemical Vapor Deposition法、以下ではＣＶＤ法と記す）等の方法により、例えば厚さ１００ｎｍの酸化シリコン膜２を形成する。

次に図５に示す様に、例えばリアクティブ・イオン・エッチング法（Reactive Ion Etching法、以下ではＲＩＥ法と記す）等の方法により、酸化シリコン膜２に溝部８を形成する。溝部８が酸化シリコン膜２を貫通した場合は、例えば半導体基板１を昇温状態の酸素雰囲気に曝す等の方法により、前記溝部８の底部に酸化シリコン膜９を形成する。

次に図６に示す様に、例えばＣＶＤ法等の方法により、前記半導体基板全面に例えば厚さ２００ｎｍのタングステン膜１０を形成する。続いて、例えばケミカル・メカニカル・ポリッシング法（Chemical Mechanical Polishing法、以下ではＣＭＰ法と記す）等の方法により前記タングステン膜１０の表面を平坦化し、前記酸化シリコン膜２の表面を露出させる。

次に図７に示す様に、例えばＲＩＥ法等の方法により前記タングステン膜１０の表面を、例えば１０ｎｍエッチングして第一の配線群３を形成する。

次に図８に示す様に、例えばＣＶＤ法等の方法により、例えば厚さ２０ｎｍの窒化シリコン膜１１を堆積する。続いて、例えばＣＭＰ法等の方法を用いる事により、表面を平坦化して前記酸化シリコン膜２の表面を露出させ、犠牲層となる窒化シリコン膜１１を形成する。

次に図９に示す様に、例えばスピンコート法等の方法により半導体基板１全面に、例えば半導体カーボンナノチューブ膜を形成する。そして前記カーボンナノチューブ膜の一部を選択的に除去する事により、配線群４を形成する。

次に図１０に示す様に、例えばＣＶＤ法等の方法により、前記半導体基板全面に例えば厚さ２０ｎｍのタングステン膜を形成する。続いて例えばＲＩＥ法等の方法により、前記タングステン膜の一部を選択的に除去し、タングステン層１２を形成する。

次に図１１に示す様に、例えばＣＶＤ法等の方法により、例えば厚さ５０ｎｍの窒化シリコン膜１３を堆積する。続いて、例えばＣＭＰ法等の方法を用いる事により表面を平坦化して、前記タングステン層１２の表面を露出させ、犠牲層となる窒化シリコン膜１３を形成する。

次に図１２に示す様に、例えばＣＶＤ法等の方法により前記半導体基板全面に、例えば厚さ１００ｎｍのタングステン膜を形成する。続いて、例えばＲＩＥ法等の方法により前記タングステン膜の一部を選択的に除去し、上部電極７を形成する。

次に図１３に示す様に、例えば湿式処理等の方法により前記窒化シリコン膜１１および前記窒化シリコン膜１３を除去する。

続いて、例えば通常の配線工程と同様にして、配線群４と外部の配線との接合部５（図１に示される）を形成する。以後は従来技術と同様に、よく知られた層間絶縁膜形成工程や配線工程等を経て、図１に示す本発明の不揮発性半導体記憶装置を形成する（但し、図１では、上部電極７の図示が省略されている）。

本実施形態に於いては、不揮発性半導体装置のみの形成工程を示したが、不揮発性半導体記憶装置の他に、電界効果トランジスタやバイポーラ型トランジスタや単一電子トランジスタ等の能動素子、または抵抗体やダイオードやインダクタやキャパシタ等の受動素子、または例えば強誘電体を用いた素子や磁性体を用いた素子をも含む半導体装置の一部として不揮発性半導体記憶装置を形成する場合にも用いる事ができる。ＯＥＩＣ(オプト・エレクトリカル・インテグレーテッド・サーキット)やＭＥＭＳ(マイクロ・エレクトロ・メカニカル・システム)の一部として、不揮発性半導体記憶装置を形成する場合についても同様である。半導体装置に不揮発性半導体記憶装置の周辺回路を含んで良い事は言うまでも無い。

また、本実施形態では通常の半導体基板上に形成する場合を例に取って説明したが、ＳＯＩ型基板上に形成する場合も同様であり、同様の効果が得られる。また、本実施形態では、配線群３をなす配線を相互に分割する絶縁膜として酸化シリコンを用いたが、これに限るものではなく、窒化シリコンまたは酸化窒化シリコン等としても良い。犠牲層を形成する為に形成した窒化シリコン膜についても、必ずしもそれが窒化シリコン膜である必要はなく、酸化シリコンまたは酸化窒化シリコン等としても良い。

また、本実施形態では、配線群３を形成する為の金属としてタングステンを用いたが、この事に必然性はなく他の金属を用いてもよい。但しタングステンは耐熱性に優れるのでこの後の工程に高温の工程を設定してもよく、形成工程の構築の自由度が増すと言う利点がある。

また、本実施形態では配線群４を形成する為の半導体としてカーボンナノチューブを用いたがこの事に必然性は無く、例えばシリコン等の他の半導体を用いてもよい。シリコンは物性がよく知られているので、例えば配線の抵抗を減らして動作速度を高める為に、少なくとも一部に不純物を含有させる場合に、それが容易である等の利点がある。一方、カーボンナノチューブは機械的な強度が強いので、本発明の半導体装置の様に機械的な可動領域に用いるのに良いと言う利点を持つ。

また、本実施形態の図面に於いては配線群４を形成する為のカーボンナノチューブは配線群３とほぼ直行する方向に配向されているが、この事は本質的ではなく様々の向きのカーボンナノチューブが混在していても構わない。しかし本実施形態に示した向きに配向されていると配線群３の抵抗が低減される為、半導体記憶装置の動作速度が速まると言う利点がある。

また、カーボンナノチューブに対しては、多数キャリアが正孔である場合のＴｉに対するショットキーバリアの障壁が約０．３ｅＶとの報告がある（J. Appenzeller, J. Knoch, R. Martel, V. Derycke, S. Wind, Ph. Avouris, “Short-channel effects in Schottky barrier carbon nanotube field-effect transistors,” in Technical Digest of International Electron Device Meeting 2002, pp.285-288）。また、Ｔｉの仕事関数値は約４．３ｅＶである（“Handbook of Chemistry and Physics” by D. R. Lide, 75th edition CRC Press 1995）。これより、カーボンナノチューブの価電子帯上端と電子の真空準位との差は約４．６ｅＶであるということができる。また、カーボンナノチューブの禁制帯幅はチューブの直径や構造等に依存するが、典型的には約０．５ｅＶ程度である(R. Saito, G. Dresselhaus, M. S. Dresselhaus, “Electronic structure of double-layer graphene tubules,” in Journal of Applied Physics vol. 73 no. 2 (1993) pp.494-500)。これより、カーボンナノチューブの伝導帯下端と電子の真空準位との差は約４．１ｅＶであることがわかる。

これらに鑑みると、カーボンナノチューブの多数キャリアが電子である場合には、仕事関数が４．１ｅＶ以下の金属との接合は理想的なオーミック接合となり、カーボンナノチューブの多数キャリアが正孔である場合には、仕事関数が４．６ｅＶ以上の金属との接合は理想的なオーミック接合となる事がわかる。

上に記した様に、配線群４と配線群３との接合はショットキー接合である必要があるが、配線群４と金属領域５との接合はオーミック接合である事が好ましい。それ故、金属領域５を構成する材料は、カーボンナノチューブの多数キャリアが電子である場合には、Ｃａ、Ｃｅ、Ｃｓ、Ｅｕ、Ｇｄ、Ｈｆ、Ｋ、Ｌｉ、Ｌｕ、Ｍｇ、Ｍｎ、Ｎａ、Ｎｄ、Ｒｂ、Ｓｃ、Ｓｍ、Ｓｒ、Ｔｂ、Ｔｈ、Ｔｌ、Ｕ、Ｙ、Ｚｒの何れかである事が好ましく、カーボンナノチューブの多数キャリアが正孔である場合には、Ａｇ、Ａｕ、Ｂｅ、Ｃｏ、Ｃｕ、Ｆｅ、Ｉｒ、Ｍｏ、Ｎｉ、Ｏｓ、Ｐｄ、Ｐｔ、Ｒｅ、Ｒｈ、Ｒｕ、Ｓｂ、Ｔａ、Ｗ、Ｚｎの何れかである事が好ましい（“Handbook of Chemistry and Physics” by D. R. Lide, 75th edition CRC Press 1995）。

また、カーボンナノチューブは特定の金属の触媒を用いる事により効率的に形成される事が知られている(斉藤弥八、坂東俊治著「カーボンナノチューブの基礎」コロナ社、1998年)。それ故、本実施形態とは異なり図８に示す工程に引き続いて、配線群４と外部の配線との接合部となる金属領域５を形成し、それを触媒としてカーボンナノチューブを形成するとカーボンナノチューブが効率よく形成されると言う利点がある。

この事に鑑みると、配線群４と外部の配線との接合部となる金属領域５は、カーボンナノチューブの多数キャリアが電子である場合には、Ｃｅ、Ｇｄ、Ｌｕ、Ｎｄ、Ｔｂ、Ｙの何れかである事が更に好ましく、カーボンナノチューブの多数キャリアが正孔である場合には、Ｃｏ、Ｆｅ、Ｎｉ、Ｐｄ、Ｐｔ、Ｒｈの何れかである事が更に好ましい(斉藤弥八、坂東俊治著「カーボンナノチューブの基礎」コロナ社、1998年)。

また、本実施形態では配線群４は半導体であるカーボンナノチューブを用いて形成したが、カーボンナノチューブはその直径やカイラリティー(チューブを形成する炭素の六員環のチューブに対する向き)により半導体にも金属にもなる。配線群３との接合の形成される領域の近傍に於いては、そこにショットキー接合を形成する為に半導体である必要があるが、それ以外の領域は半導体である必要はなく、金属的であると抵抗が低減されて読み出し速度の向上が図られると言う利点がある。それ故、配線群４を形成するカーボンナノチューブの直径またはカイラリティーを制御して、配線群３との交点の近傍は半導体であり、それ以外の領域は金属となる様にすることが考えられる。また、交点の近傍は、例えばカーボンナノチューブ等の半導体を用いて形成し、それ以外は金属を用いて形成することが考えられる。

上記のように構成すると、本実施形態の場合と同様に、導通状態と非導通状態とが切り替わる事で情報を記憶する素子のみで、その様なスイッチ素子と整流作用を持つ素子との直列接続と等価になる構成が実現できる。さらにそれに加えて、配線群４の抵抗が低減される為に読み出し速度が速まる事の結果として、半導体装置の高速動作が可能になると言う利点が生じる。

この場合にも、配線群３と配線群４との接合の順方向電流が大きくなる事に鑑みると、配線群３を形成する金属と配線群４の金属領域との仕事関数は、配線群４の半導体領域の多数キャリアが電子である場合には、配線群４の半導体領域の禁制帯中央と電子の真空準位との差よりも小さい事が好ましく、配線群４の半導体領域の多数キャリアが正孔である場合には、配線群４の半導体領域の禁制帯中央と電子の真空準位との差よりも大きい事が好ましい。

更に、配線群４の半導体領域と配線群３を形成する金属との接合がショットキー接合に、配線群４の半導体領域と配線群４の金属領域との接合がオーミックになる為には、配線群３を形成する金属と配線群４の金属領域との仕事関数は、配線群４の半導体領域の多数キャリアが電子である場合には、配線群４の半導体領域の伝導帯下端と電子の真空準位との差よりも、前者が大きく後者が小さい事が好ましい。また、配線群４の半導体領域の多数キャリアが正孔である場合には、配線群４の半導体領域の価電子帯上端と電子の真空準位との差よりも、前者が小さく後者が大きいことが好ましい。

それ故、配線群４の金属領域を形成する金属は、配線群４の半導体領域の多数キャリアが電子である場合には、Ｃａ、Ｃｅ、Ｃｓ、Ｅｕ、Ｇｄ、Ｈｆ、Ｋ、Ｌｉ、Ｌｕ、Ｍｇ、Ｍｎ、Ｎａ、Ｎｄ、Ｒｂ、Ｓｃ、Ｓｍ、Ｓｒ、Ｔｂ、Ｔｈ、Ｔｌ、Ｕ、Ｙ、Ｚｒの何れかである事が好ましく、配線群４の多数キャリアが正孔である場合には、Ａｇ、Ａｕ、Ｂｅ、Ｃｏ、Ｃｕ、Ｆｅ、Ｉｒ、Ｍｏ、Ｎｉ、Ｏｓ、Ｐｄ、Ｐｔ、Ｒｅ、Ｒｈ、Ｒｕ、Ｓｂ、Ｔａ、Ｗ、Ｚｎの何れかである事が好ましい。

また、本実施形態では上部電極７は配線群３および配線群４全体を覆う様に一体として形成したが、例えば図１４に示す様に複数に分割されていてもよい。特に図１４に示す様に配線群３を形成する配線毎に分割して上部電極を形成すると、他のセルの導通状態と非導通状態とを切り替えずに、特定のセルのみを導通状態から非導通状態に切り替える事が可能になると言う利点がある。一方、本実施形態に示した様に上部電極を一体として形成すると回路構成が簡略化されると言う別の利点がある。

また、本実施形態では配線群４と外部の配線との接合部分に金属領域５を形成したが、この様な金属領域５を形成せずに配線群４と外部の配線とを直接に接合してもよい。そうすると製造工程が簡略化されると言う利点がある。一方、本実施形態に示した様に、金属領域５を形成しておくと、層間絶縁膜にコンタクト孔を開孔する工程に於いて、コンタクト孔の下は全て金属となるのでエッチングの選択比が大きくとれる為に製造工程の制御が容易になると言う利点がある。

また、コンタクト孔に関しては言及していないが、自己整合コンタクトを形成する事も可能である。自己整合コンタクトを用いると素子の面積を低減する事ができるので、集積度の向上が図られる。また、本実施形態では、配線の為の金属層の形成には言及していないが、例えばＣｕ（銅）等の金属を用いる事ができる。殊にＣｕは抵抗率が低いので低抵抗配線が実現できる。

（第２の実施形態）
次に本発明の半導体装置の第２の実施形態を説明する。本実施形態の半導体（記憶）装置を図１５に示す。この半導体記憶装置は第１の実施形態に示した半導体記憶装置とは異なり、半導体よりなる配線群１５は基板に埋め込まれる形で形成されており、金属よりなる配線群１６はその上に形成されている事に特徴がある。

またこの半導体記憶装置は、半導体基板１上に例えば酸化シリコン等の絶縁物層１４が形成されており、絶縁物層１４に挟まれて半導体よりなる配線群１５が形成されている。半導体よりなる配線群１５の上には空隙を介して金属よりなる配線群１６が形成されている。なお、この図に於いては層間絶縁膜や外部の配線や外部の配線との接合領域等は省略してある。

次に、この半導体記憶装置の製造方法について以下に説明する。先ず図１６に示す様に、例えばp型半導体基板１の表面に、例えばＲＩＥ法等の異方性エッチングを施す事により溝を形成し、例えば酸化シリコン等の絶縁物で埋め込む事により酸化シリコン層１４を形成する。

次に図１７に示す様に、例えばＡｓイオンを、例えば５０ｋｅＶのエネルギーに加速し、例えば５×１０¹⁵ｃｍ² の濃度で前記半導体基板１に注入する。そして例えば１０５０℃、３０秒の熱工程を加える事でn型領域を形成する。続いて例えばＲＩＥ法等の方法を用いる事で半導体基板の表面を例えば２０ｎｍエッチングする。続いて例えばエピタキシャル成長等の方法により、前記ｎ型領域の表面に、例えば厚さ１０ｎｍの半導体層を形成する。この半導体層は理想的には不純物は含まないが、Ａｓイオン注入により形成されたｎ型層と接しているので、多数キャリアは電子となる。この様にして半導体よりなる配線群１５を形成する。

次に図１８に示す様に、例えばＣＶＤ法等の方法により、例えば厚さ２０ｎｍの窒化シリコン膜１１を堆積する。続いて例えばＣＭＰ法等の方法を用いる事により、表面を平坦化して前記酸化シリコン層１４の表面を露出させ、犠牲層となる窒化シリコン膜１１を形成する。

次に図１９に示す様に、例えばスピンコート法等の方法により半導体基板１全面に、例えば金属カーボンナノチューブ膜を形成する。そして前記カーボンナノチューブ膜の一部を選択的に除去する事により、配線群１６を形成する。

以後は第１の実施形態の製造工程と同様に、セルを導通状態から非導通状態へと切り替える為の上部電極の形成工程を施し、従来技術と同様に層間絶縁膜形成工程や配線工程等を経て、図１５に示す本発明の不揮発性半導体記憶装置を形成する。

本実施形態は、第１の実施形態に示した半導体記憶装置と異なり、金属よりなる配線群がカーボンナノチューブで、半導体よりなる配線群が基板中に形成されている。この様に半導体よりなる配線群を基板中に形成すると、断面積を大きく形成する事が可能である事、金属よりなる配線群との接合を形成する領域以外の領域は不純物を高濃度に含有させる事が可能である事、等の理由により、半導体よりなる配線群の抵抗が低減され、その結果として半導体記憶装置の動作速度が速まると言う利点がある。

本実施形態に於いては、金属よりなる配線群は金属カーボンナノチューブで形成したが、この事は本質的ではなく他の金属を用いて形成してもよい。但し、カーボンナノチューブは機械的な強度が強いので、本発明の半導体装置の様に機械的な可動領域に用いるのに良いと言う利点を持つ。

セルの導通状態に於いて高い電流値を実現する為には、第１の実施形態に関して記した様に、金属よりなる配線群１６を形成する金属の仕事関数が、半導体よりなる配線群１５の多数キャリアが電子である場合には、半導体よりなる配線群１５の禁制帯中央と電子の真空準位との差よりも小さく、半導体よりなる配線群１５の多数キャリアが正孔である場合には半導体よりなる配線群１５の禁制帯中央と電子の真空準位との差よりも大きい事が好ましい。

本実施形態に於いては、半導体よりなる配線群１５と配線金属との接合部に関しては言及していないが、この接合は実質的にオーミック接合となっている必要がある。それ故、配線金属との接合部近傍のみは、例えばＡｓ等のＶ族の不純物を上記に加えて注入する、あるいは表面近傍に形成されている不純物濃度の低い領域を貫く様に配線孔を開孔する必要がある。

また、本実施形態に於いては、半導体よりなる配線群１５はｎ型としたが、この事は本質的ではなくｐ型であってもよい。本実施形態に於いても、第１の実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。

（第３の実施形態）
次に本発明の半導体装置の第３の実施形態を説明する。本実施形態の半導体（記憶）装置を図２０に示す。この半導体記憶装置は第１の実施形態および第２の実施形態に示した半導体記憶装置とは異なり、半導体よりなる配線群１５が基板に埋め込まれる形で形成されており、その上に配線群１５とは逆の導電型の半導体よりなる配線群１７が形成されている事に特徴がある。

また、この半導体記憶装置は、半導体基板１上に例えば酸化シリコン等の絶縁物層１４が形成されており、絶縁物層１４に挟まれて半導体よりなる配線群１５が形成されている。半導体よりなる配線群１５の上には空隙を介して配線群１５とは逆の導電型の半導体よりなる配線群１７が形成されている。なお、この図に於いては層間絶縁膜や外部の配線や外部の配線との接合領域等は省略してある。

次にこの半導体記憶装置の製造方法について以下に説明する。第２の実施形態の図１８に示す工程に引き続いて、図２１に示す様に例えばＣＶＤ法等の方法により、半導体基板１全面に、例えば直径２ｎｍのp型シリコン細線の膜を形成する。そして前記シリコン細線の一部を選択的に除去する事により、配線群１７を形成する。

以後は第１の実施形態の製造工程と同様に、セルを導通状態から非導通状態へと切り替える為の上部電極の形成工程を施し、従来技術と同様に層間絶縁膜形成工程や配線工程等を経て図２０に示す本発明の不揮発性半導体記憶装置を形成する。

本実施形態は、第１の実施形態および第2の実施形態に示した半導体記憶装置とは異なり、半導体よりなる配線群１５が基板に埋め込まれる形で形成されており、その上に配線群１５とは逆の導電型の半導体よりなる配線群１７が形成されている。この様にすると導通状態では配線群１５と配線群１７との接合はｐｎ接合となるので整流特性を示す。それ故、導通状態と非導通状態との切り替わる事で情報を記憶する素子のみで、情報を記憶する素子と整流素子との直列接続と等価である素子が実現される。

この場合にも、配線群１５と配線群１７との接合の順方向電流を大きくする事に鑑みると、配線群１５および配線群１７と接合されている金属の仕事関数は、接合されている半導体領域の多数キャリアが電子である場合には、半導体領域の禁制帯中央と電子の真空準位との差よりも小さい事が好ましく、接合されている半導体領域の多数キャリアが正孔である場合には、半導体領域の禁制帯中央と電子の真空準位との差よりも大きい事が好ましい。

本実施形態に於いては、基板に埋め込まれて形成された半導体よりなる配線群１５はｎ型、その上に設けられた半導体よりなる配線群１７はp型、としたが、この事は本質的ではなく、逆に基板に埋め込まれて形成された半導体よりなる配線群１５はp型、その上に設けられた半導体よりなる配線群１７はn型としてもよい。

また、本実施形態に於いては基板の上に設けられた半導体よりなる配線群はシリコンの細線で形成したが、この事は本質的ではなく、例えばシリコンの薄膜ないし他の半導体で形成しても良い。本実施形態に於いても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。

本発明の実施形態に係る半導体記憶装置を説明する為の模式的斜視図 本発明の実施形態に係る半導体記憶装置の動作を説明する為の断面図 本発明の実施形態に係る半導体記憶装置における、金属材料の仕事関数と半導体材料のエネルギーレベルの関係を説明するための図 本発明の第１の実施形態に係る半導体記憶装置の製造工程を説明する為の模式図 図４に続く工程を説明する為の模式図 図５に続く工程を説明する為の模式図 図６に続く工程を説明する為の模式図 図７に続く工程を説明する為の模式図 図８に続く工程を説明する為の模式図 図９に続く工程を説明する為の模式図 図１０に続く工程を説明する為の模式図 図１１に続く工程を説明する為の模式図 図１２に続く工程を説明する為の模式図 図１３に続く工程を説明する為の模式図 本発明の第２の実施形態に係る半導体記憶装置を説明する為の模式図 本発明の第２の実施形態に示す半導体記憶装置の製造工程を説明する為の模式図 図１６に続く工程を説明する為の模式図 図１７に続く工程を説明する為の模式図 図１８に続く工程を説明する為の模式図 本発明の第３の実施形態に示す半導体記憶装置を説明する為の模式図 本発明の第３の実施形態に示す半導体記憶装置の製造工程を説明する為の模式図 従来の半導体記憶装置の問題点を説明する為の模式図 従来の半導体記憶装置の問題点を説明する為の模式図

符号の説明

１…半導体基板
２…酸化シリコン膜
３…金属よりなる配線群
４…半導体よりなる配線群
５…金属領域
６…空隙
７…上部電極
８…溝部
９…酸化シリコン膜
１０…タングステン膜
１１…窒化シリコン膜
１２…タングステン層
１３…窒化シリコン膜
１４…酸化シリコン層
１５…半導体よりなる配線群
１６…金属よりなる配線群
１７…配線群１５とは逆の導電型の半導体よりなる配線群

Claims (19)

1. 相互に平行に配置された金属よりなる第一の配線群と、
   前記第一の配線群と交差し且つ相互に平行に配置され、前記第一の配線群との各交差点の近傍に於いて可動とされた半導体よりなる第二の配線群と、
   前記第二の配線群をなす各配線と接合して形成され、前記第一の配線群をなす金属とは異なる仕事関数を持つ複数の金属領域と、
   を有し、前記複数の金属領域と前記第二の配線群とはオーミック接合をなし、前記第一の配線群と第二の配線群とが接触した場合の各交点は整流性接合をなす半導体記憶装置を備える事を特徴とする半導体装置。
2. 前記第二の配線群をなす半導体の多数キャリアが電子であり、前記第一の配線群及び前記複数の金属領域の仕事関数が、何れも前記第二の配線群をなす半導体の前記金属領域との接合面における禁制帯中央と電子の真空準位との差よりも小さく、少なくとも一方は前記第二の配線群をなす半導体の前記金属領域との接合面における伝導帯下端と真空準位との差より大きい事を特徴とする請求項１に記載の半導体装置。
3. 前記金属領域をなす金属の仕事関数は、前記第二の配線群をなす半導体の前記金属領域との接合面における伝導帯下端と電子の真空準位との差よりも小さく、前記第一の配線群をなす金属の仕事関数は、前記第二の配線群をなす半導体の前記金属領域との接合面における伝導帯下端と電子の真空準位との差よりも大きい事を特徴とする請求項２に記載の半導体装置。
4. 前記第二の配線群が炭素を含み、且つ前記金属領域をなす金属が、Ｃａ、Ｃｅ、Ｃｓ、Ｅｕ、Ｇｄ、Ｈｆ、Ｋ、Ｌｉ、Ｌｕ、Ｍｇ、Ｍｎ、Ｎａ、Ｎｄ、Ｒｂ、Ｓｃ、Ｓｍ、Ｓｒ、Ｔｂ、Ｔｈ、Ｔｌ、Ｕ、Ｙ、Ｚｒの何れかである事を特徴とする請求項３に記載の半導体装置。
5. 前記第二の配線群が炭素を含み、且つ前記金属領域をなす金属が、Ｃｅ、Ｇｄ、Ｌｕ、Ｎｄ、Ｔｂ、Ｙの何れかである事を特徴とする請求項３に記載の半導体装置。
6. 前記第二の配線群をなす半導体の多数キャリアが正孔であり、前記第一の配線群及び前記金属領域をなす金属の仕事関数が、何れも前記第二の配線群をなす半導体の前記金属領域との接合面における禁制帯中央と電子の真空準位との差よりも大きく、少なくとも一方は前記第二の配線群をなす半導体の前記金属領域との接合面における価電子帯上端と真空準位との差より小さい事を特徴とする請求項１に記載の半導体装置。
7. 前記第一の配線群をなす金属の仕事関数は、前記第二の配線群をなす半導体の前記金属領域との接合面における価電子帯上端と電子の真空準位との差よりも小さく、前記金属領域の仕事関数は前記第二の配線群をなす半導体の前記金属領域との接合面における価電子帯上端と電子の真空準位との差より大きい事を特徴とする請求項６に記載の半導体装置。
8. 前記第二の配線群が炭素を含み、前記金属領域をなす金属が、Ａｇ、Ａｕ、Ｂｅ、Ｃｏ、Ｃｕ、Ｆｅ、Ｉｒ、Ｍｏ、Ｎｉ、Ｏｓ、Ｐｄ、Ｐｔ、Ｒｅ、Ｒｈ、Ｒｕ、Ｓｂ、Ｔａ、Ｗ、Ｚｎの何れかである事を特徴とする請求項７に記載の半導体装置。
9. 前記第二の配線群が炭素を含み、且つ前記金属領域をなす金属が、Ｃｏ、Ｆｅ、Ｎｉ、Ｐｄ、Ｐｔ、Ｒｈの何れかである事を特徴とする請求項７に記載の半導体装置。
10. 相互に平行に配置された金属よりなる第一の配線群と、
    前記第一の配線群と交差し且つ相互に平行に配置され、前記第一の配線群との交差点の近傍に於いては可動である半導体領域を有し、前記交差点の近傍以外では前記第一の配線群をなす金属とは異なる仕事関数を持つ金属領域を有する第二の配線群と、
    を有し、前記半導体領域と前記第二の配線群の金属領域とはオーミック接合をなし、前記第一の配線群と第二の配線群とが接触する場合の各交点は整流性接合をなす半導体記憶装置を備える事を特徴とする半導体装置。
11. 前記第二の配線群に於ける前記半導体領域の多数キャリアが電子であり、且つ前記第一の配線群および前記第二の配線群の前記金属領域の仕事関数が、何れも前記第二の配線群に於ける半導体領域の前記金属若しくは前記金属領域との接合面における禁制帯中央と電子の真空準位との差よりも小さく、少なくとも一方は前記第二の配線群をなす半導体の前記接合面における伝導帯下端と真空準位との差より大きい事を特徴とする請求項１０に記載の半導体装置。
12. 前記第二の配線群が炭素を含み、且つ前記第二の配線群の金属領域をなす金属が、Ｃａ、Ｃｅ、Ｃｓ、Ｅｕ、Ｇｄ、Ｈｆ、Ｋ、Ｌｉ、Ｌｕ、Ｍｇ、Ｍｎ、Ｎａ、Ｎｄ、Ｒｂ、Ｓｃ、Ｓｍ、Ｓｒ、Ｔｂ、Ｔｈ、Ｔｌ、Ｕ、Ｙ、Ｚｒの何れかである事を特徴とする請求項１１に記載の半導体装置。
13. 前記第二の配線群に於ける前記半導体領域の多数キャリアが正孔であり、且つ前記第一の配線群および前記第二の配線群の前記金属領域の仕事関数が、何れも前記第二の配線群に於ける前記半導体領域の前記金属若しくは前記金属領域との接合面における禁制帯中央と電子の真空準位との差よりも大きく、少なくとも一方は前記第二の配線群をなす半導体の前記接合面における価電子帯上端と真空準位との差より小さい事を特徴とする請求項１０に記載の半導体装置。
14. 前記第二の配線群が炭素を含み、且つ前記第二の配線群の金属領域をなす金属が、Ａｇ、Ａｕ、Ｂｅ、Ｃｏ、Ｃｕ、Ｆｅ、Ｉｒ、Ｍｏ、Ｎｉ、Ｏｓ、Ｐｄ、Ｐｔ、Ｒｅ、Ｒｈ、Ｒｕ、Ｓｂ、Ｔａ、Ｗ、Ｚｎの何れかである事を特徴とする請求項１３に記載の半導体装置。
15. 相互に平行に配置された半導体よりなり、端部において配線金属に接続された第一の配線群と、
    前記第一の配線群と交差し且つ相互に平行に配置され、前記第一の配線群との交差点の近傍に於いては可動であり、その仕事関数が前記第一の配線群をなす半導体との接合面における前記半導体の伝導帯下端と電子の真空準位との差よりも大きく且つ前記接合面における価電子帯上端と電子の真空準位との差よりも小さい金属で形成された第二の配線群と、
    を有し、
    前記配線金属と前記第一の配線群とはオーミック接合をなし、前記第一の配線群と第二の配線群とが接触した場合の各交点は整流性接合をなす半導体記憶装置を備える事を特徴とする半導体装置。
16. 前記第一の配線群をなす半導体の多数キャリアが電子であり、前記第二の配線群の仕事関数が、前記第一の配線群をなす半導体の前記接合面における禁制帯中央と電子の真空準位との差よりも小さい事を特徴とする請求項１５に記載の半導体装置。
17. 前記第一の配線群をなす半導体の多数キャリアが正孔であり、前記第二の配線群の仕事関数が、前記第一の配線群をなす半導体の前記接合面における禁制帯中央と電子の真空準位との差よりも大きい事を特徴とする請求項１５に記載の半導体装置。
18. 相互に平行に配置された第一の配線群と、
    前記第一の配線群と交差し且つ相互に平行に配置された第二の配線群と、
    前記第一の配線群と前記第二の配線群との各交差点に配置され、前記第一の配線群をなす各配線の一部分であり且つ可動である第一の半導体領域と、
    前記第一の配線群と前記第二の配線群との交差点に配置され、前記第二の配線群をなす各配線の一部分であり且つ前記第一の半導体領域とは逆の導電型を有する第二の半導体領域と、
    を有し、前記第一の半導体領域とこれに接続する前記第一の配線群及び前記第二の半導体領域とこれに接続する前記第二の配線群とは夫々オーミック接合をなし、前記第一の半導体領域と第二の半導体領域とが接触した場合の交点は整流性接合をなす半導体記憶装置を備える事を特徴とする半導体装置。
19. 前記第一および第二の配線群の内で、前記半導体領域の内の多数キャリアが電子である方と結合されている金属配線を含む配線群は、多数キャリアが電子である前記半導体領域をなす半導体の前記金属配線との接合面における禁制帯中央と電子の真空準位との差よりも小さい仕事関数を持つ金属で形成された金属配線を含み、
    前記第一および第二の配線群の内で、前記半導体領域の内の多数キャリアが正孔である方と結合されている金属配線を含む配線群は、多数キャリアが正孔である前記半導体領域をなす半導体の前記金属配線との接合面における禁制帯中央と電子の真空準位との差よりも大きい仕事関数を持つ金属で形成された金属配線を含む事を特徴とする請求項１８に記載の半導体装置。

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