JP5695417B2 - 逆方向リークが減少した3次元の読み書きセルとそれを作る方法 - Google Patents
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Description
本願は、その全体が本願明細書において参照により援用されている、2007年6月29日に出願された米国特許出願第11/819,895号(特許文献1)および第11/819,989号(特許文献2)の利益を主張する。
単一メモリレベルの製造が詳しく記載される。付加的なメモリレベルを積み重ねることができ、それぞれ、その下の1つの上にモノリシック的に形成される。この実施形態では、多結晶質および/またはアモルファスの半導体抵抗器が切り替わり可能な記憶素子として役立ち、ダイオードが選択素子として役立つ。
絶縁層102が基板100上に形成される。絶縁層102は、酸化ケイ素、窒化ケイ素、高絶縁膜(high-dielectric film)、Si−C−O−H膜、または他の任意の適切な絶縁材料であり得る。
堆積させられるべき次の層は伝導層106である。伝導層106は、タングステン、あるいは、タンタル、チタン、銅、コバルト、またはそれらの合金を含む他の材料などの、当該技術分野において知られている任意の伝導性材料を含むことができる。
次に、誘電体材料108が導体レール200の上および間に堆積させられる。誘電体材料108は、酸化ケイ素、窒化ケイ素、またはオキシ窒化ケイ素などの任意の公知の電気絶縁材料であり得る。1つの好ましい実施形態では、二酸化ケイ素が誘電体材料108として用いられる。
真性層114は、当該技術分野において知られている任意の方法により形成され得る。層114は、シリコン、ゲルマニウム、あるいはシリコンまたはゲルマニウムの任意の合金であることができて、約110および約330nmの間の、好ましくは約200nmの厚さを有する。
前述したように、この例ではチタンがシリサイド形成金属層120に使用されると仮定されているが、コバルトを含む他の金属が代わりに使用され得る。従って、チタンシリサイド層124は、代わりに、コバルトシリサイドなどの他の何らかのシリサイドであり得る。
Claims (25)
- 不揮発性記憶装置であって、
半導体ダイオード選択素子と、
メモリ状態を維持するように構成された半導体スイッチング素子と、
前記半導体ダイオード選択素子と前記半導体スイッチング素子との間に位置する少なくとも1つの伝導層と、
前記半導体ダイオード選択素子と物理的に直接接触するC49相結晶化テンプレート層と、を備え、
前記半導体ダイオード選択素子を前記C49相結晶化テンプレート層と直接接触させて結晶化し、前記C49相結晶化テンプレート層が結晶化を促進し、
前記半導体ダイオード選択素子、前記少なくとも1つの伝導層および前記半導体スイッチング素子を直列に配列して、不揮発性メモリセルを構成し、
前記不揮発性メモリセルと電気接触する第1の電極および第2の電極をさらに備え、
使用時に、前記不揮発性メモリセルの半導体スイッチング素子は、印加された電気パルスに応答して第1の抵抗率状態から第1の抵抗率状態とは異なる第2の抵抗率状態に切り替わり、
前記半導体ダイオード選択素子は、印加された電気パルスに応答しては第1の抵抗率状態から第2の抵抗率状態に切り替わらない不揮発性記憶装置。 - 請求項1記載の不揮発性記憶装置において、
前記少なくとも1つの伝導層は、窒化チタン層を含む不揮発性記憶装置。 - 請求項1記載の不揮発性記憶装置において、
前記半導体スイッチング素子は、抵抗器を含む不揮発性記憶装置。 - 請求項3記載の不揮発性記憶装置において、
前記半導体スイッチング素子は、アモルファス、多結晶質、または組み合わせアモルファスおよび多結晶質第IV族半導体抵抗器を含み、
前記半導体ダイオード選択素子は、結晶化された多結晶質第IV族半導体ダイオードを含み、
前記少なくとも1つの伝導層は、前記半導体ダイオード選択素子および前記半導体スイッチング素子の両方と接触する不揮発性記憶装置。 - 請求項4記載の不揮発性記憶装置において、
前記C49相結晶化テンプレート層は、シリサイドを含む不揮発性記憶装置。 - 請求項1記載の不揮発性記憶装置において、
前記半導体スイッチング素子および前記半導体ダイオード選択素子を前記第1の電極と前記第2の電極との間で支柱に配列する不揮発性記憶装置。 - 請求項1記載の不揮発性記憶装置において、
前記半導体ダイオード選択素子は印加された電気パルスに応答しては変化しない低抵抗率状態に形成され、前記半導体スイッチング素子は印加された電気パルスに応答して変化する高抵抗率状態に形成される不揮発性記憶装置。 - 請求項7記載の不揮発性記憶装置において、
第2の電気パルスの印加によって、前記半導体スイッチング素子を第2の抵抗率状態から第1の抵抗率状態に切り替えるようになっている不揮発性記憶装置。 - 不揮発性記憶装置であって、
半導体ダイオード選択素子と、
メモリ状態を維持するように構成された半導体スイッチング素子と、
前記半導体ダイオード選択素子と前記半導体スイッチング素子との間に位置する少なくとも1つの伝導層と、
前記半導体ダイオード選択素子と電気接触する第1の電極と、
前記半導体スイッチング素子と電気接触する第2の電極と、
前記半導体ダイオード選択素子と物理的に直接接触するC49相結晶化テンプレート層と、を備え、
前記半導体ダイオード選択素子を前記C49相結晶化テンプレート層と直接接触させて結晶化し、前記C49相結晶化テンプレート層が結晶化を促進し、
前記半導体スイッチング素子、前記少なくとも1つの伝導層および前記半導体ダイオード選択素子を前記第1の電極と前記第2の電極との間で支柱に直列で配列し、
使用時に、前記半導体スイッチング素子は、印加された電気パルスに応答して第1の抵抗率状態から第1の抵抗率状態とは異なる第2の抵抗率状態に切り替わり、
前記半導体ダイオード選択素子は、印加された電気パルスに応答しては第1の抵抗率状態から第2の抵抗率状態に切り替わらない不揮発性記憶装置。 - 請求項9記載の不揮発性記憶装置において、
前記不揮発性記憶装置は、モノリシックな3次元不揮発性記憶装置を含み、
前記半導体スイッチング素子は、アモルファス、多結晶質、または組み合わせアモルファスおよび多結晶質第IV族半導体抵抗器を含み、
前記半導体ダイオード選択素子は、結晶化された多結晶質第IV族半導体ダイオードを含み、
前記少なくとも1つの伝導層は、前記半導体ダイオード選択素子および前記半導体スイッチング素子と接触し、
前記C49相結晶化テンプレート層は、シリサイドを含む不揮発性記憶装置。 - 不揮発性記憶装置であって、
半導体ダイオード選択素子と、
メモリ状態を維持するように構成された半導体スイッチング素子と、
前記半導体ダイオード選択素子と前記半導体スイッチング素子との間に位置する少なくとも1つの伝導層と、
前記半導体ダイオード選択素子と物理的に直接接触するC49相結晶化テンプレート層と、
前記半導体スイッチング素子を第1の抵抗率状態から第1の抵抗率状態とは異なる第2の抵抗率状態に切り替え、また第2の抵抗率状態から第1の抵抗率状態に切り替える手段と、を備え、
前記半導体ダイオード選択素子を前記C49相結晶化テンプレート層と直接接触させて結晶化し、前記C49相結晶化テンプレート層が結晶化を促進し、
前記半導体ダイオード選択素子は、印加された電気パルスに応答しては第1の抵抗率状態から第2の抵抗率状態に切り替わらない不揮発性記憶装置。 - 請求項11記載の不揮発性記憶装置において、
前記半導体ダイオード選択素子は印加された電気パルスに応答しては変化しない低抵抗率状態に形成され、前記半導体スイッチング素子は印加された電気パルスに応答して変化する高抵抗率状態に形成される不揮発性記憶装置。 - 請求項11記載の不揮発性記憶装置において、
前記切り替える手段は、前記半導体スイッチング素子に電気パルスを印加するようになっているドライバ回路を備える不揮発性記憶装置。 - 請求項11記載の不揮発性記憶装置において、
前記半導体スイッチング素子は、抵抗器を含む不揮発性記憶装置。 - 不揮発性記憶装置を作る方法であって、
半導体ダイオード選択素子を形成するステップと、
前記半導体ダイオード選択素子と物理的に直接接触し、結晶化を促進するC49相結晶化テンプレート層を形成するステップと、
前記半導体ダイオード選択素子を結晶化するステップと、
メモリ状態を維持するように構成された半導体スイッチング素子を形成するステップと、
前記半導体ダイオード選択素子と前記半導体スイッチング素子との間に位置する少なくとも1つの伝導層を形成するステップと、
を含み、
前記半導体ダイオード選択素子、前記少なくとも1つの伝導層および前記半導体スイッチング素子を直列に配列して、不揮発性メモリセルを構成し、
第1の電極および第2の電極が前記不揮発性メモリセルと電気接触するように、前記第1の電極および前記第2の電極を形成するステップをさらに含み、
使用時に、前記メモリセルの半導体スイッチング素子は、印加された電気パルスに応答して第1の抵抗率状態から第1の抵抗率状態とは異なる第2の抵抗率状態に切り替わり、
前記半導体ダイオード選択素子は、印加された電気パルスに応答しては第1の抵抗率状態から第2の抵抗率状態に切り替わらない方法。 - 請求項15記載の方法において、
前記少なくとも1つの伝導層は、窒化チタン層を含む方法。 - 請求項15記載の方法において、
前記半導体スイッチング素子は、抵抗器を含む方法。 - 請求項17記載の方法において、
前記半導体スイッチング素子は、アモルファス、多結晶質または組み合わせアモルファスおよび多結晶質第IV族半導体抵抗器を含み、
前記半導体ダイオード選択素子は、結晶化された多結晶質第IV族半導体ダイオードを含み、
前記少なくとも1つの伝導層は、前記半導体ダイオード選択素子および前記半導体スイッチング素子と接触する方法。 - 請求項18記載の方法において、
前記結晶化するステップの後で前記半導体ダイオード選択素子が前記半導体スイッチング素子より低い抵抗率を有するように、前記半導体スイッチング素子を前記C49相結晶化テンプレートとは接触させない方法。 - 請求項19記載の方法において、
前記半導体スイッチング素子、前記少なくとも1つの伝導層および前記半導体ダイオード選択素子をパターニングして、前記第1の電極と前記第2の電極との間に位置する垂直の支柱とするステップをさらに含む方法。 - 請求項15記載の方法において、
第2の電気パルスの印加によって、前記半導体スイッチング素子を第2の抵抗率状態から第1の抵抗率状態に切り替えるようになっている方法。 - 不揮発性記憶装置を作る方法であって、
半導体ダイオード選択素子を形成するステップと、
前記半導体ダイオード選択素子と物理的に直接接触し、結晶化を促進するC49相結晶化テンプレート層を形成するステップと、
メモリ状態を維持するように構成された半導体スイッチング素子を形成するステップと、
前記半導体ダイオード選択素子と前記半導体スイッチング素子との間に位置する少なくとも1つの伝導層を形成するステップと、
前記半導体ダイオード選択素子と電気接触する第1の電極を形成するステップと、
前記半導体スイッチング素子と電気接触する第2の電極を形成するステップと、を含み、
前記半導体スイッチング素子、前記少なくとも1つの伝導層および前記半導体ダイオード選択素子を前記第1の電極と前記第2の電極との間で支柱に直列で配列し、
前記半導体スイッチング素子は、アモルファス、多結晶質または組み合わせアモルファスおよび多結晶質第IV族半導体抵抗器を含み、
前記半導体ダイオード選択素子は、結晶化された多結晶質第IV族半導体ダイオードを含み、
前記少なくとも1つの伝導層は、前記半導体ダイオード選択素子および前記半導体スイッチング素子と接触し、
前記C49相結晶化テンプレート層は、前記半導体ダイオード選択素子と直接接触するシリサイドを含む不揮発性記憶装置を作る方法であり、
基板の上に前記第1の電極を形成するステップと、
前記第1の電極上に前記半導体ダイオード選択素子を形成するステップと、
前記半導体ダイオード選択素子上にチタンまたはコバルトの第1の伝導層を形成するステップと、
前記第1の伝導層上に窒化チタンの第2の伝導層を形成するステップと、
前記半導体スイッチング素子を形成するステップと、
前記半導体ダイオード選択素子、前記第1の伝導層、前記第2の伝導層および前記半導体スイッチング素子をパターニングして支柱とするステップと、
前記第1の伝導層を前記半導体ダイオード選択素子と反応させることによりチタンまたはコバルトシリサイドのC49相結晶化テンプレート層を形成するために前記不揮発性記憶装置をアニーリングするステップと、
前記半導体ダイオード選択素子が前記半導体スイッチング素子より低い抵抗率を有するように、前記C49相結晶化テンプレート層と接触する前記半導体ダイオード選択素子を結晶化するステップと、
前記半導体スイッチング素子上に前記第2の電極を形成するステップと、
を含む方法。 - 不揮発性記憶装置を操作する方法であって、
半導体ダイオード選択素子と、半導体スイッチング素子と、前記半導体ダイオード選択素子と前記半導体スイッチング素子との間に位置する少なくとも1つの伝導層と、前記半導体ダイオード選択素子と物理的に直接接触するが、前記半導体スイッチング素子とは接触せず、C49相を含み、結晶化を促進する結晶化テンプレート層とを備える不揮発性メモリセルを設けるステップと、
まず前記半導体スイッチング素子を第1の抵抗率状態から第1の抵抗率状態とは異なる第2の抵抗率状態に切り替える第1のステップと、
次に前記半導体スイッチング素子を第2の抵抗率状態から第1の抵抗率状態に切り替える第2のステップと、
を含み、
前記切り替える第1のステップおよび第2のステップは、前記半導体ダイオード選択素子および前記半導体スイッチング素子に第1の電気パルスおよび第2の電気パルスをそれぞれ印加するステップを含み、
前記半導体ダイオード選択素子は、印加された第1および第2の電気パルスに応答しては第1の抵抗率状態から第2の抵抗率状態に切り替わらない方法。 - 請求項23記載の方法において、
前記半導体ダイオード選択素子は、印加された第1および第2の電気パルスに応答しては変化しない低抵抗率状態に形成され、
前記半導体スイッチング素子は、印加された第1および第2の電気パルスに応答して変化する高抵抗率状態に形成され、
前記第1および第2の電気パルスは、互いに異なる大きさの順方向バイアス電気パルスを含む方法。 - 請求項23記載の方法において、
前記半導体スイッチング素子は、抵抗器を含む方法。
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