CN101258600B - 包括可切换电阻器和晶体管的非易失性存储器单元 - Google Patents

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Abstract

本发明教示一种可重写非易失性存储器单元，其包括串联的薄膜晶体管和可切换电阻器存储器元件。所述可切换电阻器元件当经受在第一方向上施加的设定电压量值时减小电阻，且当经受在与所述第一方向相反的第二方向上施加的重设电压量值时增加电阻。在优选实施例中，所述存储器单元形成于阵列中，优选为其中多个存储器层形成于单一衬底上的单片三维存储器阵列。在优选实施例中，薄膜晶体管和可切换电阻器存储器元件在电学上设置在平行的数据线与参考线之间。优选的是，垂直于所述数据线和参考线延伸的选择线控制所述晶体管。

Description

包括可切换电阻器和晶体管的非易失性存储器单元
相关申请案
本申请案涉及Scheuerlein的题为“Memory Cell Comprising a Thin FilmThree-Terminal Switching Device Having a Metal Source and/or Drain Region”的第11/179,095号美国申请案(代理人案号MA-158)(下文称为′095申请案)；Scheuerlein的题为“Apparatus and Method for Reading an Array of Nonvolatile Memory”的第11/179,123号美国申请案(代理人案号023-0040)(下文称为′123申请案)；以及Scheuerlein的题为“Apparatus and Method for Programming an Array of Nonvolatile Memory”的第11/179,077号美国申请案(代理人案号023-0041)(下文称为′077申请案)，以上申请案全部转让给本发明的受让人，与本发明在相同日期申请，且以全文引用的方式并入本文。
技术领域
本发明涉及非易失性存储器单元。
背景技术
存在具有至少两种相异的稳定电阻率状态的材料。可通过在第一方向上在材料上施加电压量值将此类材料从高电阻率状态切换到低电阻率状态。为将材料从低电阻率状态切换到高电阻率状态，可反转电压量值。
这些材料中的一些材料可以相对低的施加电压(例如两伏或两伏以下，且优选为一伏或一伏以下)在电阻率状态之间切换。这些属性将使得这些材料较适合用于非易失性存储器阵列中，所述非易失性存储器阵列即使在从装置移除电力时也可保持其存储器状态。低电压切换对于减少装置中的功率消耗是有利的，但必须克服许多挑战来提供对并入此材料的单元进行操作所需的低电压和可反转电压，以及避免在对较大单元阵列中的其它单元的读取期间或写入期间发生状态的意外改变。
发明内容
通过所附权利要求书界定本发明，且本段中的任何内容均不应作为对这些权利要求的限制。一般来说，本发明是针对适合用于可重写存储器阵列的非易失性存储器单元。
本发明的第一方面提供一种非易失性存储器单元，其包括：可切换电阻器存储器元件；以及具有沟道区的薄膜晶体管，其中所述可切换电阻器存储器元件与所述薄膜晶体管串联设置，其中所述可切换电阻器存储器元件在设定电压量值施加于所述电阻性存储器元件上时减小电阻，且其中所述可切换电阻器存储器元件在重设电压量值施加于所述可切换电阻器存储器元件上时增加电阻，且其中所述设定电压量值的极性与所述重设电压量值的极性相反。
本发明的另一方面提供一种非易失性存储器单元，其包括：可切换电阻器存储器元件；以及包括沟道区的晶体管，所述可切换电阻器存储器元件与所述晶体管串联布置，其中所述晶体管电连接在数据线与参考线之间，数据线与参考线均在第一方向上延伸，其中当所述晶体管接通时，电流在第二方向上流过所述沟道区，所述第二方向大体上垂直于所述第一方向，其中所述可切换电阻器存储器元件在经受设定电压量值时减小电阻且在经受重设电压量值时增加电阻，且其中所述设定电压量值和所述重设电压量值的极性相反。
本发明的相关方面提供一种形成于衬底上的非易失性存储器单元，所述存储器单元包括：包括沟道区的薄膜晶体管，所述沟道区包括沉积的半导体材料，其中所述半导体材料为硅、锗或硅锗合金；以及可切换电阻器存储器元件，其中所述可切换电阻器存储器元件在经受设定电压量值时减小电阻且在经受重设电压量值时增加电阻，且其中所述设定电压量值和所述重设电压量值的极性相反。
本发明的又一方面提供一种单片三维存储器阵列，其包括：a)形成于衬底上的第一存储器层，所述第一存储器层包括第一多个存储器单元，每个第一存储器单元包括：i)场效应晶体管；以及ii)可切换电阻器存储器元件，其中所述可切换电阻器存储器元件在经受设定电压量值时减小电阻且在经受重设电压量值时增加电阻，且其中所述设定电压量值和所述重设电压量值的极性相反；以及b)单片形成于所述第一存储器层上的第二存储器层。
本发明的优选实施例提出一种单片三维存储器阵列，其包括：在第一方向上延伸的第一多个大体平行、大体共面的线；在第二方向上延伸的第二多个大体平行、大体共面的线；第一多个可切换电阻器存储器元件，每个可切换电阻器存储器元件在电学上设置在所述第一线中的一者与所述第二线中的一者之间，所述第一可切换电阻器存储器元件处于衬底上方的第一高度；以及第二多个可切换电阻器存储器元件，所述第二可切换电阻器存储器元件处于所述第一高度上方的第二高度，其中所述可切换电阻器存储器元件在经受设定电压量值时减小电阻且在经受重设电压量值时增加电阻，且其中所述设定电压量值和所述重设电压量值的极性相反。
本发明的又一方面提供一种用于形成、设定和重设非易失性存储器单元和相关联导体的方法，所述方法包括：形成在第一方向上延伸的第一数据线；形成在所述第一方向上延伸的第一参考线；形成具有沟道区的薄膜晶体管，所述沟道区在电学上设置在所述第一数据线与所述第一参考线之间；形成设置在所述沟道区与所述数据线之间的可切换电阻器存储器元件，所述可切换电阻器存储器元件具有第一电阻；形成在与所述第一方向不同的第二方向上延伸的第一选择线；在所述可切换电阻器存储器元件上施加设定电压量值，其中在施加所述设定电压量值之后，所述电阻性切换存储器元件具有低于所述第一电阻的第二电阻；以及在所述可切换电阻器存储器元件上施加重设电压量值，其中在施加所述重设电压量值之后，所述可切换电阻器存储器元件具有高于所述第二电阻的第三电阻，且其中所述设定电压量值和所述重设电压量值的极性是相反的。
本文描述的本发明各方面和实施例中的每一者均可单独使用或彼此组合使用。
现将参看附图描述优选方面和实施例。
附图说明
图1a-1d是说明在用于根据本发明优选实施例形成的存储器单元中的可切换电阻器存储器元件中导电桥的形成和解除的横截面图。
图2是根据本发明优选实施例形成的存储器层的横截面图。
图3a、3b和3c是根据本发明另一优选实施例形成的存储器层的视图。图3a和3c是横截面图，而图3b是平面图。
图4a-4f是说明根据本发明优选实施例的存储器层的形成中各阶段的横截面图。
图5a-5j是说明根据本发明另一优选实施例的存储器层的形成中各阶段的视图。图5c和5j是平面图，而其余图是横截面图。
图6是说明根据本发明优选实施例的共用参考线的两个存储器层的横截面图。
图7a是说明根据优选实施例的共用数据线的两个存储器层的横截面图，而图7b是说明根据不同实施例的不共用数据线的两个存储器层的横截面图。
具体实施方式
已注意到一些材料可在一个以上稳定电阻率状态之间可逆地切换，例如在高电阻率状态与低电阻率状态之间切换。从高电阻率状态向低电阻率状态的转换将称为设定转换，而从低电阻率状态向高电阻率状态的转换将称为重设转换。Petti在2005年6月2日申请的题为“Rewriteable Memory Cell Comprising a Transistor and Resistance-SwitchingMaterial in Series”的第11/143,269号美国专利申请案(由本发明的受让人所有，且以引用的方式并入本文)描述了一种包括晶体管和电阻切换存储器元件的单片三维存储器阵列，其中可在电阻切换存储器元件上以相同的电压极性执行设定和重设。Petti的电阻切换存储器元件需要相对大的电压(例如2-3伏)和电流用于设定或重设转换。
对于某些材料，与Petti中优选的那些材料相比，从高电阻率状态向低电阻率状态的转换受到在一个方向上施加某一量值(称为设定电压量值)的电压的影响，而从低电阻率状态向高电阻率状态的逆转换受到在相反方向上施加电压量值(称为重设电压量值)的影响。一种此类材料是掺杂有V、Co、Ni、Pd、Fe或Mn的非晶硅(在Rose等人的第5,541,869号美国专利中更完整地描述了这些材料)。Ignatiev等人的第6,473,332号美国专利中教示了另一类材料：这些材料是钙钛矿材料，例如Pr1-XCaxMnO3、La1-XCaxMnO3(LCMO)、LaSrMnO3(LSMO)或GdBaCoxOY(GBCO)。此可变电阻材料的另一选择是碳-聚合物膜，其包括混合到塑料聚合物中的(例如)炭黑微粒或石墨，如Jacobson等人在第6,072,716号美国专利中所教示。
Campbell等人的第09/943190号美国专利申请案以及Campbell的第09/941544号美国专利申请案中教示了优选的材料。此材料掺杂了分子式为AXBY的硫族化物玻璃，其中A包含周期表IIIA族(B、Al、Ga、In、Ti)、IVA族(C、Si、Ge、Sn、Pb)、VA族(N、P、As、Sb、Bi)或VIIA族(F、Cl、Br、I、At)中的至少一种元素，其中B选自S、Se和Te及其合金或化合物。掺杂剂选自贵金属和过渡金属，包含Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn或Ni。如将描述，在本发明中，此硫族化物玻璃(非晶硫族化物，并非为结晶状态)在存储器单元中形成在邻近于移动金属离子贮存区处。某种其它固态电解质材料可代替硫族化物玻璃。
图1a展示可切换电阻器存储器元件8，其包含位于两个电极之间的硫族化物层10。硫族化物层10是非晶的，且在形成时具有高电阻率，因此可切换电阻器存储器元件8处于高电阻状态。电极12是移动金属离子源，优选为银。电极14是将不容易提供移动金属离子的任何导体，例如钨、铝、镍、铂或重掺杂的半导体材料。
转到图1b，当向银电极12施加正电压且向电极14施加负电压时，电子流向电极12，而银离子(图示为小圆形)从电极12迁移到硫族化物层10中。如图1c所示，银形成跨越硫族化物层10的导电桥，且可切换电阻器存储器元件8处于低电阻状态。包含可切换电阻器存储器元件8的存储器单元已经设定，或转换为低电阻状态。可切换电阻器存储器元件8的低电阻与高电阻状态之间的电阻差可容易地且重复地检测，且以此方式，可存储和读取存储器状态(例如，数据“0”或数据“1”)。
参看图1d，为重设存储器单元，使电压反转。向电极12施加负电压且向电极14施加正电压。电子流向电极14，硫族化物层12经氧化，且银离子迁移回到电极12中，破坏导电桥，使硫族化物层12再次处于高电阻。此设定和重设循环可重复许多次。
谨慎控制在读取、设定和重设期间每个单元经历的电路条件是重要的。如果在设定期间，极少的电流用于形成导电桥，那么单元将不会高度导电，且经编程与未经编程状态之间的差异将难以检测。如果施加了过多的电流，那么跨越硫族化物层形成的导电桥变为如此导电：当尝试重设时，导电桥的电阻过低(电流过高)而不能允许建立足够的电压来促使桥中的银氧化并迁移回到电极12。
在读取操作期间，必须在单元上施加电压以检测电流流动且因此检测可切换电阻器存储器元件的电阻，且从所述电阻确定存储器单元的相应数据状态。然而如果施加了过多的电压，那么存在的危险是将无意中触发非所需的高到低电阻或低到高电阻转换。
当许多包含此类可切换电阻器存储器元件的单元包含在较大存储器阵列中时，对每个单元所经历的电压的控制变得更加困难。本发明描述一种在可切换电阻器存储器元件的状态中存储数据状态的非易失性存储器单元，其中可切换电阻器存储器元件在经受设定电压量值时减小电阻且在经受重设电压量值时增加电阻，且其中设定电压和重设电压的极性是相反的。本发明的存储器单元适合于形成在大阵列中，从而允许对每个单元上的电压条件的精确控制。
在向相邻单元，例如向共用导体上的单元施加电压时，可能干扰较大阵列中的存储器单元。在例如Herner等人2005年5月9日申请的题为“Rewriteable Memory CellComprising a Diode and″a Resistance-Switching Material”的第11/125,939号美国专利申请案(以引用的方式并入本文)中教示的阵列中，将电阻切换材料与二极管配对以提供电隔离。二极管并不是与例如本文所述材料的材料一起使用的最有利的选择。本发明的电阻切换材料需要双向电压或电流，而二极管是单向装置。另外，给定与常规二极管相关联的相对高的接通电压时，本发明中使用的电阻切换材料中某些材料的相对低的切换电压难以实现。
在本发明中，双向可切换电阻器存储器元件与MOSFET配对。在优选实施例中，所述MOSFET是薄膜晶体管，其适合于形成在单片三维存储器阵列中，从而形成高度密集的存储器装置。如与本发明在相同日期申请的相关的′123申请案(代理人案号023-0040)和′077申请案(代理人案号023-0041)所述，用于读取、设定和重设操作的偏置极性经选择以避免在存储器的正常操作期间意外干扰所存储的存储器状态，且因而允许使用在TFT存储器阵列中以非常低的电压切换电阻状态的双向切换电阻器元件。在示范性实施例中，设定偏置是正且重设和读取偏置是负。
将描述两个实施例群组。转到图2，第一实施例包含处于TFT阵列中的存储器单元，每个存储器单元具有串联的晶体管与可切换电阻器存储器元件。应了解，许多其它实施例可在本发明的范围内。为了清楚起见而提供这些实施例，且不希望其为限制性的。大体平行的轨道20(以横截面展示，延伸出纸外)包含多个线组21，每个线组21由两个数据线22(例如，22a和22b)和一个参考线24组成，参考线24直接邻近于且在两个数据线22a与22b之间。大体平行的选择线26在轨道20上方且优选垂直于其而延伸。选择线26与栅极介电层28和沟道层30共同延伸。晶体管形成于每个邻近数据线与参考线对之间。晶体管34包含位于源极区40与漏极区42之间的沟道区41。每个选择线26控制与其相关联的晶体管。可切换电阻器存储器元件36设置在沟道区41与数据线22b之间。在此实施例中，邻近的晶体管共用一个参考线；例如晶体管38与晶体管34共用参考线24。晶体管38还包含位于沟道区41与数据线22a之间的可切换电阻器存储器元件36。没有晶体管存在于邻近的数据线22b与22c之间。如将描述，在优选实施例中，通过在此区中掺杂沟道层30或通过使用沟道修整遮蔽步骤移除此段沟道层30来防止数据线22b与22c之间的泄漏路径。
图3是第二实施例的横截面图，其中晶体管大体上垂直定向。形成多个大体平行的数据线50。形成半导体柱52，每个柱在数据线50中的一者上方。每个柱52包含用作漏极和源极区的重掺杂区54和58，以及用作沟道区的轻掺杂或未掺杂区56。在替代实施例中，区56也可为通过多个薄隧穿介电层分离的多个薄掺杂半导体区的堆叠。此堆叠优选用于泄漏非常低的垂直TFT开关。栅电极60围绕每个柱52。
图3b展示从上方观看的图3a的单元。在重复的图案中，间距是一特征与同一特征的下一次出现之间的距离。举例来说，柱52的间距是一个柱的中心与邻近柱的中心之间的距离。在一个方向上，柱52具有第一间距P1，而在另一方向上，柱52具有较大间距P2；例如P2可1.5倍于P1。(特征尺寸是装置中通过光刻法形成的最小特征或间隙的宽度。换句话说，间距P1可为特征尺寸的两倍，而间距P2为特征尺寸的三倍)。在具有较小间距P1的方向上，如图3a所示，邻近存储器单元的栅电极60合并，形成单一选择线62。在具有较大间距P2的方向上，邻近单元的栅电极60不合并，且邻近的选择线62被隔离。图3a展示沿着图3b的线X-X′的横截面的结构，而图3c展示沿着图3b的线Y-Y′的横截面的结构。为了可读性，从图3b中省略了参考线64。
参看图3a和3c，优选平行于数据线50的参考线64形成在柱52上方，使得每个柱52垂直设置在数据线50中的一者与参考线54中的一者之间。可切换电阻器存储器元件66在每个存储器单元中形成于例如源极区58与参考线64之间。或者，可切换电阻器存储器元件可形成于漏极区54与数据线50之间。
此实施例的每个存储器单元具有垂直定向的晶体管，其具有多晶沟道区和可切换电阻器存储器元件，这两者在电学上串联。相比而言，在图2的实施例中，总体沟道定向是横向的，而不是垂直的。
这两个实施例是基于非易失性存储器单元，其包括可切换电阻器存储器元件以及具有沟道区的薄膜晶体管，其中可切换电阻器存储器元件与薄膜晶体管串联设置，其中可切换电阻器存储器元件在设定电压量值施加于电阻性存储器元件上时减小电阻，且其中可切换电阻器存储器元件在重设电压量值施加于可切换电阻器存储器元件上时增加电阻，且其中设定电压量值的极性与重设电压量值的极性相反。晶体管和可切换电阻器存储器元件在电学上设置在数据线与参考线之间，参考线大体上平行于数据线。具体来说，晶体管的沟道区在电学上设置在数据线与参考线之间。在两个实施例中，选择线包括其选择的晶体管的栅电极。
出于本文将描述的原因，且在相关申请案中，本发明的薄膜晶体管优选具有低阈值电压和高电流。因此，尽管每个晶体管的沟道区可由硅形成，但在优选实施例中，沟道区为锗或硅锗合金。
Lee等人的题为“Monolithic Three Dimensional Array of Charge Storage DevicesContaining a Planarized Surface”的第6,881,994号美国专利以及Walker等人在2002年12月31日申请的题为“Method for Fabricating Programmable Memory Array StructuresIncorporating Series-Connected Transistor Strings”的第10/335,089号美国专利申请案(由本发明的受让人所有，且以引用的方式并入本文)描述了单片三维存储器阵列，其中存储器单元包括晶体管。
将提供详细实例，一个实例描述根据图2实施例形成的单片三维存储器阵列的制造，且另一实例描述根据图3a-3c实施例形成的单片三维存储器阵列的制造。Lee等人、Walker等人和Petti描述的制造技术将证明在根据本发明的存储器阵列制造期间有用。为了简明起见，这些申请案中并不是所有制造细节都将包含在本文的描述中，而是应了解，不希望排除这些并入的专利和申请案的任何教示。
横向晶体管实施例：制造
转到图4a，存储器的形成开始于衬底100。此衬底100可为此项技术中已知的任何半传导衬底，例如单晶硅、例如硅锗或硅锗碳的IV-IV化合物、III-V化合物、II-VII化合物、此类衬底上的外延层或任何其它半传导材料。衬底可包含制造于其中的集成电路。
绝缘层102形成于衬底100上。绝缘层102可为氧化硅、氮化硅、高介电膜、Si-C-O-H膜或任何其它合适的绝缘材料。
导电材料104沉积在绝缘层102上。导电材料104是任何适当的导电材料或材料堆叠。至少导电材料104的顶部优选为重掺杂的硅。在优选实施例中，导电材料104是原位掺杂硅层，优选为重掺杂有例如磷的n型掺杂剂。导电材料104可为任何适当的厚度，例如在约100与约250nm厚之间。
接下来沉积移动金属离子106的贮存区。此层在约1与约100nm厚之间，优选在约10与约30nm厚之间。离子贮存区106是可提供合适的移动金属离子(优选为银离子)的任何材料。
接下来沉积离子导体层108。层108是分子式为AXBY的固态电解质材料，优选包括硫族化物玻璃，其中A包含周期表IIIA族(B、Al、Ga、In、Ti)、IVA族(C、Si、Ge、Sn、Pb)、VA族(N、P、As、Sb、Bi)或VIIA族(F、Cl、Br、I、At)中的至少一种元素，其中B选自S、Se和Te及其混合物。掺杂剂选自贵金属和过渡金属，包含Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn或Ni。硫族化物层108优选以非晶状态形成。层108与离子贮存区106接触。
应注意，一些硫族化物存储器通过经受非晶与结晶状态之间的相位改变而操作。如所述，本发明实施例的存储器单元具有导电桥的不同机制、形成和解除，且不应经受相位改变。因此，较不容易进入结晶相位的硫族化物可能是优选的。
在其它实施例中，可支持导电桥的形成和解除的其它材料可代替硫族化物。为了简明起见，此描述将层108称为硫族化物层，但应了解可替代地使用其它材料。
硫族化物层108优选在约10与约50nm厚之间，优选为约35nm厚。
接下来沉积的顶部电极110是任何适当的电极材料。这应为在电场下将不容易向硫族化物层108提供移动金属离子的材料。顶部电极110可例如为钨、镍、钼、铂、金属硅化物、例如氮化钛的导电性氮化物，或重掺杂的多晶硅。可充当硫族化物层108与仍待形成的沟道层之间的扩散势垒的电极(例如氮化钛)是优选的。顶部电极110优选在约10与约50nm厚之间。
如果顶部电极110不是由重掺杂的n型多晶硅形成，那么接着沉积重掺杂的n型(N+)多晶硅的薄层112。此层可原位掺杂或通过离子植入掺杂。除了所述层以外还可包含其它适当的势垒层、粘附层或蚀刻停止层。
接着导电材料104、离子贮存区106、硫族化物层108、顶部电极110和N+层112经图案化和蚀刻成为多个大体平行、大体共面的线200。
在线200上和线200之间沉积例如HDP氧化物的介电填充物114，从而填充其之间的间隙。移除介电填充物114的过度填充以暴露线200顶部的N+层112，且例如化学机械平面化(CMP)或回蚀的平面化步骤在大体平面的表面处共同暴露N+层112和介电填充物114。图4a展示处于此点的结构。
接下来转到图4b，执行遮蔽步骤以暴露线200中的每个第三条线，且N+层112、顶部电极110、硫族化物层108以及离子贮存区106仅从暴露的线蚀刻并移除。暴露的线将为完成的阵列中的参考线。如图示，层112、110、108和106保留在三条线中的另外两者上，所述另外两者将变为完成的阵列中的数据线。
离子贮存区106、硫族化物层108以及电极层110形成可切换电阻器存储器元件。
转到图4c，接下来沉积沟道层116。此层是半导体材料，优选轻掺杂有p型掺杂剂，且优选在约10与约50nm厚之间。在优选实施例中，沟道层116在约10与约20nm厚之间。沟道层116是半导体材料，且可为硅、锗，或者硅、锗或硅与锗的合金。在优选实施例中，沟道层116在沉积时为非晶的，且将在随后的退火步骤中或在后续的热处理期间结晶，且在重结晶之后将是多晶的。使沉积的半导体沟道层中的晶粒大小最大的方法可查阅Gu的题为“Large Grain Size Polysilicon Films Formed by Nuclei-Induced SolidPhase Crystallization”的第6,713,371号美国专利以及Gu等人的题为“Uniform Seeding toControl Grain and Defect Density of Crystallized Silicon for Use in Sub-Micron Thin FilmTransistors”的第10/681,509号美国专利申请案，以上两个专利由本发明的受让人所有，且以引用的方式并入本文。
注意到在后续的热步骤期间，n型掺杂剂原子将从N+层112和从N+材料104向上扩散以形成沟道层116中的N+区，其将作为完成的装置中的源极和漏极区。
沟道层116是共形的，其遵循其沉积在上面的地形。因此在层112、110、108和106已移除的参考线R1和R2的顶部，沟道层116具有起皱纹的形状。此起皱纹的形状增加了有效沟道长度，这可以非常小的尺寸改进装置性能。
在完成的阵列中，晶体管将形成于邻近的数据线与参考线之间，但不应有装置形成于邻近的数据线之间，例如数据线D2与数据线D3之间。可通过遮蔽步骤和离子植入步骤，如图4c所示将p型掺杂剂植入数据线D2与D3之间的沟道层中，来防止这些线之间的泄漏。
在图4f所示的替代实施例中，可使用常规图案化和蚀刻技术在区117中在数据线D2与D3之间选择性地移除沟道层116。
转到图4d，接下来形成栅极电介质120。如果沟道层116是硅或富含硅的合金，那么栅极电介质120可为通过例如热或等离子体氧化的氧化过程生长的二氧化硅层。在其它实施例中，此层为沉积的电介质，例如二氧化硅或较高K的介电材料，例如Si3N4、A12O3、HfO2、HfSiON或Ta2O5。栅极介电层120优选在约2与约10nm之间。较高K的介电栅极电介质可比由二氧化硅形成的栅极电介质厚。
接下来沉积字线材料122。字线材料122可为任何导电性材料，包含钨、铝或重掺杂的半导体材料，例如多晶硅。在一些实施例中，字线材料122包含第一n型多晶硅层、薄钛层、薄氮化钛层以及第二n型多晶硅层。钛和氮化钛将与周围的多晶硅反应以形成硅化钛层，从而提供较低的电阻。
最后执行图案化和蚀刻步骤以形成字线300。此蚀刻持续穿过栅极介电层120、沟道层116，且穿过N+层112和顶部电极110。在优选实施例中，蚀刻还持续穿过硫族化物层108。字线300必须完全隔离，硫族化物层108通常为高电阻，但在非常大的阵列中，甚至通过将硫族化物材料保留在邻近的字线之间所提供的低电导路径也可能是不利的。还视需要蚀刻离子贮存区106。图4e展示在字线蚀刻完成之后沿着线L-L′的与图4d所示的视图成九十度的结构。
在字线300上和字线300之间沉积介电材料124，从而填充其之间的间隙。例如CMP的平面化步骤在由介电材料124形成的层间电介质上形成大体平面的表面。第一存储器层已形成。额外的存储器层可形成于此层上。
可想象此处描述的实施例的许多变化。在一些实施例中，用掺杂有V、Co、Ni、Pd、Fe或Mn的非晶硅代替硫族化物层108，且将其夹在适当的电极层之间。在其它实施例中，用早先指定的钙钛矿材料中的一种代替硫族化物层108。任何适当的电极材料都可与钙钛矿材料一起使用，例如铝、钛、钒、锰、铜、铌、锆、银、锡、铟、铪、钽或钨。在另一实施例中，碳聚合物可取代硫族化物层108。
注意到在刚描述的实施例中，数据线和参考线在沟道区下方且大体上平行。在本实施例中，为将存储器单元的可切换电阻器存储器元件从高电阻状态转换到低电阻状态，向数据线施加第一电压且向参考线施加第二电压，第一电压高于第二电压。相反，为将存储器单元的可切换电阻器存储器元件从低电阻状态转换到高电阻状态，向数据线施加第三电压且向参考线施加第四电压，第四电压高于第三电压。
垂直晶体管实施例：制造
转到图5a，如现有实施例中，制造开始于合适的衬底100和绝缘层102上。如早先描述，衬底100可包含制造于其中的集成电路。
数据线400形成于衬底100和绝缘体102上。粘附层404可包含在绝缘层102与传导层406之间以帮助传导层406的粘附。粘附层404的优选材料是氮化钛，但可使用其它材料，或可省略此层。可通过任何常规方法，例如通过溅镀来沉积粘附层404。
粘附层404的厚度范围可在约20与约500埃之间，且优选在约10与约40nm之间，最优选为约20nm。
将沉积的下一层是传导层406。传导层406可包括此项技术中已知的任何传导材料，例如掺杂的半导体材料、例如钨的金属，或导电金属硅化物，或铝。传导层406的厚度可部分取决于所需的片电阻，且因此可为提供所需的片电阻的任何厚度。在一个实施例中，传导层406的厚度范围可在约50与约300nm之间，优选在约100与约200nm之间，最优选为约120nm。
优选为氮化钛的另一层410沉积在传导层406上。其可具有与层404的厚度相当的厚度。
一旦已沉积将形成数据线400的所有层，就将使用任何合适的遮蔽和蚀刻工艺来图案化和蚀刻所述层以形成大体平行、大体共面的数据线400，如图5a以横截面展示。
接下来在数据线400上和数据线400之间沉积介电材料408。介电材料408可为任何已知的电绝缘材料，例如HDP氧化物。
最后，移除数据线400顶部上的过量介电材料408，从而暴露由介电材料408分离的数据线400的顶部，且留下大体平面的表面。图5a中展示所得的结构。可通过此项技术中已知的任何工艺(例如回蚀或CMP)来执行介电过度填充物的此移除以形成平面表面。
数据线400的宽度可如所需。在优选实施例中，数据线200可具有在约20与约250nm之间、优选在约45与约90nm之间的宽度。在优选实施例中，数据线400之间的间隙具有约与数据线400相同的宽度，但其可更大或更小。在优选实施例中，数据线200的间距在约40nm与约500nm之间，优选在约90nm与约180nm之间。
接下来，转到图5b，将在完成的数据线400上形成垂直柱。(为了节省空间，在图5b和后续图中省略了衬底100，应假定其存在。)沉积将被图案化为柱的半导体材料。所述半导体材料可为硅、锗，或者硅、锗或硅与锗的合金。
在优选实施例中，半导体柱包括第一导电类型的底部重掺杂区、第二导电类型的中间轻掺杂或未掺杂区以及第一导电类型的顶部重掺杂区。
在此实例中，底部重掺杂区412是重掺杂n型锗。在最优选的实施例中，重掺杂区412经沉积且通过任何常规方法(优选通过原位掺杂)掺杂有n型掺杂剂(例如磷)，但替代地可通过某种其它方法来掺杂，例如离子植入。此层优选在约10与约80nm之间，最优选在约20与约30nm之间。底部重掺杂区412将作为待形成的晶体管的源极或漏极区。
接下来沉积将形成柱的其余部分(区414和416)的锗。轻掺杂区414将优选在约60与约200nm厚之间，优选在约90与约150nm厚之间。顶部重掺杂区416应在约10与约50nm厚之间，优选在约20与约30nm厚之间。因此应沉积在约70与约200nm之间的锗以完成柱所需的厚度。此锗层414优选为轻掺杂p型锗，且优选为原位掺杂。待形成的晶体管的沟道区将在锗层414中。
在一些实施例中，后续的平面化步骤将移除一些锗，因此在此情况下沉积额外的厚度。如果使用常规CMP方法执行平面化步骤，那么可能丢失约800埃的厚度(这是个平均值；该量在整个晶片上变化。视CMP期间所使用的浆料和方法而定，锗损失可能较多或较少。)如果通过回蚀方法执行平面化步骤，那么可能仅移除约40nm的锗或更少。
在优选实施例中，在此点通过离子植入形成顶部重掺杂n型区416。将充当待形成的晶体管的源极/漏极区的重掺杂区416优选在约20与约30nm厚之间。
接下来沉积移动金属离子贮存区层421。此层在约1与约100nm厚之间，优选在约10与约30nm厚之间。离子贮存区421为可提供合适的移动金属离子(优选为银离子)的任何材料。
优选为硫族化物(对应于先前实施例中的硫族化物层108)的离子导体层418沉积在离子贮存区421上并与其接触。层418的厚度和成分可能如先前实施例中所述。为了简明起见，此论述将离子导体层418称为硫族化物层，但应了解可替代地使用其它材料。
接下来在硫族化物层418上沉积电极层423。层423是用于先前实施例的顶部电极层中的所述材料中的任一者。
接下来执行图案化和蚀刻步骤以蚀刻柱500。在此蚀刻步骤中蚀刻层423、418、421、416、414和412。
可使用任何合适的遮蔽和蚀刻工艺形成柱500。举例来说，可沉积光致抗蚀剂，使用标准的光刻法技术进行图案化，并蚀刻，接着移除光致抗蚀剂。或者，可在半导体层堆叠的顶部上形成例如二氧化硅的某种其它材料的硬掩模，顶部上具有底部抗反射涂层(BARC)，接着图案化并蚀刻。类似地，介电抗反射涂层(DARC)可用作硬掩模。
蚀刻之后，柱500包含底部重掺杂区n型区412、中间轻掺杂p型区414、顶部重掺杂n型区416、离子贮存区421、硫族化物层418以及顶部电极423。在一些实施例中，可包含其它层，例如势垒层。
Chen在2003年12月5日申请的题为“Photomask Features with Interior NonprintingWindow Using Alternating Phase Shifting”的第10/728436号美国申请案或Chen在2004年4月1日申请的题为“Photomask Features with Chromeless Nonprinting Phase ShiftingWindow”的第10/815312号美国申请案(均由本发明的受让人所有，且以引用的方式并入本文)中描述的光刻法技术可有利地用于执行在根据本发明的存储器阵列的形成中所使用的任何光刻法步骤。
柱500优选与数据线400具有大约相同的宽度。转到图5c，其展示从上方观看的结构，可看见柱500在一个方向上具有第一间距P3，且在另一方向上具有第二较大间距P4。(图5c中柱500被描绘为大体上圆柱形。在小特征尺寸处，光刻工艺趋于将角弄圆；因此独立图案化的柱将趋于为圆柱形)。图5a和5b展示沿着图5c的线Z-Z′的较小间距P3的柱。在垂直于数据线400的方向上测得的间距P3应大约与数据线400的间距(优选在约180与360nm之间)相同，使得每个柱500在数据线400中的一者的顶部上。可容许一些未对准。平行于数据线400测得的间距P4应大于间距P3，优选约为P3的1.5倍，但如果需要，其可更大或更小。
转到图5d，薄栅极介电层426共形地沉积在柱500上，围绕且接触每个柱500。栅极介电层426可为任何适当的材料，例如二氧化硅，且可具有任何适当的厚度，例如在约20与约80埃之间，优选约50埃。
接下来在栅极介电层426上、在第一柱500上及其之间沉积栅极材料层428。栅极材料层428优选为氮化钽，但可替代地使用任何其它合适的导电材料，例如重掺杂硅或金属。
图5e展示沿着图5c的线W-W′以90度观看的图5d的结构。氮化钽层428的厚度经选择以使得侧壁在一个方向上合并(具有较小间距P3)，但在另一方向上不合并(具有较大间距P4)。举例来说，建议间距P3为180nm且间距P4为270nm。进一步建议柱500的宽度为约90nm，且其之间的间隙在较小间距P3的方向上为约90nm；因此柱300之间的间隙在P4间距方向上为180nm。具有约45nm厚度的氮化钽层428将恰好填充P3间距方向上的间隙(图5d所示)，且将在P4间距方向上留下90nm的间隙G(图5e所示)。优选氮化钽层428的厚度在柱500宽度的二分之一与柱500宽度的约四分之三之间。因此如果柱500具有约90nm的宽度，那么氮化钽层428的优选厚度在约45nm与约72nm之间，优选约60nm。60nm的厚度将在P4间距方向上留下约60nm的间隙。
转到图5f，其展示P3间距方向上的结构，以及图5g，其展示P4间距方向上的结构，执行蚀刻以使氮化钽层428凹陷并隔离选择线430。选择线430由P3间距方向上的合并的氮化钽层428组成(图5f)，但在P4间距方向上应完全分离(图5g)。选择线430大体平行且大体共面。
此蚀刻应为定时蚀刻，且应谨慎控制。在蚀刻完成之后，氮化钽层428优选在顶部电极423的顶部以下至少50nm。这50nm的间隙将填充有电介质，且将用以隔离选择线430与仍将形成的上覆导体。然而氮化钽层428不应蚀刻如此深而使得其不能到达将作为晶体管源极/漏极区的重掺杂区416的下边缘。
接下来，转到图5h和5i，介电材料408沉积在柱500和氮化钽层428上及其之间，填充其之间的间隙。介电材料408可为任何已知的电绝缘材料，例如HDP氧化物。
接下来移除柱500顶部上的介电材料，从而暴露由介电材料138分离的顶部电极423。同时从顶部电极423上方移除栅极介电层426。可通过此项技术中已知的任何工艺(例如CMP或回蚀)执行此介电过度填充物的移除和平面化。
可通过任何合适的方法形成大体平行、大体共面的参考线600。可使用用于形成数据线400的方法形成参考线600：沉积氮化钛层432，沉积导电层434，沉积氮化钛层436，接着图案化和蚀刻以形成参考线600。参考线600优选平行于数据线400，但在替代实施例中，如果优选，参考线600可垂直于数据线400形成。在参考线600上及其之间沉积介电材料(未图示)。或者，可通过镶嵌方法形成参考线600。参考线600优选具有与数据线400大约相同的宽度。参考线的间距应为间距P3，使得每个柱500垂直设置在数据线400中的一者与参考线600中的一者之间。可容许一些未对准。
或者，可通过镶嵌方法形成参考线600，例如包括铜。如果通过镶嵌方法形成参考线600，那么其将通过以下步骤形成：沉积介电材料；在介电材料中蚀刻大体平行的沟槽；在介电材料上沉积导电材料，从而填充沟槽；以及进行平面化以暴露介电材料并形成参考线600。
图5j展示从上方观看的结构。图5h的视图是沿着线Z-Z′，且图5i的视图是沿着线W-W′。
应注意在此实施例中，不同于之前的实施例，数据线和参考线中中的一者在沟道区下方，且另一者在沟道区上方。
图5h和5i中形成的是第一存储器层。在每个存储器单元中，氮化钽层428充当栅电极。当向栅电极428施加阈值电压时，垂直导电沟道形成于沟道区414的表面处，且电流可在源极/漏极区412和416之间流动。每个栅电极是选择线430中的一者的一部分。离子贮存区421、硫族化物层418以及顶部电极423充当可切换电阻器存储器元件。可使用所描述的方法在此存储器层上形成额外的存储器层。
举例来说，转到图6，在平面化步骤暴露参考线600的顶部之后，由合并以形成第二选择线750的栅电极材料围绕的第二柱700可形成于参考线600上，且第二数据线800可形成于第二柱700上。图6展示共用参考线600的两个存储器层。
额外的存储器层可形成于图6所示的前两个存储器层上。数据线也可共用，或者其可分离。图7a展示四个存储器层：存储器层M1和M2共用参考线610，存储器层M2和M3共用数据线710，且存储器层M3和M4共用参考线810。图7b展示四个存储器层，其中在存储器层M2与M3之间共用参考线(610和810)，但不共用数据线(710和712)。图7a的布置需要较少的遮蔽步骤，且出于所述原因可能为优选的。
在最优选实施例中，在衬底中在存储器下方形成控制电路，且必须形成从阵列的数据线、参考线和选择线的末端到此电路的电连接。用于形成这些连接的同时最小化衬底面积使用的有利方案可查阅Scheuerlein等人的题为“Word line arrangement havingmulti-layer word line segments for three-dimensional memory array”的第6,879,505号美国专利以及Scheuerlein等人在2003年3月31日申请的题为“Three-Dimensional MemoryDevice Incorporating Segmented Bit Line Memory Array”的第10/403,752号美国专利申请案，以上两个申请案由本发明的受让人所有，且以引用的方式并入本文。尽管需要较多的遮蔽步骤，但图7b的布置可利用Scheuerlein等人描述的技术，且出于所述原因可能为优选的。
所描述的两个实施例包含非易失性存储器单元，其包括可切换电阻器存储器元件；以及包括沟道区的晶体管，可切换电阻器存储器元件与晶体管串联布置，其中晶体管电连接在数据线与参考线之间，数据线和参考线均在第一方向上延伸，其中当晶体管接通时电流在第二方向上流过沟道区，第二方向大体上垂直于第一方向，其中可切换电阻器存储器元件在经受设定电压量值时减小电阻且在经受重设电压量值时增加电阻，且其中设定电压量值与重设电压量值的极性相反。
电路考虑
在本发明的存储器阵列中，数据线和参考线是平行的，且优选垂直于选择线。这是有利的，因为可通过一个选择线选择许多单元。所有这些单元都具有某种电流活动性，且如果参考线平行于此一选择线，那么所有这些电流将通过参考线，且I-R降将增加许多倍。
在本发明的优选实施例中，数据线和参考线垂直于通过晶体管沟道的电流流动的方向。具有类似配置的DRAM装置可查阅Scheuerlein的题为“Floating Body Memory CellSystem and Method of Manufacture”的第11/157,293号美国专利申请案(代理人案号MAT1P001)以及Scheuerlein的题为“Volatile Memory Cell Two-Pass Writing Method”的第11/157,317号美国专利申请案(代理人案号MAT1P003)，以上两个申请案都在2005年6月20日申请且以引用的方式并入本文。
本发明的薄膜晶体管上的电阻对于装置性能是重要的。出于在与本发明在相同日期申请的相关申请案中更完全描述的原因，薄膜晶体管的电阻优选与可切换电阻器存储器元件的低电阻状态相当。在本发明的存储器单元中，通过使用锗或硅锗合金来减小沟道区的电阻。类似地，使用非常薄的栅极电介质和高K介电栅极材料有助于将晶体管的电阻保持为低。
本发明中使用的设定电压量值和重设电压量值大体上小于约2伏，优选小于约1伏。
单片三维存储器阵列是这样一种阵列，其中多个存储器层形成于单一衬底(例如晶片)上而没有介入的衬底。形成一个存储器层的层沉积或直接生长在现有层的层上。相比而言，已通过在单独衬底上形成存储器层并将存储器层粘附在彼此之上来构造堆叠的存储器，如Leedy的题为“Three dimensional structure memory”的第5,915,167号美国专利所述。衬底可在结合之前变薄或从存储器层移除，但由于存储器层初始形成于单独衬底上，因此这些存储器并不是真正的单片三维存储器阵列。
形成于衬底上的单片三维存储器阵列至少包括形成于衬底上方第一高度的第一存储器层，以及形成于与第一高度不同的第二高度的第二存储器层。在此多层阵列中可在衬底上形成三个、四个、八个或甚至任意数目的存储器层。
本发明的实施例包含单片三维存储器阵列，其包括：a)形成于衬底上的第一存储器层，第一存储器层包括第一多个存储器单元，每个第一存储器单元包括：i)场效应晶体管；以及ii)可切换电阻器存储器元件，其中可切换电阻器存储器元件在经受设定电压量值时减小电阻且在经受重设电压量值时增加电阻，且其中设定电压量值和重设电压量值的极性是相反的；以及b)单片地形成于第一存储器层上的第二存储器层。在优选实施例中，第二存储器层包括第二多个存储器单元。
因为存储器单元形成于衬底上，所以可在衬底上以不同高度形成第一、第二和额外多个可切换电阻器存储器元件。
本发明的实施例提供一种用于形成、设定和重设非易失性存储器单元和相关联导体的方法，所述方法包括：形成在第一方向上延伸的第一数据线；形成在第一方向上延伸的第一参考线；形成具有沟道区的薄膜晶体管，所述沟道区在电学上设置在第一数据线与第一参考线之间；形成设置在沟道区与数据线之间的可切换电阻器存储器元件，所述电阻性切换存储器元件具有第一电阻；形成在与第一方向不同的第二方向上延伸的第一选择线；在可切换电阻器存储器元件上施加设定电压量值，其中在施加设定电压量值之后，可切换电阻器存储器元件具有低于第一电阻的第二电阻；以及在可切换电阻器存储器元件上施加重设电压量值，其中在施加重设电压量值之后，可切换电阻器存储器元件具有高于第二电阻的第三电阻，且其中设定电压量值和重设电压量值的极性是相反的。在施加设定电压量值时，电流在第一数据线与第一参考线之间流过沟道区且流过可切换电阻器存储器元件。
本文已描述详细的制造方法，但可使用形成相同结构的任何其它方法，然而结果属于本发明的范围内。
上述具体实施方式仅描述了本发明可采用的许多形式中的几种形式。出于此原因，此具体实施方式既定作为说明而不是限制。仅所附权利要求书及其所有等效物既定用于界定本发明的范围。

Claims (75)

1.一种非易失性存储器单元，其包括：
可切换电阻器存储器元件；以及
具有沟道区的薄膜晶体管，
其中数据线和参考线在所述沟道区下方；
其中所述可切换电阻器存储器元件与所述薄膜晶体管串联设置，
其中所述可切换电阻器存储器元件在设定电压量值被施加于所述可切换电阻器存储器元件上时减小电阻，且
其中所述可切换电阻器存储器元件在重设电压量值被施加于所述可切换电阻器存储器元件上时增加电阻，且其中所述设定电压量值的极性与所述重设电压量值的极性是相反的。
2.根据权利要求1所述的非易失性存储器单元，其中所述可切换电阻器存储器元件包括钙钛矿材料。
3.根据权利要求1所述的非易失性存储器单元，其中所述可切换电阻器存储器元件包括掺杂有选自由V、Co、Ni、Pd、Fe和Mn组成的群组的元素的非晶硅。
4.根据权利要求1所述的非易失性存储器单元，其中所述可切换电阻器存储器元件包括碳聚合物膜。
5.根据权利要求1所述的非易失性存储器单元，其中所述可切换电阻器存储器元件包括固态电解质材料。
6.根据权利要求5所述的非易失性存储器单元，其中所述固态电解质材料包括具有分子式AxBy的硫族化物玻璃，
其中A选自由B、Al、Ga、In、Ti、C、Si、Ge、Sn、Pb、N、P、As、Sb、Bi、F、Cl、Br、I和At组成的群组，且
其中B选自S、Se、Te及其混合物。
7.根据权利要求6所述的非易失性存储器单元，其中所述硫族化物玻璃掺杂有Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn或Ni。
8.根据权利要求5所述的非易失性存储器单元，其中移动金属离子贮存区与所述固态电解质材料接触。
9.根据权利要求1所述的非易失性存储器单元，其中所述薄膜晶体管和可切换电阻器存储器元件在电学上设置在所述数据线与所述参考线之间，所述参考线平行于所述数据线。
10.根据权利要求9所述的非易失性存储器单元，其中所述薄膜晶体管连接到选择线，所述选择线垂直于所述数据线，其中所述选择线控制所述薄膜晶体管。
11.根据权利要求10所述的非易失性存储器单元，其中所述沟道区不垂直，且所述数据线和所述参考线共面。
12.根据权利要求11所述的非易失性存储器单元，其中所述可切换电阻器存储器元件设置在所述沟道区与所述数据线之间。
13.根据权利要求1所述的非易失性存储器单元，其中所述沟道区包括硅、锗或锗合金。
14.根据权利要求1所述的非易失性存储器单元，其中所述沟道区是多晶的。
15.根据权利要求1所述的非易失性存储器单元，其中所述设定电压量值小于2伏。
16.根据权利要求1所述的非易失性存储器单元，其中所述重设电压量值小于2伏。
17.根据权利要求1所述的非易失性存储器单元，其中所述单元是形成于衬底上的单片三维存储器阵列的一部分。
18.根据权利要求17所述的非易失性存储器单元，其中所述衬底包括单晶硅。
19.一种非易失性存储器单元，其包括：
可切换电阻器存储器元件；以及
包括沟道区的晶体管，所述可切换电阻器存储器元件与所述晶体管串联布置，其中所述晶体管电连接在数据线与参考线之间，数据线与参考线均在第一方向上延伸，
其中当所述晶体管接通时，电流在第二方向上流过所述沟道区，所述第二方向垂直于所述第一方向，
其中所述可切换电阻器存储器元件在经受设定电压量值时减小电阻且在经受重设电压量值时增加电阻，且其中所述设定电压量值和所述重设电压量值的极性是相反的，以及
其中所述数据线和所述参考线在所述沟道区下方。
20.根据权利要求19所述的非易失性存储器单元，其中所述沟道区包括多晶半导体材料。
21.根据权利要求19所述的非易失性存储器单元，其中所述沟道区包括硅、锗或硅锗合金。
22.根据权利要求19所述的非易失性存储器单元，其中所述沟道区在电学上设置在所述数据线与所述参考线之间。
23.根据权利要求19所述的非易失性存储器单元，其中所述晶体管连接到选择线，所述选择线在所述第二方向上延伸。
24.根据权利要求23所述的非易失性存储器单元，其中所述选择线包括所述晶体管的栅电极。
25.根据权利要求19所述的非易失性存储器单元，其中所述可切换电阻器存储器元件包括钙钛矿材料。
26.根据权利要求19所述的非易失性存储器单元，其中所述可切换电阻器存储器元件包括掺杂有选自由V、Co、Ni、Pd、Fe和Mn组成的群组的元素的非晶硅。
27.根据权利要求19所述的非易失性存储器单元，其中所述可切换电阻器存储器元件包括碳聚合物膜。
28.根据权利要求19所述的非易失性存储器单元，其中所述可切换电阻器存储器元件包括固态电解质材料。
29.根据权利要求28所述的非易失性存储器单元，其中所述固态电解质材料包括具有分子式AxBy的硫族化物玻璃，
其中A选自由B、Al、Ga、In、Ti、C、Si、Ge、Sn、Pb、N、P、As、Sb、Bi、F、Cl、Br、I和At组成的群组，且
其中B是S、Se、Te或者其合金或化合物。
30.根据权利要求29所述的非易失性存储器单元，其中所述硫族化物玻璃掺杂有Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn或Ni。
31.根据权利要求28所述的非易失性存储器单元，其中移动金属离子贮存区与固态电解质材料接触。
32.根据权利要求31所述的非易失性存储器单元，其中所述移动金属离子是银离子。
33.根据权利要求19所述的非易失性存储器单元，其中所述设定电压量值和所述重设电压量值小于2伏。
34.一种形成于衬底上的非易失性存储器单元，所述存储器单元包括：
包括沟道区的薄膜晶体管，所述沟道区包括沉积的半导体材料，其中所述半导体材料是硅、锗或硅锗合金；以及
可切换电阻器存储器元件，
其中所述可切换电阻器存储器元件在经受设定电压量值时减小电阻且在经受重
设电压量值时增加电阻，且其中所述设定电压量值和所述重设电压量值的极性是相反的，以及
其中所述数据线和所述参考线在所述沟道区下方。
35.根据权利要求34所述的非易失性存储器单元，其中所述沟道区在电学上设置在数据线与参考线之间，所述数据线和所述参考线平行且在平行于所述衬底的第一方向上延伸。
36.根据权利要求35所述的非易失性存储器单元，其中当所述薄膜晶体管接通时，电流在所述数据线与所述参考线之间在垂直于所述第一方向的第二方向上流过所述沟道区。
37.根据权利要求36所述的非易失性存储器单元，其中所述薄膜晶体管由选择线控制，所述选择线在所述第二方向上延伸。
38.根据权利要求36所述的非易失性存储器单元，其中所述选择线包括所述薄膜晶体管的栅电极。
39.根据权利要求34所述的非易失性存储器单元，其中所述沟道区垂直定向。
40.根据权利要求34所述的非易失性存储器单元，其中所述可切换电阻器存储器元件包括钙钛矿材料。
41.根据权利要求34所述的非易失性存储器单元，其中所述可切换电阻器存储器元件包括掺杂有选自由V、Co、Ni、Pd、Fe和Mn组成的群组的元素的非晶硅。
42.根据权利要求34所述的非易失性存储器单元，其中所述可切换电阻器存储器元件包括碳聚合物膜。
43.根据权利要求34所述的非易失性存储器单元，其中所述可切换电阻器存储器元件包括固态电解质材料。
44.根据权利要求43所述的非易失性存储器单元，其中所述固态电解质材料是具有分子式AxBy的硫族化物玻璃层，
其中A选自由B、Al、Ga、In、Ti、C、Si、Ge、Sn、Pb、N、P、As、Sb、Bi、F、Cl、Br、I和At组成的群组，且
其中B是S、Se、Te或者其合金或化合物。
45.根据权利要求44所述的非易失性存储器单元，其中所述硫族化物玻璃掺杂有Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn或Ni。
46.根据权利要求43所述的非易失性存储器单元，其中移动金属离子贮存区与所述固态电解质材料接触。
47.根据权利要求46所述的非易失性存储器单元，其中所述移动金属离子是银离子。
48.一种单片三维存储器阵列，其包括：
a)形成于衬底上的第一存储器层，所述第一存储器层包括第一多个存储器单元，每个存储器单元包括：
i)场效应晶体管；以及
ii)可切换电阻器存储器元件，其中所述可切换电阻器存储器元件在经受设定电压量值时减小电阻且在经受重设电压量值时增加电阻，且其中所述设定电压量值和所述重设电压量值的极性是相反的；以及
b)单片地形成于所述第一存储器层上的第二存储器层，
其中所述第一存储器层进一步包括多个数据线、多个参考线以及多个选择线；
其中所述第一存储器层的每个所述存储器单元的所述场效应晶体管包括沟道区，且
其中所述数据线和所述参考线在所述沟道区下方或者所述数据线和所述参考线中的一者在所述沟道区下方，且另一者在所述沟道区上方。
49.根据权利要求48所述的单片三维存储器阵列，其中所述可切换电阻器存储器元件包括钙钛矿材料。
50.根据权利要求48所述的单片三维存储器阵列，其中所述可切换电阻器存储器元件包括掺杂有选自由V、Co、Ni、Pd、Fe和Mn组成的群组的元素的非晶硅。
51.根据权利要求48所述的单片三维存储器阵列，其中所述可切换电阻器存储器元件包括碳聚合物膜。
52.根据权利要求48所述的单片三维存储器阵列，其中所述可切换电阻器存储器元件包括固态电解质材料。
53.根据权利要求52所述的单片三维存储器阵列，其中所述固态电解质材料包括具有分子式AxBy的硫族化物玻璃层，
其中A选自由B、Al、Ga、In、Ti、C、Si、Ge、Sn、Pb、N、P、As、Sb、Bi、F、Cl、Br、I和At组成的群组，且
其中B是S、Se、Te或者其合金或化合物。
54.根据权利要求53所述的单片三维存储器阵列，其中所述硫族化物玻璃掺杂有Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn或Ni。
55.根据权利要求52所述的单片三维存储器阵列，其中移动金属离子贮存区与所述电解质材料接触。
56.根据权利要求55所述的单片三维存储器阵列，其中所述移动金属离子是银离子。
57.根据权利要求48所述的单片三维存储器阵列，其中所述数据线和所述参考线平行且在第一方向上延伸。
58.根据权利要求57所述的单片三维存储器阵列，其中所述选择线平行且在与所述第一方向不同的第二方向上延伸。
59.根据权利要求58所述的单片三维存储器阵列，其中当所述沟道区接通时，电流在所述数据线中的一者与所述参考线中的一者之间流过所述沟道区。
60.根据权利要求59所述的单片三维存储器阵列，其中电流流过所述沟道区的方向在所述第二方向上。
61.根据权利要求48所述的单片三维存储器阵列，其中所述沟道区垂直定向。
62.根据权利要求48所述的单片三维存储器阵列，其中所述第二存储器层包括第二多个存储器单元。
63.一种用于形成、设定和重设非易失性存储器单元和相关联导体的方法，所述方法包括：
形成在第一方向上延伸的第一数据线；
形成在所述第一方向上延伸的第一参考线；
形成可切换电阻器存储器元件，所述可切换电阻器存储器元件具有第一电阻；
形成薄膜晶体管的沟道区，所述沟道区在电学上设置在所述第一数据线与所述第一参考线之间；
形成在第二方向上延伸的第一选择线，所述第二方向不同于所述第一方向；
在所述可切换电阻器存储器元件上施加设定电压量值，其中在施加所述设定电压量值之后，所述电阻性切换存储器元件具有低于所述第一电阻的第二电阻；以及
在所述可切换电阻器存储器元件上施加重设电压量值，其中在施加所述重设电压量值之后，所述可切换电阻器存储器元件具有高于所述第二电阻的第三电阻，且其中所述设定电压量值和所述重设电压量值的极性是相反的。
其中所述可切换电阻器存储器元件设置在所述沟道区与所述数据线之间。
64.根据权利要求63所述的方法，其中在所述施加所述设定电压量值的步骤期间，电流在所述第一数据线与所述第一参考线之间流过所述沟道区且流过所述可切换电阻器存储器元件。
65.根据权利要求63所述的方法，其中所述可切换电阻器存储器元件包括与移动金属离子贮存区接触的固态电解质材料。
66.根据权利要求65所述的方法，其中在所述施加所述设定电压的步骤期间，金属离子迁移进入固态电解质材料，从而形成导电桥。
67.根据权利要求65所述的方法，其中在所述施加所述重设电压量值的步骤期间，金属离子从所述固态电解质材料迁移到所述移动金属离子贮存区。
68.根据权利要求65所述的方法，其中所述第一电阻和所述第三电阻相同。
69.根据权利要求65所述的方法，其中所述固态电解质材料包括硫族化物玻璃层。
70.根据权利要求63所述的方法，其中所述沟道区垂直。
71.根据权利要求63所述的方法，其中所述沟道区不垂直。
72.根据权利要求63所述的方法，其中所述形成所述薄膜晶体管的步骤包括沉积半导体材料层，所述半导体材料层包括硅、锗或者硅或锗的合金。
73.根据权利要求72所述的方法，其中所述形成所述薄膜晶体管的步骤进一步包括使所述半导体材料再结晶。
74.根据权利要求63所述的方法，其中所述施加所述设定电压量值的步骤包括向所述数据线施加第一电压和向所述参考线施加第二电压，所述第一电压高于所述第二电压。
75.根据权利要求74所述的方法，其中所述施加所述重设电压量值的步骤包括向所述数据线施加第三电压和向所述参考线施加第四电压，所述第四电压高于所述第三电压。
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