TW201419285A

TW201419285A - 三維記憶體及解碼技術

Info

Publication number: TW201419285A
Application number: TW102100813A
Authority: TW
Inventors: Wei-Chih Chien; Ming-Hsiu Lee
Original assignee: Macronix Int Co Ltd
Priority date: 2012-11-15
Filing date: 2013-01-09
Publication date: 2014-05-16
Also published as: TWI530953B; CN103811495A

Abstract

一種三維（3D）記憶體裝置是根據導電柱陣列與複數個圖案化導電體層，圖案化導體層包括：左側與右側導電體，而左側與右側導體鄰接在左側與右側界面區中的柱體。在左側與右側界面區中的記憶體元件由可程式化過渡金屬氧化物或可程式化電阻材料組成，過渡金屬氧化物之特徵為具有內建自我開關行為。柱體能運用二維解碼（two-dimensional decoding）加以選擇，且在複數個平面中的左側與右側導電體能在第三維度運用解碼加以選擇，而第三維度與左側和右側選擇相結合。

Description

三維記憶體及解碼技術

本發明是關於高密度記憶體裝置，特別是有關於配置有多平面的記憶胞以提供三維（3D）陣列記憶體裝置。

隨著積體電路的臨界尺寸（critical dimensions）縮小到現有的記憶胞技術的極限，設計者一直在尋找用於堆疊多平面的記憶胞的技術，以實現更大的存儲容量，並實現更低的每位元單位成本（costs per bit）。例如，在Johnson等人發表的“512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory cells” IEEE J. of Solid-State Circuits, vol. 38, no. 11 Nov. 2003.文章中，交叉點陣列（cross-points array）技術已用於反熔絲記憶體（anti-fuse memory）。在Johnson等人描述的設計中，在交叉點（cross-points）處的記憶體元件（memory elements）提供了多層的字元線與位元線。記憶體元件包括p+多晶矽陽極連接到字元線，以及n-多晶矽陰極連接到位元線，而陽極與陰極由反熔絲材料（anti-fuse material）分隔開。

在Johnson等人描述的流程中，每一記憶體層需要數個臨界微影（critical lithography）步驟。因此，製造此裝置所需要的臨界微影步驟的次數，須乘上實施的層數。然而臨界微影步驟是昂貴的，所以在製造積體電路時，應盡量減少使用臨界微影。因此，雖然使用3D陣列實現了較高密度的好處，但較高的製造成本，反而限制了此技術的使用。

一篇描述三維反熔絲式記憶體技術的美國專利共同待審（co-pending）的申請案，此申請案於2009年4月27日申請，申請號為12/430,290，名稱為“INTEGRATED CIRCUIT 3D MEMORY ARRAY AND MANUFACTURING METHOD”，此申請案在此被納入參考，如同已被充分闡述。

理想的三維積體電路記憶體的結構，是提供具有高密度和低製造成本的結構，且包括可靠與非常小的記憶體元件。

敘述於此的積體電路上的記憶體裝置，包括雙胞單元結構（ two-cell unit structures）的三維(3D)記憶體陣列，此3D記憶體陣列包括可程式化與可抹除電阻元件（resistance elements）。3D陣列包括複數個圖案化導電體層（patterned conductor layers），而導電體層由絕緣層將之彼此分隔。在積體電路上包括存取裝置陣列，配置存取裝置陣列以提供存取延伸到3D陣列的個別柱體。圖案化的導電體層（conductive layers）包括鄰接於柱體的左側與右側導電體。這定義出在柱體與鄰接的左側與右側導電體間的左側與右側界面區（interface region）。記憶體元件提供在左側與右側界面區，而每一個記憶體元件包括可程式化與可抹除元件。如果有需要，組成還包括整流裝置（rectifier）或其他開關。在此描述的例子中，可程式化元件包括過渡金屬氧化物，可程式化元件特徵為具有內建自我開關（built in self switching），因此能提供記憶體元件與開關雙功能。

在此敘述的裝置包括列解碼電路（rowdecoder circuits）與行解碼電路（columndecoder circuits）耦接至存取裝置陣列（array of access devices），且配置以選擇在導電柱陣列中的個別柱體。並且，左平面與右平面解碼電路（decoding circuits）耦接至在複數個圖案化導電體層的左側與右側導電體。配置解碼電路以施加偏壓，進而導致在選定胞（selected cell）中的電流流動（current flow），以及至未選定胞（unselected cell）以反轉（reverse）偏壓到整流裝置（rectifier）。

在敘述於此的結構中，陣列的柱體能包括半導體材料，具有第一導電類型（first conductivity type）的半導體材料電氣連通（electrical communication）於相應的存取裝置。並且，左側與右側導電體包括具有第二導電類型的半導體材料，使得在每一記憶體元件中的整流裝置，包括p-n 接面（p-n junction）。在其他實施例中，柱體包括金屬或金屬與其他導體或半導體材料的組合。

在每一層的左側與右側導電體有著陸區（landing areas），著陸區與重疊的圖案化導電體層（overlying patterned conductor layers）中的左側與右側導電體並未重疊（overlaid）。導線，例如係金屬塞（metal plugs），穿過貫孔（vias）延伸到複數個圖案化導電體層，且接觸著陸區。例如，在圖案化金屬層中的左側與右側連接點（connectors）連接到在貫孔的導線，進而與解碼電路（decoding circuitry）連接，而左側與右側導電體係位於複數個圖案化導電體層的上方。

本發明也描述製造記憶體裝置的方法。複數個圖案化導電體層的形成，首先，藉由形成複數個導電材料毯覆層（blanket layers），而絕緣材料毯覆層在導電材料毯覆層間形成堆疊。然後，蝕刻堆疊處以定義出左側與右側導電體，以形成溝槽（trenches）於堆疊處中。沉積或形成一層記憶體材料層在溝槽的側壁，然後，以導電材料充填溝槽，導電材料如摻雜的半導體。其次，圖案化在溝槽的導電材料以形成柱體。然後，絕緣材料填入柱體（pillars）間。

編程記憶胞可藉由施加偏壓，在所需的平面（desired plane）中的柱體與選定的左側與右側導電體間，以在界面區中編輯可程式化電阻記憶體元件（programmable resistance memory element）。整流裝置提供了在柱體內的不同層的記憶胞之間的隔絕，而整流裝置係由在界面區域中，以p-n 接面或以其他方式所建立。當記憶體元件具有臨界特徵（threshold characteristic）時，開關功能可由記憶體元件本身提供，而對記憶胞不需要額外組件，以提供整流或開關功能。

為讓本發明之上述內容能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

81、82、83、84、130、131、132、493、495、497、1150-a、1150-b、1150-c、1151-a、1151-b、1151-c、1152-a、1152-b、1152-c、1153-a、1153-b、1153-c．．．柱體

102．．．記憶立方體

104．．．左側平面解碼裝置

105．．．右側平面解碼裝置

106．．．柱狀存取裝置陣列

108．．．片解碼裝置

109．．．列解碼裝置

110、112、114．．．切面

120、121、122、123、124、125、126、127、128、220、221、222、223、224、225、500、502、504．．．雙胞單元結構

130-a、130-b．．．外襯

134、135、136．．．位元線

137、138、139．．．選擇線

141、141-L、141-R、142、142-R、143、143-L、144、144-R、145、146、410、411、412、413、414、415、417、418、1260-1、1260-2、1260-3、1261-1、1261-2、1261-3、1262-1、1262-2、1262-3、1263-1、1263-2、1263-3、1264-1、1264-2、1264-3．．．導電體

266、267、268、1750、1751、1752、1850、1851、1852．．．層

310、320．．．介電絕緣體

330、331、340、341．．．記憶體元件

330-1、330-u、340-1、340-u．．．上端區域

331-1、331-u、341-1、341-u．．．下端區域

425、426、427、428、429、430、431、432、433、434、435、437、439．．．金屬氧化物結構

492、494、496、498．．．絕緣柱

500-L、502-L、504-L．．．左胞

500-R、502-R、504-R．．．右胞

520．．．閘極介電層

600．．．基板的表面

601、602、603、604、1225、1226、1227、1228、1229、1230、1412、1701、1702、1703、1704、1705、1706、1801、1802、1803、1804、1805、1806．．．接點

720．．．基板

721、723、725、727．．．絕緣材料層

722、724、726、728．．．導電體材料層

729．．．硬質光罩材料層

830、831、832、833．．．側壁

845、846、847、848、1050、1051、1052、1053、1446．．．溝槽

940、941、942、943．．．金屬氧化物記憶體材料層

1104．．．存取層

1120．．．絕緣體

1350、1351．．．延伸部

1352、1353．．．著陸區

1408．．．汲極接點

1410．．．絕緣材料

1412、1434．．．字元線

1436．．．汲極區域

1438．．．基板

1440．．．源極接點

1442．．．源極區域

1444．．．矽化物蓋

1445．．．介電層

1448．．．雙電晶體結構

1500．．．IV曲線

1710、1711、1810、1811．．．偶數/奇數選擇線

1720．．．選擇線

1722、1723、1820、1822、1823．．．層選擇線

1858．．．左/右側平面解碼裝置

1860．．．陣列

1861．．．片碼裝置

1863．．．行解碼裝置/頁緩衝電路

1865．．．匯流排

1868．．．區塊

1871．．．數據輸入線

1872．．．輸入/輸出端的數據輸出線

1874．．．其他電路

1875．．．積體電路

第1圖繪示依照本發明一實施例之3D記憶體結構的X-Z平面片視（slice view）示意圖。

第2圖繪示依照本發明一實施例之3D記憶體結構的X-Y平面的示意圖。

第3A圖繪示如第1、2圖中3D記憶體結構中的雙胞單元結構。

第3B圖繪示在一實施例中，在柱體上兩層記憶胞的側視圖。

第4圖繪示依照本發明一實施例所述的3D記憶體結構的部分透視圖。

第5圖繪示第4圖結構中的Y-Z剖面圖。

第6至11圖繪示依照本發明一實施例之製造3D記憶體結構的製造步驟流程圖。

第12圖繪示依照本發明一實施例所述之3D記憶體結構X-Y平面佈局視圖。

第13圖繪示具共享墊片結構（shared pad structures）的叉形左/右導電體（forked left/right conductor）佈局示意圖。

第14圖繪示在基板上代表性柱狀存取裝置陣列的實施方式示意圖。

第15圖繪示金屬氧化物記憶體元件的IV曲線圖。

第16圖繪示在另一實施例中，柱體上兩層記憶胞的側視圖。

第17圖繪示於一實施的例子中之一層及左/右解碼裝置的示意圖。

第18圖繪示於另一實施的例子中之一層及左/右解碼裝置的示意圖。

第19圖繪示包括3D，雙胞單元結構記憶體陣列的積體電路的簡化圖。

以下提供對照本發明第1至19圖之實施例的詳細描述。

第1圖為3D記憶體結構的示意圖，示意圖顯示位於3D結構的X-Z平面的110切面，112切面，114切面（slice）。在所示示意圖中，有九個雙胞單元結構（two-cell unit structures）120-128，每一個單元結構（unit structure）具有兩個記憶胞，而記憶胞具有個別的（separate）可程式化元件及左端點與右端點（terminals）。3D記憶體裝置的實施例能包括在每切面上有許多個雙胞單元結構。使用左側平面解碼裝置（left plane decoder）104，右側平面解碼裝置105，以及柱狀存取裝置陣列106，裝置包括胞陣列（array of cells），係配置給左解碼與右解碼。在Z-方向行（column）（如雙胞單元結構120、雙胞單元結構123、雙胞單元結構126）上的雙胞單元結構（two-cell unit structures）的導電柱，經由導電柱（如柱體130）耦接到在柱狀存取裝置陣列（pillar access device array）106上的存取裝置（access device），例如，在結構下方的積體電路基板實施。同樣的，用於雙胞單元結構121、雙胞單元結構124、雙胞單元結構127的柱體（pillar）經由柱體131耦接到在柱狀存取裝置陣列106上，相對應的存取裝置（access device）。用於雙胞單元結構122、雙胞單元結構125、雙胞單元結構128的柱體（pillar）經由柱體132耦接到在柱狀存取裝置陣列106上。

在切面110，切面112及切面114上的特定層（例如係雙胞單元結構120、雙胞單元結構121、雙胞單元結構122）中的雙胞單元結構的左側字元線導線（如導電體141），係耦接至由左側平面解碼裝置104選擇的驅動裝置（driver）。同樣的，在切面110，切面112，切面114上的特定層（particular level）（如雙胞單元結構120、雙胞單元結構121、雙胞單元結構122）中的雙胞單元結構的右側字元線導線（如導電體142），係耦接至由右側平面解碼裝置105選擇的驅動裝置（driver）。在包括雙胞單元結構123、雙胞單元結構124、雙胞單元結構125層中的左側字元線導電體143及右側字元線導電體144，分別耦接至左側平面解碼裝置104及右側平面解碼裝置105。在包括雙胞單元結構126、雙胞單元結構127、雙胞單元結構128層中的左側字元線導電體145及右側字元線導電體146，分別耦接至左側平面解碼裝置104及右側平面解碼裝置105。

雙胞單元結構120-雙胞單元結構128包括可程式化元件，如過渡金屬氧化物，且如果需要的話，每一單胞（cell）都包括如第1圖所示之如整流裝置的開關。由過渡金屬氧化物材料組成之記憶胞（memory cell），例如係電阻式隨機存取記憶體（ReRAM）。過渡金屬氧化物材料包括氧化鎢（tungsten oxide）、氧化鈦（titanium oxide）、氧化鎳（nickel oxide）、氧化鋁（aluminum oxide）、氧化銅（copper oxide）、氧化鋯（zirconium oxide）、氧化鈮（niobium oxide）、氧化鉭的氮化鈦氧化物（tantalum oxide titanium nitride oxide）、鉻摻雜鍶鋯氧化物（chromium doped SrZrO₃）、鉻摻雜鍶鈦氧化物（chromium doped SrTiO₃）、鐠鈣錳氧化物（PCMO，PrCaMnO）、鑭鈣錳氧化物（LaCaMnO）等。

記憶胞亦能由其他雙端點（two-terminal）的電阻變化記憶體裝置（resistance-change memory devices），例如係相變化記憶體（phase change memory）、傳導橋記憶體（conduction bridge memory）及自旋力矩傳輸記憶體（Spin Torque Transfer memory, STT memory）等所組成。

柱體及左側與右側導電體能由導電金屬或類金屬（metal-like）材料組成，包括：如氮化鈦（TiN）、鐿（Yb）、鋱（Tb）、釔（Y）、鑭（La）、鈧（Sc）、鉿（Hf）、鋯（Zr）、鋁（Al）、鉭（Ta）、鈦（Ti）、釹（Nb）、鉻（Cr）、釩（V）、鋅（Zn）、鎢（W）、鉬（Mo）、銅（Cu）、錸（Re）、釕（Ru）、鈷（Co）、鎳（Ni）、銠（Rh）、鉛（Pd）、鉑（Pt）及其化合物與合金材料。此外，半導體可用於一些實施例。

記憶胞的開關元件可由金屬氧化物二極體（metal-oxide diode）、穿隧二極體（tunneling diode）或其他二極體結構組成。如下所述，藉由使用記憶體的非線性IV關係用以內建式自我開關（built-in self-switching）。更詳細雙胞單元結構提供如下。

正如可見的，當阻斷在陣列中其他胞中的電流流向時，可以藉由施加電壓以使電流流經相應的柱體（如柱體130）及選定平面上所選定的一左側和右側導電體（如導電體143、導電體144兩者之一）之間，建立（established）用以讀取個別單胞（individual cell）（如在雙胞單元結構123中雙胞的其中之一）的電流通路。

在Z軸方向列（Z-direction column）（如雙胞單元結構120、雙胞單元結構123、雙胞單元結構126）中，雙胞單元結構120-雙胞單元結構128的導電柱陣列（array of conductive pillars）的底部，經由對應的柱體130、柱體131、柱體132耦接於在柱狀存取裝置陣列106上對應的存取裝置，例如係實施於結構下方的積體電路基板。

在柱狀存取裝置陣列（pillar access device array）106中的存取裝置，選擇性的耦接雙胞單元結構120-雙胞單元結構128的一Z軸方向列至在Y軸方向延伸的複數條位元線134、位元線135、位元線136中對應的一位元線。複數條位元線134、位元線135、位元線136中的位元線耦接至列解碼裝置（column decoder）109。

柱狀存取裝置陣列106中的電晶體的閘極，係耦接至在X軸方向延伸的選擇線（select lines）137、選擇線138、選擇線139。選擇線137、選擇線138、選擇線139耦接至片解碼裝置(slice decoder)108。

第2圖為繪示位於3D結構中X-Y平面的層（levels）266、層267及層268的3D記憶體結構示意圖。左側平面解碼裝置104及右側平面解碼裝置105係圖繪示於圖中。示意圖上的每一層（level）包括九個雙胞單元結構。實施例中的每層可以包括許多胞（many cells）。示意圖上在266層中單元結構的前列（front row）包括雙胞單元結構120、雙胞單元結構121及雙胞單元結構122，對應於在第1圖繪示的切面（slice）的頂列（top row）。雖然陣列可能更大，例如係包括在每平面上有1000乘1000（1000X1000）個雙胞單元，或更多個雙胞單元。在層單元結構的X-Y排列中，雙胞單元結構（two-cell unit structures）220-雙胞單元結構225的結餘（balance）顯示為3乘3（3-by-3）。如第2圖所示，左導電體元件（left conductor element）141係設置以利用叉形導電體（forked conductor）141-L，連接到在每隔一對（alternating pairs）的行（rows）之間的左側導電體。同樣的，交錯（interleaved）於左導電體元件（left conductor element）141的右導電體元件（right conductor element）142係使用叉形導電體（forked conductor）141-R，連接到在每隔另一對（other alternating pairs）的列（rows）之間的右側導電體。如下所述，左側和右側導電體（conductors）在每一平面上能彼此分離，且通過貫孔（vias）連接到層疊的連接點上（overlying connectors），而非以叉形方式連接在平面上。

第3A圖繪示雙胞單元結構。在第1及2圖中使用代表單元結構的符號120可以如圖所示，包括左側導電體141-L，右側導電體142-R，以及柱體130。介電絕緣體310與介電絕緣體320隔開（separate）柱體。記憶體元件330, 340包括可程式化材料層，係位在柱體130的相反側，以及在柱體130的相反側的各自的表面（respective surfaces）與對應的左側導電體141-L和右側導電體142-R之間。因而，此結構單元提供兩個記憶胞，包括如圖標示的胞1（CELL 1）及胞2（CELL 2），每單胞包括可程式化元件以及整流裝置（rectifier）。

當柱體130包括導電體，如金屬，金屬氮化物，摻雜的多晶矽，以及其他導電體的時候，此例中的導電體141-L以及導電體142-R能包括過渡金屬，如鎢（tungsten）。在一些實施方式中，在記憶體元件的相反側上，使用p-型和n-型半導體，將用於記憶胞的p-n接面（p-n junction）的整流裝置設置在界面區域中。

整流裝置可藉由在導電體與柱體間的p-n接面，加以實施（implemented）。例如，依據固體電解質的整流裝置，如矽化鍺（germanium silicid）或其他合適的材料，可用以提供整流裝置。其他代表性的固體電解質材料（solid electrolyte materials），請參見Gopalakrishnan的美國第7,382,647號專利。

記憶胞形成在柱體130與左側導電體141-L或右側導電體142-R交叉點上的界面區域，且記憶胞可包括氧化鎢或前述提及的金屬氧化物的側壁層（side wall layer）。在其他實施例中，其他記憶體元件可使用包括反熔絲(anti-fuse)記憶胞，而反熔絲(anti-fuse) 記憶胞包括二氧化矽、氮氧化矽（silicon oxynitride）或具有厚度5至10奈米且高電阻的二氧化矽。其他可使用的反熔絲材料，如氮化矽（silicon nitride）、氧化鋁、氧化鉭（tantalum oxide）、氧化鎂（magnesium oxide）等。

施加偏壓（Bias voltages）到單元結構，包括右字元線電壓V_WL‑R，左字元線電壓V_WL-L，及柱體電壓V_B。

第3B圖繪示在3D陣列中的兩層的兩個單元胞的側面圖，其中頂端層（top）的雙單元（two-unit）胞，包括左側導電體141-L與連接到柱體130的側壁（side wall）記憶體元件340，在柱體130相反側的記憶體元件330，以及右側導電體142-R。在第二層的雙單元（two-unit）胞包括一個雙單元胞，而雙單元胞包括左側導電體143-L、連接到柱體130的側壁（side wall）記憶體元件341、設於柱體130相反側的記憶體元件331，以及右側導電體144-R。在一些實施方式中，能夠多於兩層，例如8層、16層等。記憶體元件340位在記憶體元件341之上，且記憶體元件340，記憶體元件341兩者都設置的柱體130的側壁上。同樣的，記憶體元件330位在記憶體元件331之上，並且，記憶體元件330，記憶體元件331兩者都設置的柱體130的側壁上。

第4圖繪示部分3D結構，此結構包括如第1~3圖所述的記憶胞陣列。第4圖顯示三層圖案化導電體層，其中頂端層（top level）包括延伸X軸方向的圖案化導電體410-導電體412，下一層（next level）包括圖案化導電體413-導電體415，再下一層（next lower level）包括圖案化導電體416-導電體418。在本例中，在頂端層（top）的可程式化元件位在金屬氧化物結構425-金屬氧化物結構430上，而金屬氧化物結構425-金屬氧化物結構430形成於圖案化導電體410-導電體412相反側上。在金屬氧化物結構431-金屬氧化物結構432上的可程式化元件形成在圖案化導電體415相反側上，在金屬氧化物結構433-金屬氧化物結構434上的可程式化元件形成在圖案化導電體418相反側上。類似的可程式化元件同樣地形成於結構中其他圖案化導電體的側面上。3D結構包括導電柱陣列，而導電柱陣列包括在圖示的結構背面的柱體81-柱體84，以及在圖示的結構前面的柱體493、柱體495與柱體（pillar）497。絕緣柱體形成於柱體間與其相反側上。因此，絕緣柱（insulating pillars）492、絕緣柱494、絕緣柱496與絕緣柱498顯示在柱體493、柱體495與柱體497的相反側上。

第4圖繪示存取電晶體（access transistor）的另一種實現方式，要求柱體包括摻雜的半導體，且作為垂直選擇電晶體（vertical select transistors）的通道區（channel regions）。選擇線（select lines）137、選擇線138及選擇線139位於記憶立方體（memory cube）102的下方且在X軸方向中延伸，而選擇線137、選擇線138、選擇線139作為選擇電晶體（select transistors）的閘極。柱體延伸通過選擇線137、選擇線138及選擇線139到在X軸方向上延伸的位元線134、位元線135及位元線136。在其它實施例中，選擇電晶體（select transistors）可以形成在基板的源極/汲極端與通道上，或其他方式。

第5圖繪示如第4圖中的結構之Y-Z平面的剖視圖，其繪示沿著包括柱體497的雙胞單元結構500、雙胞單元結構502及雙胞單元結構504。在適當情況下，第4圖中的編號係重複使用於第5圖中。

雙胞單元結構500包括一左胞500-L與一右胞500-R。做為記憶體元件的左胞500-L包括導電體418及金屬氧化物結構433。做為記憶體元件的右胞500-R包括導電體417及金屬氧化物結構435。

雙胞單元結構502包括左胞502-L與右胞502-R。做為記憶體元件的左胞502-L包括導電體415及金屬氧化物結構431。做為記憶體元件的右胞502-R包括導電體414及金屬氧化物結構437。

雙胞單元結構504包括一左胞504-L與一右胞504-R。做為記憶體元件的左胞504-L包括導電體412及金屬氧化物結構429。做為記憶體元件的右胞504-R包括導電體411及金屬氧化物結構439。

字元線中的每一層是由絕緣材料隔開，而絕緣材料如矽氮化物（silicon nitride）或二氧化矽。因此，兩個Z軸方向列的單胞由雙胞結構單元500、雙胞結構單元502及雙胞結構單元504所提供。

選擇線137圍繞柱體497，且延伸進入和離開如第5圖所示的剖面。閘極介電層（Gate dielectric）520分隔柱體497與選擇線137。

圖6至12繪示上述製造3D結構的各階段製造流程。第6圖說明積體電路基板的表面600上，用於連接3D結構的接點陣列（array of contacts）。接點陣列包括接點(如接點601-接點604)，接點耦接至個別存取裝置，且可以連接到在3D結構中的柱體。個別存取裝置能形成在基板上，且可包括如金氧半導體電晶體（MOS transistors），而金氧半導體電晶體具有耦接至設置在X軸方向字元線的閘極，耦接至設置在Y軸方向源極線的源極（sources），以及耦接至接點(如接點601-接點604)的汲極。以適合的特定的操作下，藉由偏壓於字元線及源極線，選擇個別存取裝置。在一些實施方式中，存取裝置能包括垂直，環繞式閘極電晶體（surrounding gate transistors），而環繞式閘極電晶體上端的源極/汲極端耦接至柱體。

第7圖繪示在製造流程第一階段中的側面剖視圖，係為在基板720上形成交替的（alternating）絕緣材料層721、絕緣材料層723、絕緣材料層725、絕緣材料層727及導電體材料（conductor material）層722、導電體材料層724、導電體材料層726、導電體材料層728之後的多層堆疊材料（multilayer stack of materials）的側面剖視圖，其中絕緣材料層例如係二氧化矽或氮化矽，而導電體材料層例如係金屬（如鎢、n+多晶矽或其他摻雜的半導體、金屬氮化物或金屬與其他如金屬氮化物導電體的組合）。在具代表性的結構中，交替的絕緣材料層厚度可為大約50奈米，而交替的導電體材料層厚度可為大約50奈米。在交替層728的頂端，能形成硬質光罩材料層729（如氮化矽）。

第8圖繪示使用第一微影製程結果的佈局視圖，微影製程定義出溝槽（trenches）的圖案，以及透過蝕刻如第6圖中所示的多層堆疊材料，對堆疊處進行圖案化蝕刻（patterned etch of the stack）以形成溝槽845-溝槽848。微影製程露出接點（如接點604），接點係耦接至柱狀存取裝置（pillar access circuits）中的個別存取裝置。非等向性反應離子蝕刻技術（Anisotropic reactive ion etching techniques）能用於蝕刻穿過導電層和氧化矽或氮化矽層，且具高深寬比（high aspect ratio）。溝槽具有側壁（sidewalls）830-側壁833，而側壁830-側壁833為在結構各層中導電體材料層露出處。在具代表性的結構中，溝槽845-溝槽848的寬度可為如大約70奈米。

第9圖顯示於流程中之較後階段，為在接觸導電體材料層的溝槽845-溝槽848側壁上，形成金屬氧化物記憶體材料層（metal oxide memory material）940-金屬氧化物記憶體材料層943後的階段。例如，當導電體層包括鎢或其他適於形成金屬氧化物記憶體材料的金屬時，金屬氧化物記憶體材料可由沉積，或經由氧化用於導電層的金屬而形成。於形成金屬氧化物記憶體材料後的流程，可包括沉積薄保護層，例如在金屬氧化物材料上的p型多晶矽，然後，使用非等向性蝕刻製程從溝槽845-溝槽848的底端移除所有記憶體材料，最後露出接點（如接點604）。

第10圖顯示流程下一個階段，此階段為在圖案化導電體之間的溝槽中，填入做為柱體的材料，如p型多晶矽或金屬，以及形成填充的溝槽1050-溝槽1053之後的階段。在其他結構中，溝槽能使用摻雜的半導體先做內襯（lined），然後使用金屬充填，以改善結構的導電性，進而在結構的界面區域提供整流裝置。

第11圖顯示使用第二微影製程定義出柱體圖案。使用對柱體的材料有選擇性的非等向性蝕刻製程作填充溝槽的圖案化蝕刻（patterned etch of the filled trenches），以定義出導電柱（柱體1150-a、柱體1150-b、柱體1150-c、柱體1151-a、柱體1151-b、柱體1151-c、柱體1152-a、柱體1152-b、柱體1152-c、柱體1153-a、柱體1153-b及柱體1153-c），以及在導電柱間產生垂直開孔（vertical openings）。導電柱連接於接點，包括接點604（未繪示，參閱第8及9圖），進而到下方的個別存取裝置。接著，將介電絕緣材料，如二氧化矽，填入柱體間，以在柱體間形成絕緣體列（如絕緣體1120）。

第12圖說明在複數個平面上，用於製作接點到左側及右側導電體（conductor lines）配置的上視圖。在每一層上的左側導電體（conductors）1261-1、導電體1261-2、導電體1261-3與導電體1263-1、導電體1263-2、導電體1263-3及右側導電體1260-1、導電體1260-2、導電體1260-3、導電體1262-1、導電體1262-2、導電體1262-3與導電體1264-1、導電體1264-2、導電體1264-3具有配置成階梯狀圖案（stair-step pattern），或其他圖案的著陸區（標示為“L”或“R”），使得每一層上的著陸區不至於被層疊的圖案化導電體層中任何左側及右側導電體所層疊。接點塞（Contact plugs）或其他導線（conductive lines）（未繪示）延伸穿過複數個導電體層，然後接觸著陸區。層疊的（overlying）圖案化連接層包括在複數個圖案化導電體層上的左側接點1228、接點1229、接點1230及右側接點1225、接點1226、接點1227，且接觸於導線（conductive lines），而此導線係接觸左側與右側導電體的著陸區。左側與右側接點路由到（routed）到左與右平面解碼電路（未繪示）。

第13圖繪示在另一個實施例中的一層（level）的佈局圖，佈局圖顯示從第4圖的頂端層中的左側導電體1260-3與右側導電體1264-3耦接於延伸部（extensions）1350及延伸部1351（也被稱為墊片），以連接左側導電體與右側導電體到左側平面解碼裝置與右側平面解碼裝置。可以看出，左側導電體1261-3與左側導電體1263-3耦接至延伸部1351，使延伸部可連接在著陸區1353上的接點塞，藉由層疊的圖案化導電體層（overlying patterned conductor layers）到連接解碼裝置電路。同樣的，右側導電體1260-3、右側導電體1262-3與右側導電體1264-3耦接至延伸部1350，使延伸部可連接在著陸區1352上的接點塞（Contact plugs），藉此連接到解碼裝置電路。

第14圖繪示一存取裝置陣列的實施方式，而存取裝置陣列適合用於在第1圖中所示的做為柱狀存取裝置陣列（pillar access device array）。如第14圖所示，在基板上實施的存取層1104，包括具有上表面的絕緣材料1410，而接點陣列（如接點1412）曝露在絕緣材料上表面上。在汲極接點（drain contacts）1408的上表面提供用於個別柱體的接點，而汲極接點1408的上表面耦接至在存取層（access layer）中的金氧半導體電晶體（MOS transistors）的汲極端點（drain terminals）1436。存取層1104，包括具有源極區域（source regions）1442的半導體本體及在存取層1104上的汲極區域1436。多晶矽字元線1434設置在閘極介電層上，且在源極區域1442與汲極區域1436之間。如實施例所示，源極區域1442為鄰接的金氧半導體電晶體所共用，而形成雙電晶體結構1448。基板1438內的源極接點1440位於字元線1434之間，且源極接點1440與源極區域1442接觸。源極接點（source contacts）1440能連接至在金屬層的位元線（未繪示），而位元線為垂直於字元線，且在汲極接點行（columns of drain contacts）1408之間。矽化物蓋（silicide caps）1444覆蓋字元線1434。介電層1445覆蓋字元線1434與矽化物蓋1444 。隔離溝槽（Isolation trenches）1446將雙電晶體結構1448從相鄰的雙電晶體結構分隔開。在此例中，電晶體充當存取裝置（access devices）。個別柱體能耦接至接點1412且藉由控制源極接點1440與字元線1412的偏壓加以個別選擇。理所當然，其他結構可用以實現存取裝置陣列，包括，如垂直金氧半導體電晶體裝置陣列（vertical MOS device array）。

第15圖為過渡金屬氧化物記憶體元件的電流與電壓的IV 曲線圖，過渡金屬氧化物記憶體元件可包括例如係氧化鎢（tungsten oxide）。IV 曲線1500顯示非線性特性，可據以取代記憶胞之個別的的開關元件（switching element）。可以看出，在臨界電壓（threshold voltage）V_T以下，金屬氧化物材料實質上（essentially）係阻斷電流且為關閉狀態，但當在臨界電壓（threshold voltage）V_T以上，金屬氧化物材料允許電流流通，所以是開啟狀態。因此，能依據具有這種特性的金屬氧化物和其它記憶體材料，內建自我開關。

第16圖繪示在第3B圖中所示的兩個單元結構的替代結構，配置（deploying）金屬氧化物記憶胞技術，如美國專利第8,279,656號所描述，此文獻在此被納入參考，如同已被充分闡述。第16圖顯示在3D陣列的兩層中，雙單元胞的側視圖（在適當情況下，使用相同於第3B圖中的編號），其中頂端部的雙單元胞包括左側導電體141-L、連接至柱體130的側璧記憶體元件340、在柱體130相反側的記憶體元件330，以及右側導電體142-R。在第二層的雙單元胞包括左側導電體143-L、連接至柱體130的側璧記憶體元件341、在柱體130相反側的記憶體元件331，以及右側導電體144-R。如第16圖所示的另一選擇是使用多層導電體之導電體141-L、導電體142-R、導電體143-L與導電體144-R，多層導電體包括不同的可氧化材料（oxidizable material）的襯墊（liner），例如氮化鈦（TiN），氮化鈦的氧化速度較塊材（bulk material）慢，此處所指之塊材例如係鎢。當氧化導電體層而形成記憶體元件時，鎢芯（tungsten core）氧化的深度比導電體層的塊材氧化的深度更深（在此例所指的深度係沿水平方向表示），按照這種方式，形成記憶胞時，於側壁的上端區域340-u、上端區域340-l及下端區域341-u、下端區域341-l、上端區域330-u、上端區域330-l、下端區域331-u及下端區域331-l的交叉點區域形成氮氧化鈦（TiNO_x）在氮化鈦外襯墊的例子中，可看出柱體130也能包括具有氮化鈦（TiN）外襯130-a與外襯130-b的鎢芯。

如上所述，在一些實施方式中，能多於兩層，如8層，16層等。記憶體元件340在記憶體元件341之上，而兩者皆設置在柱體130的側壁（sidewall）上。同樣的，記憶體元件330在記憶體元件331之上，而兩者皆設置在柱體130的側壁上。

第17與18圖顯示解碼電路（decoding circuitry）的另一排列方式，解碼電路提供用於在本文所述的記憶體結構中，左導電體與右導電體的左層解碼與右層解碼（level decoding）。在第17圖，以層1750-層1752示意性表示3D陣列，包括交錯的（interleaved）左導電體與右導電體，對於層1750為偶數之導電體141與奇數之導電體142，對於層1751為偶數之導電體143與奇數之導電體144，對於層1752為偶數之導電體145與奇數之導電體146。解碼電路（decoding circuitry）包括電晶體，此電晶體具有閘極、源極與汲極，其中閘極耦接至偶數/奇數選擇線1710與偶數/奇數選擇線1711，源極耦接至層選擇線1720、層選擇線1722與層選擇線1723，且在接點1701-接點1706處，汲極耦接至在不同層的墊片（pads）。

在第18圖，以層1850-層1852示意性表示3D陣列，包括交錯的（interleaved）左導電體與右導電體，對於層1850為偶數導電體141與奇數導電體142，對於層1851為偶數導電體143，與奇數導電體144，對於層1852為偶數導電體145與奇數導電體146。解碼電路（decoding circuitry）包括電晶體，電晶體具有源極、閘極、汲極，其中源極耦接至偶數/奇數選擇線1810與偶數/奇數選擇線1811，閘極耦接至層選擇線1820、層選擇線1822與層選擇線1823，以及在接點1801-接點1806處，汲極耦接至在不同層的墊片（pads）。

當使用層選擇（level select）與偶/奇選擇線在選定柱體（selected pillar）上以選擇特定胞時，施加適當偏壓以讀取、編程或抹除在選定柱體和奇/偶選擇線上，存取一個特定胞（specific cell）的解碼方法能包括，開啟在存取電路（access circuits）中，耦接至柱體的片選擇線（slice select line）與行選擇線（column select line），以選擇特定柱體（particular pillar）。

第19圖為根據本發明的實施例中，積體電路的簡化方塊圖。如本文所述實施的積體電路1875包括在基板上的3D雙胞單元結構金屬氧化物記憶體陣列1860。在匯流排（bus）1865，位址（addresses）提供給行解碼裝置/頁緩衝電路（column decoder/ page buffer circuits）1863、片解碼裝置（slice decoder）1861以及左/右側平面解碼裝置1858。對類似如第1圖中所示的陣列實施例中，用於個別柱體（individual pillars）的存取裝置陣列位於陣列1860下方，且存取裝置陣列耦接至片碼裝置（slice decoder）1861及行解碼裝置/頁緩衝電路（column decoder/ page buffer circuits）1863。經由從在積體電路1875上的輸入/輸出端（input/output ports）的數據輸入線（data-in line）1871，或從內部或外部的其他數據來源到積體電路1875，再到行解碼裝置/頁緩衝電路（column decoder/ page buffer circuits）1863，以提供數據。在所示的實施例中，在積體電路上包括其他電路1874，例如一般用途的處理器或特殊用途的應用電路（special purpose application circuitry），或提供系統整合晶片（system-on-a-chip）功能的組合模組，組合模組為記憶胞陣列所支持。經由從在積體電路1875上的行解碼裝置/頁緩衝電路（column decoder/ page buffer circuits）1863，到輸入/輸出端的數據輸出線（data-out line）1872，或到內部或外部的其他數據目的地（data destinations）再到積體電路1875，以提供數據。

在此例子中實施的控制器，偏壓安排狀態機（bias arrangement state machine）1869可透過在區塊1868中電壓的產生或提供，控制偏壓安排供給電壓（bias arrangement supply voltages）的應用，例如讀取，編輯或抹除電壓的應用。控制器可使用本技術領域中已知的專用的邏輯電路來實施。在替代實施例中，控制器包括一般用途處理器，一般用途處理器可在同一積體電路上實施，而積體電路執行電腦程式，控制裝置的操作。在其他實施例中，專用的邏輯電路（special-purpose logic circuitry）與一般用途處理器的組合可用於控制器的實施。

特別當對於一個特定平面上，已達到記憶體元件尺寸的物理極限（physical limitations）時，三維堆疊為一有效的方式以降低半導體記憶體每位元的成本。針對3D陣列的先前技術，都需要幾個臨界微影（critical lithography）步驟以在每個堆疊層（stack layer）製造最小特徵尺寸（feature size）的元件。此外，用於記憶體陣列的驅動器電晶體（driver transistors）的數量亦須乘以平面的數量。

本發明所揭露的技術包括高密度3D陣列，且僅需要一臨界微影（critical lithography）步驟即能圖案化所有層。在圖案化步驟中，各層係可共用記憶體貫孔（memory via）及層互聯件（layer interconnect）。此外，各層能共用字元線及位元線解碼裝置，以改善先前技術中多層結構所產生面積損失（area penalty）的問題。在此敘述用於金屬氧化物及其他可程式化電阻記憶體的獨特兩雙胞（two-2-cell）單元結構，在每一個記憶體柱體的兩側（two sides of a memory pillar）還提供數據位置（data site）。使用存取裝置陣列以選擇個別記憶體柱體。使用左字元線與右字元線以在選定的平面選擇個別胞。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102．．．記憶立方體

104．．．左側平面解碼裝置

105．．．右側平面解碼裝置

106．．．柱狀存取裝置陣列

108．．．片解碼裝置

109．．．列解碼裝置

110、112、114．．．切面

120、121、122、123、124、125、126、127、128．．．雙胞單元結構

130、131、132．．．柱體

134、135、136．．．位元線

137、138、139．．．選擇線

141、142、143、144、145、146．．．導電體

Claims

一種記憶體裝置，包括︰
一存取裝置陣列；
複數個圖案化導電體層，彼此藉由複數個絕緣層分開，以形成該存取裝置陣列，該些圖案化導電體層包括複數個左側導電體與複數個右側導電體；
一導電柱陣列，係延伸穿過該些圖案化導電體層，在陣列中之複數個柱體，係接觸在該存取裝置陣列中相對應的該些存取裝置，並定義出左側界面區域與右側界面區域，該些左側與右側界面區域係設置在該些柱體與相鄰的左側導電體與右側導電體之間，且係在該些圖案化導電體層中對應之圖案化導電體層上；以及
複數個記憶體元件，設置在該些左側界面區域與該些右側界面區域中，每該些記憶體元件包括一可程式化記憶體材料與一可擦除記憶體材料。
如申請專利範圍第1項所述之記憶體裝置，包括︰
複數個列解碼電路（row decoding circuits）及複數個行解碼電路（column decoding circuits），耦接到該存取裝置陣列，該存取裝置陣列係設置在該導電柱陣列中，並用以選擇一柱體；以及
複數個左平面解碼電路與複數個右平面解碼電路，耦接到在該些存導電體層中的該些左側導電體與該些右側導電體，以開啟一選定胞（selected cell）的電流，及關閉在一未選定胞（unselected cell）的電流，該選定胞係位在一選定之圖案化導電體層的該左側界面區與該右側界面區域中。
如申請專利範圍第1項所述之記憶體裝置，其中在該導電柱陣列之一柱體包括︰
一導電體，係電性連接於一對應之存取裝置；以及
一記憶體材料層，係位於該導電體與該些圖案化導電體層之間，其中在每一該記憶體元件之該可程式化元件包括一主動區，設置在該些左側與右側界面區域中的該記憶體材料層上。
如申請專利範圍第1項所述之記憶體裝置，其中在該存取裝置陣列之一存取裝置，包括︰
一電晶體，具有一閘極、一第一端點及一第二端點；以及
該存取裝置陣列包括一位元線、一字元線，該位元線係耦接至該第一端點，該字元線係耦接至該閘極，且其中該第二端點係耦接至在該導電柱陣列之一對應之柱體。
如申請專利範圍第1項所述之記憶體裝置，其中在該存取裝置陣列之一存取裝置，包括︰
一垂直電晶體，具有一第一源極/汲極端點，該端點係耦接至在該導體柱陣列中一相對應的導體柱；以及
該陣列，包括︰
一源極線或一位元線，係耦接至該垂直電晶體的該源極/汲極端點，以及
一字元線，係提供一環繞式閘極結構（surrounding gate structure）。
如申請專利範圍第1項所述之記憶體裝置，其中在該存取裝置陣列之該存取裝置的該電極材料，包括一金屬、一金屬氮化物或一金屬與金屬氮化物的組合物，且該些圖案化導電體層，包括一金屬及一過渡金屬氧化物，該過渡金屬氧化物係在該些界面區中，且該過渡金屬氧化物具有內建自我開關的特性。
如申請專利範圍第1項所述之記憶體裝置，其中在該些圖案化導電體層中之該些左側導電體與該些右側導電體，係配置以接觸到相對應的一左側平面解碼電路與右側平面解碼電路。
如申請專利範圍第1項所述之記憶體裝置，其中該存取裝置陣列係位於該些圖案化導電體層的下面。
如申請專利範圍第1項所述之記憶體裝置，其中︰
在每一層中的該些左側導電體與該些右側導電體，具有複數個著陸區，該些著陸區係未被任何該些左側導電體與右側導電體所層疊（overlaid），該些左側導電體與右側導電體係位在層疊的該些圖案化導電體層中；及，包括︰
複數條導線，係延伸穿過該些導電體層並接觸於該些著陸區；及
該些左側導電體與該些右側導電體，係設置在該些圖案化導電體層的上方，且連接到該些導線；以及
該些左側平面解碼電路與該些右側平面解碼電路，耦接至該些左側導電體與該些右側導電體。
如申請專利範圍第1項所述之記憶體裝置，其中該些記憶體元件包括一渡金屬氧化物，且該過渡金屬氧化物具有內建自我開關之特徵。
一種記憶體裝置，包括︰
複數條位元線，設置在一第一平面上；
複數條選擇線，設置在一第二平面上，且該第二平面平行於該第一平面；
一柱體選擇裝置陣列，在陣列中的存取裝置係配置在相對應的該些位元線與該些選擇線的複數個交叉點，每該柱體選擇裝置，具有一第一端點、一第二端點及一第三端點，該第一端點係連接於在該相對應交叉點的該位元線，該第二端點係連接於在該相對應交叉點的一選擇線；
一導電柱陣列，在陣列中的複數個柱體係連接於相對應的存取裝置的該第三端點，該存取裝置係在存取裝置陣列中；
一側壁記憶體元件（sidewall memory elements）的3D陣列，包括渡金屬氧化物，且該過渡金屬氧化物具有內建自我開關，在3D陣列中的該些側壁記憶體元件係配置在陣列中的該些柱體的側邊且包括該些側壁記憶體元件，該些側壁記憶體元件係在每一柱體上，在3D陣列中的該側壁記憶體元件，包括一可程式化記憶體材料與一可抹除記憶體材料；
複數對字元線結構，係正交於該導電柱陣列，每該對字元線結構，係配置在3D陣列中相對應的層上，且在一層中的一對給定（given）的字元線結構，包括︰
一第一字元線結構，包括一第一組字元線耦接於該層的一第一字元線墊上，在該第一組的每該字元線，係連接於該些側壁記憶體元件，該些側壁記憶元件係位於在該導電柱陣列中該些柱體的交替行之間；
一第二字元線結構，包括一第二組字元線耦接於在該層的一第二元線墊上，且交錯於該第一組字元線的該字元線，在該第一組字元線中的每該字元線，係連接至該些側壁記憶體元件，該些側壁記憶體元件係位於在該導電柱陣列中該些柱體的交替行之間。
如申請專利範圍第11項所述之記憶體裝置，包括︰
一位位址解碼電路（address decoding circuitry），耦接至該些位元線，用於存取一柱體列，該位址解碼電路，耦接至該些選擇線，用於存取一柱體片（slice of conductive pillars），該柱體片（slice of conductive pillars）係正交於該列，以及該位址解碼電路係耦接至該些字元線結構，用於存取在該3D陣列中的一層胞。
如申請專利範圍第11項所述之記憶體裝置，其中該3D陣列中的該些側壁記憶體元件，包括︰
複數個雙胞單元結構，設置在每該柱體上，在一給定的柱體上的該雙胞單元結構，包括︰
沿第一側的一記憶體元件，連接至該字元線，該字元線係為在該層的該第一組字元線上；以及
沿一第二相反側之一第二記憶體元件，連接至該字元線，該字元線係為在該層的該第二組字元線上。
如申請專利範圍第11項所述之記憶體裝置，其中該些該側壁記憶體元件，包括︰一可程式化電阻記憶體材料。
如申請專利範圍第11項所述之記憶體裝置，其中該些側壁記憶體元件，包括一可程式化電阻及一金屬氧化物記憶體材料，該金屬氧化物記憶體材料其特徵為具有內建自我開關。
如申請專利範圍第11項所述之記憶體裝置，其中該些側壁記憶體元件，包括該可程式化電阻及一氧化鎢記憶體材料。
如申請專利範圍第11項所述之記憶體裝置，進一步包括︰
一控制器（controller），以編輯與抹除複數個選定記憶胞。
一種記憶體裝置的製造方法，包括︰
形成一存取裝置陣列；
形成複數個圖案化導電體層（patterned conductor layers），係彼此分開，且由複數個絕緣層與該存取裝置陣列，該些圖案化導電體層包括複數個左側導電體與右側導電體；
形成一導電柱陣列，係延伸穿過該些圖案化導電體層，在陣列中之複數個柱體，係接觸在該存取裝置陣列中相對應的該些存取裝置，以及定義出複數個左側與右側的界面區域，該些界面區域係在該些柱體與該些左側導電體與該些右側導電體間，且係在該些圖案化導電體層的相對應圖案化導電體層上；以及
形成複數個記憶體元件，係在該些左側與右側的界面區域，每一該些記憶體元件包括︰一過渡金屬氧化物，係藉由氧化在每一層中的該些左側與右側導電體。
如申請專利範圍第18項所述之製造方法，其中形成複數個圖利化導電體層，包括︰
形成複數個導電材料（conductive material）毯覆層；
形成複數個絕緣材料毯覆層於該些導電材料毯覆層之間，以形成一堆疊；
蝕刻該堆疊，包括蝕刻該些毯覆層以定義出該些左側與右側導電體。
如申請專利範圍第19項所述之製造方法，其中蝕刻該堆疊之步驟，包括通過該些圖案化導電體層蝕刻複數個溝槽，且形成該導電柱陣列之步驟包括︰
形成一過渡金屬氧化物，係在複數個溝槽側壁上；
以一電極材料充填該些溝槽於該些溝槽側壁上的該過渡金屬氧化物之上；以及
在該些溝槽內圖案化電極材料，以形成該些柱體列。
如申請專利範圍第20項所述之製造方法，其中該電極材料，包括一金屬氮化物。
如申請專利範圍第18項所述之製造方法，包括︰
圖案化該些導電體層，使得在每一層的該些左側與右側導電體具有複數個著陸區，該些著陸區係未被任何該些左側與右側導電體所層疊，係位在層疊的該些圖案化導電體層中；
形成複數個貫孔以曝露出該些著陸區，
形成複數條導線（conductive lines）於該些貫孔中，以及
形成複數個連接點於該些圖案化導電體層上，且在該些貫孔中與該些導線接觸，該些連接點連接至解碼電路。
如申請專利範圍第18項所述之製造方法，其中該過渡金屬氧化物係在該些界面區中，且具有內建自我開關。