WO2010026653A1 - 記憶装置 - Google Patents

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WO2010026653A1
WO2010026653A1 PCT/JP2008/066114 JP2008066114W WO2010026653A1 WO 2010026653 A1 WO2010026653 A1 WO 2010026653A1 JP 2008066114 W JP2008066114 W JP 2008066114W WO 2010026653 A1 WO2010026653 A1 WO 2010026653A1
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semiconductor region
diode
impurity
conductivity type
storage device
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PCT/JP2008/066114
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裕士 菅野
賢一 室岡
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株式会社 東芝
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    • H—ELECTRICITY
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    • H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only

Definitions

  • the present invention relates to a memory device using a diode and a resistance change element.
  • a cross-point type memory is a cell in which a memory element and a non-ohmic element typified by a diode are stacked in a direction perpendicular to a substrate to form a cell, which is arranged at the intersection of orthogonal electrode wirings.
  • ReRAM Memory using resistance change material for memory element. Since this ReRAM can be configured without using charge accumulation for storage and without using a MOSFET for a memory cell, it is expected to be able to achieve higher integration than the conventional trend. Yes.
  • ReRAM ReRAM
  • a cell that performs switching of a memory state is referred to as a selected cell, and other cells are referred to as non-selected cells.
  • the voltage is applied to the selected cell in the direction of the forward direction of the diode, and the state of the resistance change material is switched by passing a current through the cell.
  • a voltage is applied to the non-selected cell in the opposite direction with respect to the constituting diode, and the diode receives this voltage, thereby preventing current from flowing into the cell and preventing erroneous switching of the memory element. For this reason, the diode is required to have a small reverse leakage and a large reverse breakdown voltage.
  • variable resistance element when the variable resistance element is switched from the low resistance state to the high resistance state in the ReRAM selected cell, a large current is often required, and the diode can pass a current of about several hundred nA in the forward direction. Required.
  • the forward current that can be passed through the diode is proportional to the cross-sectional area of the diode. Therefore, in order to satisfy such a standard, especially when high integration is achieved and a cell with a fine cross-sectional area is used. Many problems need to be solved.
  • a ReRAM using a non-ohmic element typified by a diode and a resistance change element without using a MOSFET as a memory cell when switching the resistance change element, especially when switching from a low resistance state to a high resistance state, several It is necessary to pass a current of about 100 nA. For this reason, it is desirable that the diode has a small forward resistance and can flow a large current. In general, it is possible to increase the forward current by increasing the cross-sectional area of the diode, but this is contrary to the miniaturization of the element.
  • the present invention has been made in view of such circumstances, and the object of the present invention is to make it possible to pass a relatively large current and to easily manufacture a storage device having a high degree of integration at a low cost. It is to provide.
  • a storage device of the present invention includes a plurality of row lines arranged in parallel to each other, a plurality of column lines arranged in parallel to each other so as to intersect the row lines,
  • a first memory cell including a resistance change element and a memory cell including a diode connected in series to the row line and the column line, the diode including a first conductivity type impurity;
  • the second semiconductor region includes a semiconductor region, a second semiconductor region containing a first conductivity type impurity having a lower concentration than the first semiconductor region, and a third semiconductor region containing a second conductivity type impurity.
  • the impurity concentration of the second semiconductor region is higher in concentration in the second adjacent portion to the third semiconductor region than in the first adjacent portion to the first semiconductor region.
  • FIG. 1 is a cross-sectional view of a memory cell constituting a memory device according to an embodiment of the present invention.
  • FIG. 2A is an impurity concentration distribution diagram of a diode portion in the memory cell of FIG. 2B is another impurity concentration distribution diagram of the diode portion of FIG.
  • FIG. 3 is a characteristic diagram showing voltage / current characteristics of the diode of FIG. 4A is a schematic diagram showing an example of the distribution of impurity atoms in the (n-type) region 18 of the diode of FIG. 4B is a schematic diagram showing another example of the distribution of impurity atoms in the (n-type) region 18 of the diode of FIG.
  • FIG. 4C is a schematic diagram showing still another example of the distribution of impurity atoms in the (n-type) region 18 of the diode of FIG.
  • FIG. 5 is a characteristic diagram showing the relationship between the average donor position of the diode of FIG. 1 and the current at 0.9V.
  • FIG. 6 is a schematic perspective view of a storage device according to an embodiment of the present invention.
  • FIG. 7 is a circuit diagram of a storage device according to an embodiment of the present invention.
  • FIG. 8 is a block diagram of a storage device according to an embodiment of the present invention.
  • FIG. 9 is a perspective view of a chip in which the memory device according to the embodiment of the present invention is integrated.
  • FIG. 10A is a cross-sectional view illustrating a manufacturing process of the memory device according to the embodiment of the present invention.
  • FIG. 10B is a cross-sectional view of the memory device in the process following FIG. 10A.
  • FIG. 10C is a cross-sectional view of the memory device in the process following FIG. 10B.
  • FIG. 10D is a cross-sectional view of the memory device in the process following FIG. 10C.
  • FIG. 10E is a cross-sectional view of the memory device in the process following FIG. 10D.
  • FIG. 10F is a cross-sectional view of the memory device in the process following FIG. 10E.
  • FIG. 10G is a cross-sectional view of the memory device in the process following FIG. 10F.
  • FIG. 10G is a cross-sectional view of the memory device in the process following FIG. 10F.
  • FIG. 10H is a cross-sectional view of the memory device in the process following FIG. 10G.
  • FIG. 10I is a cross-sectional view of the memory device in the process following FIG. 10H.
  • FIG. 10J is a cross-sectional view of the memory device in the process following FIG. 10I.
  • FIG. 10K is a cross-sectional view of the memory device in the process following FIG. 10J.
  • FIG. 1 is a cross-sectional view of a memory cell portion of a memory device according to the first embodiment of the present invention.
  • the memory cell 1 includes a resistance change element 11, a diode portion 12, and metal electrodes 13, 14, and 15 and is connected in series with each other.
  • the variable resistance element 11 is formed of ZnMn 2 O 4 having a thickness of 10 nm, one end is connected to a wiring made of W and TiN through a TiN electrode 14, and the other end is made of Si through a TiN electrode 13. It is connected to the p side of the pn junction diode. The n side of the pn junction diode is connected to a wiring made of W and TiN via a TiN electrode 15.
  • the resistance change element is an element that transitions between at least two resistance values of a low resistance state and a high resistance state, and includes ZnMn 2 O 4 , NiO, TiO 2 , SrZrO 3 , Pr 0.7 Ca 0.3 MnO. it can be constructed from a thin film made from one of three such materials.
  • a resistance change element in a high resistance state transitions to a low resistance state when a voltage exceeding a certain level is applied, and a resistance change element in a low resistance state transitions to a high resistance state when a current exceeding a certain level flows. It is known to do.
  • the metal electrodes 13, 14 and 15 are made of TiN and have a function as a so-called barrier metal that suppresses interdiffusion of constituent atoms between not only a conductive material but also a resistance change element, a diode, and a wiring. Yes.
  • the greatest feature of the present invention is the configuration of the diode.
  • the film configuration of the diode is, for example, p + / n ⁇ / It can be described as n +.
  • the n + semiconductor region 16, p + sandwiched by n in the semiconductor region 17 - there is a distribution in the impurity concentration in the semiconductor region 18, p than the side close to the n + semiconductor region 16 + Impurity concentration near the semiconductor region 17 is high. Therefore, a graph of the impurity concentration distribution in the cross section along AA ′ in FIG. 1 is as shown in FIG. 2A.
  • the present inventors have studied means for increasing the forward current while keeping the thickness of the diode constant. Specifically, paying attention to the distribution of impurity atoms in the n ⁇ semiconductor region 18, the electrical characteristics of the diode are examined using a newly developed device simulator assuming that the n ⁇ semiconductor region is not a uniform impurity. did.
  • the characteristics of the newly developed device simulator will be briefly described.
  • the biggest feature of this device simulator is that it is possible to perform calculations that clearly capture the positions of individual impurity atoms, which was difficult to handle with conventional device simulators, corresponding to the miniaturization of elements. is there.
  • the size of the semiconductor region is 22 nm ⁇ 22 nm ⁇ 40 nm and the impurity concentration is 1 ⁇ 10 17 cm ⁇ 3
  • the number of contained impurity atoms is about two.
  • device characteristics are determined by a small number of impurity atoms, it is not appropriate to set a uniform impurity concentration continuous over the entire semiconductor region as in a conventional device simulator. It is important to consider the general distribution.
  • the conventional device simulator is a method in which the impurity concentration is set in an arbitrary region and the uniform potential field calculated from this concentration is used. It is possible to calculate by taking into account the potential field created by each impurity atom. By using this function, simulation considering the discrete distribution of the impurity position of a semiconductor device with an extremely fine structure has become possible for the first time.
  • the calculation result of the forward current of the diode using this device simulator is shown in FIG.
  • the diode 12 in FIG. 1 is configured as a p + region 17 / n ⁇ region 18 / n + region 16.
  • the graph of FIG. 3 shows the forward current-voltage characteristics of the diode corresponding to the three types of n-type region impurity atom distributions shown in FIGS. 4A-4C. Curves A, B, and C in FIG. 3 correspond to FIGS. 4A, 4B, and 4C, respectively.
  • the diode had a cross section of 22 nm ⁇ 22 nm, the thicknesses of the p-type semiconductor region and the n-type semiconductor region were both 50 nm, and the impurity concentration of the p-type region was set to 1 ⁇ 10 20 cm ⁇ 3 .
  • FIG. 4A to FIG. 4C only the p + semiconductor region 17 and the n ⁇ semiconductor region 18 are shown, but the n + semiconductor region 16 not shown is actually connected to the right side of the n ⁇ semiconductor region 18. become.
  • FIG. 5 is a graph plotting the relationship between the average position of two impurity atoms in the n ⁇ semiconductor region 18 and the current when 0.9 V is applied to the diode.
  • the impurity atoms in the n ⁇ semiconductor region 18 are distributed closer to the n + semiconductor region 16 than in the case where n ⁇ semiconductor region 18 is distributed.
  • the forward current can be increased when it is distributed near the p + semiconductor region 17.
  • n ⁇ semiconductor region 18 when the n ⁇ semiconductor region 18 is viewed macroscopically, a configuration using a diode having a configuration in which the impurity concentration on the side closer to the p + semiconductor region 17 is higher than the side closer to the n + semiconductor region 16, for example, FIG. With this configuration, it is possible to provide a storage device having a high degree of integration.
  • the increase of the forward current is influenced by the influence of the impurity atom distribution in the central portion of the n ⁇ semiconductor region 18.
  • 2B for example, as shown in FIG. 2B, even if the impurity concentration distribution has a shape having a convex portion at the center, it is p + semiconductor rather than the side closer to the n + semiconductor region 16 (first adjacent portion). It was found that the concentration on the side close to the region 17 (second adjacent portion) should be high.
  • n-type impurity atoms in the region of 2 to 3 nm from the interface between the p + semiconductor region 17 and the n ⁇ semiconductor region 18 to the n ⁇ semiconductor region 18 side are affected by a strong electric field caused by the acceptor of the p + semiconductor region 17. Therefore, it does not function as a donor. Therefore, the vicinity of the aforementioned p + semiconductor region is a certain region at a distance of 2 to 3 nm from the interface. This region is referred to as a second adjacent portion in the present invention. In this simulation, it was found that the second adjacent portion is in the range of 2 to 15 nm from the interface to the n ⁇ semiconductor region 18 side. 5 is located outside the depletion region formed at the pn junction between the p + -type region 17 and the n ⁇ -type region 18.
  • the conductivity type at the center of the diode is n-type, but it may be p-type.
  • the conductivity type at both ends of the diode can be switched between n-type and p-type. That is, a configuration other than p + / n ⁇ / n + , such as p + / p ⁇ / n + , n + / n ⁇ / p + , n + / p ⁇ / p +, may be used.
  • the impurity atom distribution in the semiconductor region does not need to be defined with the crystal lattice position of the atoms constituting the semiconductor as a unit, and the average number of impurity atoms in a region having a size of about 2 to 3 nm is significant. . This is based on the following physical considerations. As described above, carriers flowing through the diode follow an electric potential field formed in the semiconductor region. In the first approximation, the effective spread of the potential field created by the impurity atoms can be defined using the so-called Bohr radius.
  • the Bohr radius, relative to the Bohr radius a 0 0.0528nm hydrogen atom, with a dielectric constant epsilon r and the effective mass ratio m e / m, ( ⁇ r / (m e / m)) a 0 Given in.
  • the dielectric constant epsilon r 11.7, the effective mass ratio m e / m is known to be about 0.2 to 0.3 Bohr radius 2 ⁇ 3 nm It becomes.
  • n + semiconductor region of the aforementioned n + semiconductor region 2 It can be considered as a region within 3 nm. This region is referred to as a first adjacent portion in the present invention.
  • the thickness of the low impurity concentration semiconductor region of the diode of this embodiment is only about 100 nm or less.
  • Depletion layer distance in semiconductor approximately 1 ⁇ Vd / eN 1/2 , ⁇ : dielectric constant of semiconductor, Vd: built-in potential of semiconductor, e: elementary charge, N: impurity concentration
  • the depletion layer extends over the entire low impurity concentration semiconductor region, and the desired forward current is secured by utilizing the small thickness of the low impurity concentration semiconductor region. is doing.
  • the characteristics of the diode obtained according to the present embodiment have a remarkable effect when used in combination with a variable resistance element.
  • FIG. 6 is a perspective view of the memory cell array of the memory device according to the first embodiment of the present invention.
  • a plurality of row lines 1 arranged in parallel and a plurality of column lines 2 arranged in parallel face each other so that the line directions intersect, and a memory cell 3 composed of a resistance change element and a diode is formed at each intersection.
  • FIG. 6 shows a so-called cross-point type memory device.
  • the row lines are referred to as word lines and the column lines are referred to as bit lines in accordance with ordinary MOS memory cells.
  • the pitch between the word lines and the bit lines is 44 nm, that is, a line having a line width of 22 nm and a space of 22 nm, and the cell section has a cross section of 22 nm ⁇ 22 nm.
  • the word line and the bit line are simply a line-and-space pattern, and the word line and the bit line may be in a positional relationship orthogonal to each other, and a shift in the word line direction and the bit line direction is taken into consideration. There is no need. Therefore, the alignment accuracy in the cell at the time of manufacture can be made very loose, and manufacture can be performed easily.
  • FIG. 7 is a circuit diagram in which a part of a cross-point type memory cell using a resistance change element and a diode constituting the memory device of the present invention is extracted.
  • a memory cell 3 composed of a resistance change element and a diode is connected to each intersection of the word line 1 and the bit line 2.
  • the word line 1 is connected to the row decoder 4, and the bit line 2 is connected to the column decoder 5. Yes.
  • the resistance change element is an element that transitions between at least two resistance values, a low resistance state and a high resistance state, and the resistance change element in the high resistance state is low when a certain voltage or more is applied. It is known that a resistance change element that transitions to a resistance state and transitions to a low resistance state transitions to a high resistance state when a certain current or more flows.
  • the row decoder 4 selects the third row from the top, and the column decoder 5 selects the second column from the left.
  • the selected word line is set to + V which is a high potential and the selected bit line is set to 0V (ground potential) which is a low potential so that the diode of the selected cell is in the forward direction.
  • the non-selected word line is set to 0V (ground potential) which is a low potential, and the non-selected bit line is set to + V which is a high potential.
  • the voltage is a relative value
  • the portion depicted as the ground potential does not necessarily have to be 0 V, and the difference between the High potential and the Low potential may be a predetermined voltage.
  • the value of V is positive, and when a variable resistance element is used, V read ⁇ V reset ⁇ between the voltage V set used for writing, the V reset used for erasing, and the voltage V read used for reading due to the above-described characteristics. The relationship of V set is established.
  • FIG. 8 is a block diagram of the storage device of the present invention.
  • a row decoder 32 is connected to each word line (row array) of the memory cell array unit 31, and a column decoder 33 is connected to each bit line (array line).
  • the row decoder 32 and the column decoder 33 select a word line / bit line connected to a read / write cell in the memory cell array based on the address information from the upper block 34.
  • the power supply 35 generates a predetermined voltage combination corresponding to each operation of reading, writing, and erasing, and sends it to the row recorder 32 and the column decoder 33.
  • FIG. 9 is a perspective view showing the entire configuration of a chip in which the memory device of the present invention is integrated into an IC.
  • a CMOS circuit 52 including a wiring layer is formed on a normal Si substrate 51 by a normally used process, and a layer 53 including a plurality of memory cell portions 54 is formed thereon.
  • CMOS circuit 52 of FIG. 9 are arranged in the memory cell arrangement unit 31 of FIG. 8, and are called peripheral circuits in a normal memory including the decoder and the upper block of FIG. The portion is included in the CMOS circuit 52 of FIG.
  • the CMOS circuit 52 can be designed and manufactured with a 90 nm design rule that is looser than the wiring of the memory cell portion 54 except for the connection portion with the memory cell portion 54.
  • One memory cell portion occupies an area of about 22 ⁇ m square and includes 512 ⁇ 512 intersections.
  • Each memory cell portion 54 has an electrical connection portion with the CMOS circuit 52 around the memory cell portion 54, and blocks each having the memory cell portion 54 and the peripheral connection portion as a unit are arranged in a matrix. Further, a through hole is formed in the layer 53 including the memory cell portion 54, and the input / output portion 55 of the device, which is constituted by a terminal having electrical coupling with the input / output portion of the CMOS circuit 52, includes Is formed at the end of the layer 53 containing
  • the operation time can be shortened and the number of cells that can be simultaneously read and written can be increased without increasing the chip area.
  • the input / output unit 55 of the device is bonded to the lead frame in the packaging process in the same manner as a normal semiconductor device.
  • ZnMn 2 O 4 is used as the resistance change material used for the memory operation.
  • other materials such as NiO, TiO 2 , SrZrO 3 , Pr 0.7 Ca 0.3 MnO 3, etc. may be used. Is possible.
  • TiN is used as the electrode in contact with the resistance change material, but other materials such as Pt, W, WN, TaN, Nb-doped TiO 2 and the like can also be used.
  • the Si pn junction diode is used as the diode, but a SiGe alloy pn junction diode can also be used.
  • a diode having a large forward current which constitutes a ReRAM memory cell, can be realized without increasing the cross-sectional area of the diode.
  • a storage device having a high degree of integration can be provided at low cost.
  • FIGS. 10A to 10K are cross-sectional views along the OX direction in FIG. 6, and FIGS. 10J and 10K are cross-sectional views along the OY direction in FIG.
  • CMOS circuit 102 includes a connection to a memory cell array in addition to a normal MOSFET and multilayer wiring.
  • an insulating film 103 made of SiO 2 and having a thickness of 300 nm is formed on the substrate by a CVD method using TEOS as a main material.
  • a composite film 104 of TiN having a thickness of 10 nm and W having a thickness of 50 nm is continuously formed by a sputtering method.
  • a TiN film 105 having a thickness of 10 nm is formed by a sputtering method.
  • the TiN film 105 functions as a barrier metal that suppresses the diffusion of unnecessary impurities into the semiconductor film constituting the diode.
  • an amorphous Si film is formed using an LPCVD method using SiH 4 as a main material, and a desired semiconductor region is formed using an ion implantation method.
  • arsenic ions are implanted at an acceleration voltage of 1 keV to form an n + semiconductor region 106 containing about 10 20 cm ⁇ 3 of arsenic.
  • arsenic ions are implanted at an acceleration voltage of 75 keV, and arsenic is included at an average of about 10 17 cm ⁇ 3 .
  • An n ⁇ semiconductor region 107 having a thickness of 90 nm is formed. Then, ion implantation of boron is performed at an acceleration voltage of 1 keV, and the upper portion of the n ⁇ semiconductor region 107 formed earlier is made into a p + semiconductor region 108 having a thickness of 10 nm containing about 10 20 cm ⁇ 3 of boron.
  • the film thicknesses of the n + semiconductor region 106, the n ⁇ semiconductor region 107, and the p + semiconductor region 108 shown here are high-temperature treatments for the purpose of crystallization of amorphous Si and activation of impurities.
  • the film thickness of the n + semiconductor region 106 and the p + semiconductor region 108 is increased by about 20 nm, and the film thickness of the n ⁇ semiconductor region 107 is 40 nm. Decrease degree.
  • the above-mentioned film thickness is set in consideration of these effects in advance.
  • a TiN film 109 with a thickness of 10 nm, a resistance change material film 110 made of ZnMn 2 O 4 with a thickness of 10 nm, and a TiN film 111 with a thickness of 10 nm are successively formed by a sputtering method.
  • the TiN films 109 and 111 serve as electrodes of the resistance change element 110 and function as a barrier metal.
  • an insulating film 112 made of SiO 2 and having a thickness of 150 nm is formed by a CVD method using TEOS as a main material.
  • a resist pattern having a pitch of 44 nm is formed using an imprint lithography technique, and the resulting resist pattern is used as a mask to perform reactive ion etching using CHF 3 and CO gas to form SiO.
  • the two films 112 are patterned.
  • the TiN film 111, the resistance change material film 110, and the TiN film are formed by reactive ion etching using Cl 2 , Ar, and CO gas using the formed SiO 2 film pattern as an etching mask.
  • 109, p + semiconductor region 108, n ⁇ semiconductor region 107, n + semiconductor region 106, and TiN film 105 are sequentially patterned.
  • the TiN and W composite film 104 is patterned by reactive ion etching using CHF 3 and SF 6 gas.
  • an insulating film 115 made of SiO 2 is formed by a CVD method using TEOS as a main material.
  • the SiO 2 films 112 and 115 are planarized by the CMP method using the TiN film 111 as a stopper.
  • a composite film 116 of TiN having a thickness of 10 nm and W having a thickness of 50 nm is continuously formed by a sputtering method.
  • an insulating film 117 made of SiO 2 is formed by a CVD method using TEOS as a main material.
  • the line of sight of the cross section is rotated 90 degrees into the wafer surface, and as shown in FIG. 10J (cross section parallel to the OY direction in FIG. 6), a resist pattern with a pitch of 44 nm is used using imprint lithography technology.
  • the SiO 2 film 117 is patterned by reactive ion etching using CHF 3 and CO gas using the obtained resist pattern as a mask.
  • the composite film 116 of TiN and W is patterned by reactive ion etching using CHF 3 and SF 6 gas using the formed SiO 2 film pattern as an etching mask.
  • the TiN film 111 is sequentially patterned to form a memory cell portion.
  • the n + semiconductor region 106 and the TiN film 105 may not be completely separated from each other by etching.
  • a SiO 2 film 118 is formed on the entire surface of the wafer using a silicon oxide film that can be spin-coated while filling the trench.
  • a connection portion between the CMOS circuit 52 and the composite films 104 and 116 of TiN and W is opened by a lithography process and reactive ion etching, and a buried conductor is formed by W using a CVD method. . Unnecessary portions above W are removed by an etch back process.
  • a desired structure can be obtained by repeating the above steps. Finally, heat treatment is performed at 800 ° C. for 5 seconds, and after crystallization of amorphous Si and activation of impurities are collectively performed, a so-called passivation film is formed. After forming the wiring connection portion serving as the input / output portion, so-called post-processes such as inspection and dicing are performed to complete the memory device.
  • arsenic is used as the n-type impurity in the step of forming the diode, but phosphorus may be used.
  • phosphorus may be used.
  • a diode capable of flowing a large forward current can be realized. Therefore, a highly integrated memory device that is easy to manufacture and highly reliable is inexpensive. Provided to.

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Abstract

　記憶装置は、互いに平行配置された複数本の行線（１）と、前記行線（１）に交差するように互いに平行配置された複数本の列線（２）と、前記行線（１）と前記列線（２）との各交差部に配置され、抵抗変化素子（１１）とこれに直列に接続されたダイオード（１２）からなるメモリセル（３）とを含み、前記ダイオード（１２）が、第１導電型の不純物を含む第１半導体領域（１６）と、前記第１半導体領域（１６）より低濃度の第１導電型の不純物を含む第２半導体領域（１８）と、第２導電型の不純物を含む第３半導体領域（１６）の積層により構成され、前記第２半導体領域（１８）の不純物濃度が、前記第１半導体領域（１６）との第１隣接部における濃度よりも、前記第３半導体領域（１７）との第２隣接における濃度が高濃度となっていることを特徴とする。

Description

記憶装置
　本発明は、ダイオードと抵抗変化素子を利用した記憶装置に関する。
　近年、半導体装置の集積度が高くなることに伴い、これを構成するＬＳＩ素子の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。メモリと呼ばれる記憶装置に関しても例外ではなく、高精度の加工技術を駆使して形成されたセルにおいて、記憶に必要となる一定の電荷を、より狭い領域で保持することが要請され続けている。
　従来より、ＤＲＡＭ、ＳＲＡＭ、フラッシュといった各種のメモリが製造されているが、これらは全てＭＯＳＦＥＴをメモリセルに使用しているため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、現在の量産コストの多くの部分を占めているリソグラフィー工程コストの上昇、すなわち製品コストの上昇要因となっている（例えば、応用物理、第６９巻、第１０号、ｐｐ1233－1240，2000年「半導体メモリ；ＤＲＡＭ」、あるいは応用物理、第６９巻、第１２号、ｐｐ1462－1466，2000年「フラッシュメモリー，最近の話題」参照）。
　一方、近年このような課題を克服する技術として、クロスポイント型メモリの開発が進展している。クロスポイント型メモリは、記憶素子とダイオードに代表される非オーミック素子を、基板に垂直な方向に積層してセルを形成し、直交する電極配線の交点に配置したものである。
　記憶素子に抵抗変化材料を用いたメモリはＲｅＲＡＭと呼ばれる。このＲｅＲＡＭは、記憶に電荷の蓄積を用いず、ＭＯＳＦＥＴをメモリセルに使用することなく構成することが可能であるから、従来のトレンドを上回る高集積化を図ることが可能であると期待されている。
　ＲｅＲＡＭでは、記憶状態のスイッチングを行うセルを選択セル、それ以外のセルを非選択セルと称する。
　選択セルには、構成するダイオードの順方向の向きに電圧を印加し、セルに電流を流すことで抵抗変化材料の状態をスイッチングする。非選択セルには、構成するダイオードに対して逆方向の向きに電圧を印加し、ダイオードがこの電圧を受けることによってセルへの電流の流れ込みを防ぎ記憶素子の誤スイッチングを回避している。このため、ダイオードは逆方向リークが小さく逆方向耐圧が大きいことを要求される。
　一方、ＲｅＲＡＭの選択セルにおいて、抵抗変化素子を低抵抗状態から高抵抗状態にスイッチングする場合、大きな電流が必要とされる場合が多く、ダイオードは順方向に数百ｎＡ程度の電流を流せることが要求される。しかし、ダイオードに流すことが出来る順方向電流はダイオードの断面積に比例するため、特に高集積化を図り、微細な断面積のセルを用いた場合、このような基準を満たすためには、技術的に多くの課題を解決する必要がある。
　記憶セルにＭＯＳＦＥＴを使用しないで、ダイオードに代表される非オーミック素子と抵抗変化素子を用いたＲｅＲＡＭでは、抵抗変化素子をスイッチングする際、特に低抵抗状態から高抵抗状態にスイッチングする際に、数百ｎＡ程度の電流を流すことが必要である。このため、ダイオードは順方向の抵抗が小さく、大きな電流を流せることが望ましい。一般論としては、ダイオードの断面積を大きくすることにより、順方向電流を大きくすることは可能であるが、これは素子の微細化に反する。
　本発明はこのような事情を考慮してなされたもので、その目的とするところは、比較的大電流を流すことが可能で、かつ製造が容易で、高い集積度を持つ記憶装置を安価に提供することにある。
　上記課題を解決するために、本発明の記憶装置は、互いに平行配置された複数本の行線と、前記行線に交差するように互いに平行配置された複数本の列線と、
　前記行線と前記列線との各交差部に配置され、抵抗変化素子とこれに直列に接続されたダイオードからなるメモリセルとを含み、前記ダイオードが、第１導電型の不純物を含む第１半導体領域と、前記第１半導体領域より低濃度の第１導電型の不純物を含む第２半導体領域と、第２導電型の不純物を含む第３半導体領域の積層により構成され、前記第２半導体領域の不純物濃度が、前記第１半導体領域との第１隣接部における濃度よりも、前記第３半導体領域との第２隣接部における濃度が高濃度となっていることを特徴とする。
図１は、本発明の一実施例に係る記憶装置を構成するメモリセルの断面図である。 図２Ａは、図１のメモリセル中のダイオード部分の不純物濃度分布図である。 図２Ｂは、図１のダイオード部分の他の不純物濃度分布図である。 図３は、図１のダイオードの電圧・電流特性を示す特性図である。 図４Ａは、図１のダイオードの（ｎ型）領域１８における不純物原子の分布の一例を示す模式図である。 図４Ｂは、図１のダイオードの（ｎ型）領域１８における不純物原子の分布の他の例を示す模式図である。 図４Ｃは、図１のダイオードの（ｎ型）領域１８における不純物原子の分布のさらに他の例を示す模式図である。 図５は、図１のダイオードのドナーの平均位置と、０．９Ｖでの電流との関係を示す特性図である。 図６は本発明の一実施形態の記憶装置の摸式的斜視図である。 図７は本発明の一実施形態の記憶装置の回路図である。 図８は本発明の一実施形態の記憶装置のブロック図である。 図９は本発明の一実施形態の記憶装置をＩＣ化したチップの斜視図である。 図１０Ａは、本発明の一実施形態に係る記憶装置を製造工程を説明する断面図である。 図１０Ｂは、図１０Ａに続く工程の記憶装置の断面図である。 図１０Ｃは、図１０Ｂに続く工程の記憶装置の断面図である。 図１０Ｄは、図１０Ｃに続く工程の記憶装置の断面図である。 図１０Ｅは、図１０Ｄに続く工程の記憶装置の断面図である。 図１０Ｆは、図１０Ｅに続く工程の記憶装置の断面図である。 図１０Ｇは、図１０Ｆに続く工程の記憶装置の断面図である。 図１０Ｈは、図１０Ｇに続く工程の記憶装置の断面図である。 図１０Ｉは、図１０Ｈに続く工程の記憶装置の断面図である。 図１０Ｊは、図１０Ｉに続く工程の記憶装置の断面図である。 図１０Ｋは、図１０Ｊに続く工程の記憶装置の断面図である。
　以下、本発明の実施形態を図面を参照しつつ説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものと異なる。従って、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれることに注意されたい。
（第１の実施形態）
　図１は本発明の第１の実施形態に係わる記憶装置のメモリセル部の断面図である。メモリセル１は、抵抗変化素子１１とダイオード部１２および金属電極１３、１４、１５により構成され、相互に直列に接続されている。
　抵抗変化素子１１は、膜厚１０ｎｍのＺｎＭｎ２Ｏ４で形成され、一端はＴｉＮの電極１４を介してＷとＴｉＮからなる配線に接続され、他端はＴｉＮの電極１３を介してＳｉ製のｐｎ接合ダイオードのｐ側に接続されている。ｐｎ接合ダイオードのｎ側はＴｉＮの電極１５を介して、ＷとＴｉＮからなる配線に接続されている。
　ここで抵抗変化素子とは、低抵抗状態と高抵抗状態の少なくとも２つの抵抗値を遷移する素子であり、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等の材料の１つからなる薄膜から構成することが出来る。高抵抗状態の抵抗変化素子は、ある一定以上の電圧が印加されると、低抵抗状態に遷移し、低抵抗状態の抵抗変化素子は、ある一定以上の電流が流れると、高抵抗状態に遷移することが知られている。
　一方、金属電極１３、１４、１５はＴｉＮからなり、単なる導電材だけでなく、抵抗変化素子やダイオード、配線の間での構成原子の相互拡散を抑制する、いわゆるバリアメタルとしての機能を備えている。
　本発明の最大の特徴は、ダイオードの構成にある。ここで、通常用いられている記法に従い、半導体の導電型をｐあるいはｎで表し、半導体中の不純物濃度の大小を＋あるいは－で表すと、ダイオードの膜構成は、例えばｐ＋／ｎ－／ｎ＋と記述できる。本発明では、図１に示す、ｎ＋半導体領域１６と、ｐ＋半導体領域１７に挟まれたｎ－半導体領域１８中の不純物濃度に分布があり、ｎ＋半導体領域１６に近い側よりもｐ＋半導体領域１７に近い側の不純物濃度が高くなっている。このため、図１のＡ－Ａ´に沿った断面の不純物濃度分布をグラフ化すると、図２Ａのようになる。
　このように構成した理由を以下に説明する。前述の抵抗変化素子を用いたＲｅＲＡＭでは、低抵抗状態から高抵抗状態に遷移させるリセット動作において、数百ｎＡの電流を流す必要がある。これは、セルのサイズが数十ｎｍであることを考慮すると非常に大きな電流である。従って、ダイオードは可能な限り大きな電流を流せる能力を備えていることが望ましい。
　一方、ダイオードの順方向電流を大きくするためには、ｎ－半導体領域１８の膜厚を小さくすることが有効であるが、ダイオードの逆方向耐圧が悪化するだけでなく、逆方向リーク電流の増大を招いてしまうという問題が残る。
　そこで本発明者らは、ダイオードの膜厚を一定に保ったまま、順方向電流を増大する手段の検討を行った。具体的には、ｎ－半導体領域１８の不純物原子の分布に着目し、ｎ－半導体領域が均一な不純物でない場合を想定して、新たに開発したデバイスシミュレータを用いて、ダイオードの電気特性を検討した。
　ここで、新たに開発したデバイスシミュレータの特徴について、簡単に述べる。このデバイスシミュレータの最大の特徴は、素子の微細化に対応して、従来のデバイスシミュレータでは取り扱うことが困難であった、個々の不純物原子位置を顕に取り込んだ計算が可能となっていることである。例えば、半導体領域の大きさが２２ｎｍ×２２ｎｍ×４０ｎｍで、不純物濃度が１×１０１７ｃｍ－３の場合、含まれる不純物原子数は約２個になる。このように、少数の不純物原子で素子特性が決まる場合、従来のデバイスシミュレータのように、半導体領域全体に連続した均一の不純物濃度を設定することは適当とは言えず、個々の不純物原子の離散的な分布を考慮することが重要となる。
　具体的には、従来のデバイスシミュレータは任意の領域に不純物濃度を設定し、この濃度から算出される均一なポテンシャル場を利用する方式であったが、新たに開発したデバイスシミュレータは不純物原子の位置を個々に設定し、それぞれの不純物原子が作るポテンシャル場を考慮して計算を行うことが可能になっている。この機能を用いることにより、極微細な構造を持つ半導体デバイスの不純物位置の離散的分布を考慮したシミュレーションが初めて可能になった。
　このデバイスシミュレータを用いた、ダイオードの順方向電流の計算結果を図３に示す。図１におけるダイオード１２を、ｐ＋領域１７／ｎ－領域１８／ｎ＋領域１６と構成した場合を例にとる。図３のグラフは、図４Ａ－４Ｃに示されている３種類のｎ型領域不純物原子分布に対応した、ダイオードの順方向電流－電圧特性である。図３中の曲線Ａ，Ｂ，Ｃが図４Ａ，図４Ｂ，図４Ｃに夫々対応する。
　ここで、ダイオードは２２ｎｍ×２２ｎｍの断面を持ち、ｐ型半導体領域とｎ型半導体領域の厚さを共に５０ｎｍとし、ｐ型領域の不純物濃度を１×１０２０ｃｍ－３に設定した。図４Ａ～図４Ｃでは、ｐ＋半導体領域１７、ｎ－半導体領域１８しか表示されていないが、実際にはｎ－半導体領域１８の右側に図示されていないｎ＋半導体領域１６が接続されることになる。
　図５は、ｎ－半導体領域１８中の２個の不純物原子の平均位置と、ダイオードに０．９Ｖを印加したときの電流の関係をプロットしたグラフである。図５から明らかなように、ｎ－半導体領域１８の厚さと不純物濃度を一定とすると、ｎ－半導体領域１８中の不純物原子が、ｎ＋半導体領域１６の近くに分布している場合よりも、ｐ＋半導体領域１７の近くに分布している場合の方が、順方向電流を大きくすることができる。
　すなわち、ｎ－半導体領域１８を巨視的に見た場合、ｎ＋半導体領域１６に近い側よりもｐ＋半導体領域１７に近い側の不純物濃度が高い構成を有するダイオードを用いた構成、例えば図４Ａのような構成とすることにより、高い集積度を持つ記憶装置を提供することが可能となる。
　さらに、数多くのｎ型半導体領域不純物原子分布に対応した、ダイオードの順方向電流－電圧特性をシミュレーションした結果、順方向電流の増大には、ｎ－半導体領域１８の中央部の不純物原子分布の影響は重要ではなく、例えば、図２Ｂに示すように、不純物濃度分布が中央部に凸部を有する形状であっても、ｎ＋半導体領域１６に近い側（第１隣接部）よりもｐ＋半導体領域１７に近い側（第２隣接部）の濃度が高ければ良いことがわかった。なお、ｐ＋半導体領域１７とｎ－半導体領域１８の界面からn－半導体領域１８側に２～３ｎｍの領域にあるｎ型不純物原子は、ｐ＋半導体領域１７のアクセプタに起因する強い電場の影響により、ドナーとして機能しない。従って、前述のｐ＋半導体領域の近くとは、界面から２～３ｎｍの距離を置いた一定の領域である。この領域を本発明では第２の隣接部と称する。今回のシミュレーションにおいては、第２の隣接部は界面からｎ－半導体領域１８側に２～１５ｎｍの範囲にあることが分かった。なお、図５における電流値がピークを示す位置は、ｐ＋型領域１７とｎ－型領域１８とのｐｎ接合に形成される空乏領域の外側にある。
　なお、本実施の形態では、ダイオードの中央部の導電型をｎ型としたが、ｐ型であっても構わない。また、ダイオード両端の導電型も、ｎ型とｐ型を入れ替えることが可能である。すなわち、ｐ＋／ｎ－／ｎ＋以外の、ｐ＋／ｐ－／ｎ＋、ｎ＋／ｎ－／ｐ＋、ｎ＋／ｐ－／ｐ＋といった構成であっても構わない。
　また、半導体領域中の不純物原子分布は、半導体を構成する原子の結晶格子位置を単位として定義する必要は無く、２～３ｎｍ程度の大きさの領域内での平均した不純物原子数が意味を持つ。これは以下のような物理的な考察に基づく。前述のとおり、ダイオードを流れるキャリアは、半導体領域に形成される電気的なポテンシャル場に従う。そして、不純物原子の作るポテンシャル場の実効的な広がりは、第一近似では、いわゆるボーア半径を用いて定義することが可能である。
　このボーア半径は、水素原子のボーア半径ａ０＝０．０５２８ｎｍを基準として、比誘電率εｒと有効質量比ｍe／ｍを用いて、（εｒ／（ｍe／ｍ））ａ０で与えられる。半導体としてシリコンを用いた場合、比誘電率εｒは１１．７、有効質量比ｍe／ｍは０．２～０．３程度であることが知られているので、ボーア半径は２～３ｎｍとなる。
　従って、前述のとおり、２～３ｎｍの範囲で平均した不純物原子数が決まれば、ダイオードを流れる電流が決まることとなり、前述のｎ＋半導体領域の近くとは、ｎ＋半導体領域との界面から２～３ｎｍ以内の領域と考えて構わない。この領域を本発明では第１隣接部と称する。
　なお、本実施形態のダイオードの低不純物濃度半導体領域の厚さは高々１００ｎｍ程度以下に過ぎない。半導体中での空乏層距離（近似式：（２εＶｄ／ｅＮ）１／２、ε：半導体の誘電率、Ｖｄ：半導体の内蔵電位、ｅ：素電荷、Ｎ：不純物濃度）と比較して、低不純物濃度半導体領域の厚さが小さい場合には、空乏層が低不純物濃度半導体領域全体に広がっており、低不純物濃度半導体領域の厚さが小さいことを利用して、所望の順方向電流を確保している。さらに、本実施形態により得られるダイオードの特性は、抵抗変化素子と組み合わせて使用する際に、その効果が顕著になるものである。
　図６は、本発明の第１の実施形態に係る記憶装置のメモリセル配列の斜視図である。平行配置された複数本の行線１と、同じく平行配置された複数本の列線２が、線方向が交差するように対向し、各交点部分に抵抗変化素子とダイオードからなるメモリセル３が配置されている。図６はいわゆるクロスポイント型記憶装置を構成しており、ここで、通常のＭＯＳ型メモリセルに合わせて、行線をワード線、列線をビット線と称することにする。ワード線、ビット線のピッチは４４ｎｍ、すなわち線幅２２ｎｍのラインと２２ｎｍのスペースで構成されており、セル部の断面は２２ｎｍ×２２ｎｍとなっている。
　このような構造では、ワード線およびビット線は単なるラインアンドスペースのパターンであり、ワード線とビット線とは直交する位置関係であれば良く、ワード線方向及びビット線方向へのずれを考慮する必要はない。従って、製造の際のセル内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことが出来る。
　図７は、本発明の記憶装置を構成する、抵抗変化素子とダイオードを用いたクロスポイント型メモリセルの一部を抜き出した回路図である。ワード線１とビット線２の各交点に、抵抗変化素子とダイオードからなるメモリセル３が接続されており、ワード線１は行デコーダ４に、ビット線２は列デコーダ５に、それぞれ接続されている。
　前述のとおり、抵抗変化素子は、低抵抗状態と高抵抗状態の少なくとも２つの抵抗値を遷移する素子であり、高抵抗状態の抵抗変化素子は、ある一定以上の電圧が印加されると、低抵抗状態に遷移し、低抵抗状態の抵抗変化素子は、ある一定以上の電流が流れると、高抵抗状態に遷移することが知られている。
　図７では、行デコーダ４は上から３行目を選択し、列デコーダ５は左から２列目を選択している。クロスポイント型メモリでは、選択セルのダイオードが順方向となるように、図７の場合では、選択ワード線をＨｉｇｈ電位である＋Ｖに、選択ビット線をＬｏｗ電位である０Ｖ(接地電位)に設定し、非選択のワード線はＬｏｗ電位である０Ｖ(接地電位)に、非選択のビット線はＨｉｇｈ電位である＋Ｖに設定する。
　なお、電圧は相対的な値であるので、接地電位として描かれている部分は、必ずしも０Ｖである必要はなく、Ｈｉｇｈ電位とＬｏｗ電位の差が所定の電圧であればよい。Ｖの値は正であり、抵抗変化素子を使用する場合、前述の特性より、書込みに用いる電圧Ｖset、消去に用いるＶreset、読み出しに用いる電圧Ｖreadの間にはＶread＜Ｖreset＜Ｖsetの関係が成り立つ。
　このようなパターンで電圧を印加すると、ワード線あるいはビット線の一方のみが選択されている半選択のセルではセル両端の電位が等しいため抵抗変化素子に印加される電圧は無く電流も流れない。また、ワード線とビット線が共に選択されていない非選択のセルでは、ダイオードに逆方向電圧が印加されるので、セルに印加される電圧は小さく、流れる電流も極めて小さい。一方、選択セルでは、ダイオードが順方向なので印加した電圧からダイオードのオン電圧を差し引いた電圧が抵抗変化素子に印加され、電流も十分に流れる。このような原理により、セル間の干渉を防止し、選択セルにのみ読み書き（消去）を行うことができる。
　図８は本発明の本発明の記憶装置のブロック図である。メモリセル配列部３１の各ワード線（行配列）には行デコーダ３２が、各ビット線（配列線）には列デコーダ３３が接続されている。行デコーダ３２と列デコーダ３３は、上位ブロック３４からのアドレス情報を基に、メモリセル配列中の読み書きを行うセルに接続されているワード線・ビット線を選択する。電源３５は、読み出し、書込み、消去の、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行レコーダ３２、列デコーダ３３に送る。
　図９は本発明の記憶装置をＩＣ化したチップの全体構成を示す斜視図である。通常のＳｉ基板５１の上に、通常用いられるプロセスにより配線層を含むＣＭＯＳ回路５２が構成され、この上に複数のメモリセル部５４を含む層５３が形成されている。
　図９の個々のメモリセル部５４が前記図８のメモリセル配列部３１に配列されるものであり、また、図８のデコーダ及び上位ブロックを含む、通常のメモリにおいて周辺回路と呼ばれている部分が図９のＣＭＯＳ回路５２に含まれている。
　なお、ＣＭＯＳ回路５２は、メモリセル部５４との接続部を除き、メモリセル部５４の配線よりも緩い、９０ｎｍデザインルールで設計製作を行うことができる。１個のメモリセル部５４は約２２μｍ角の領域を占有し、５１２×５１２の交点を含む。各メモリセル部５４の周囲にＣＭＯＳ回路５２との電気的接続部を有し、これらのメモリセル部５４と周辺の接続部を単位としたブロックが、マトリックス状に配置されている。更に、メモリセル部５４を含む層５３にはスルーホールが形成され、ＣＭＯＳ回路５２の入出力部と電気的な結合を有する端子から構成される、装置の入出力部５５が、メモリセル部５４を含む層５３の端部に形成されている。
　このような構成により、メモリセル部５４とＣＭＯＳ回路５２が垂直方向に結合するため、チップ面積の増大を伴わずに動作時間の短縮や同時に読み書きできるセル数の大幅な増加が可能となる。なお、装置の入出力部５５は、通常の半導体装置と同様にパッケージ工程においてリードフレームにボンディングされる。
　また実施形態ではメモリ動作に用いる抵抗変化材として、ＺｎＭｎ２Ｏ４を用いたが、他の材料、例えばＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等を用いることも可能である。更に、抵抗変化材に接する電極としてＴｉＮを用いたが、他の材料、例えばＰｔ、Ｗ、ＷＮ、ＴａＮ、ＮｂドープＴｉＯ２等を用いることも可能である。そして、ダイオードとしてＳｉのｐｎ接合ダイオードを用いたが、ＳｉＧｅ合金のｐｎ接合ダイオードを用いることも可能である。
　上記のように、第１の実施形態によれば、ＲｅＲＡＭのメモリセルを構成する、順方向電流が大きなダイオードを、ダイオード断面積の増加無しで実現することが可能となるため、製造が容易で高い集積度を持つ記憶装置を安価に提供することが可能となる。
（第２の実施形態）
　第２の実施形態では、図１０Ａ～１０Ｋを参照して、第１の実施形態に係わる記憶装置の製造方法を説明する。なお、図１０Ａ～１０Ｉは、図６のＯ－Ｘ方向の沿った断面図、図１０Ｊ、１０Ｋは、図６のＯ－Ｙ方向に沿った断面図である。
　先ず、厚さ７２０μｍのＳｉ基板１０１の片面に、通常のＣＭＯＳプロセスを用いて、所望のＣＭＯＳ回路１０２を形成したものを準備する。ＣＭＯＳ回路１０２は通常のＭＯＳＦＥＴと多層配線に加えて、メモリセル配列への接続部を含んでいる。
　次に、図１０Ａに示すように、この基板上にＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚３００ｎｍの絶縁膜１０３を形成する。次いで、図１０Ｂに示すように、膜厚１０ｎｍのＴｉＮと膜厚５０ｎｍのＷの複合膜１０４を連続してスパッタリング法により成膜する。続いて、膜厚１０ｎｍのＴｉＮ膜１０５をスパッタリング法により成膜する。このＴｉＮ膜１０５はダイオードを構成する半導体膜への不要な不純物の拡散を抑制するバリアメタルとして機能する。
　次いで、図１０Ｃに示すように、ＳｉＨ４を主原料とするＬＰＣＶＤ法を用いて、アモルファスＳｉの成膜を行い、イオン注入法を用いて所望の半導体領域の形成を行う。初めに、膜厚１０ｎｍのアモルファスＳｉを成膜した後、加速電圧１ｋｅＶでヒ素のイオン注入を行い、ヒ素を１０２０ｃｍ－３程度含むｎ＋半導体領域１０６を形成する。引き続き、膜厚９０ｎｍのアモルファスＳｉを成膜した後、加速電圧７５ｋｅＶでヒ素のイオン注入を行い、ヒ素を平均して１０１７ｃｍ－３程度含み、ヒ素の濃度が膜の上方で高濃度となる膜厚９０ｎｍのｎ－半導体領域１０７を形成する。そして、加速電圧１ｋｅＶでホウ素のイオン注入を行い、先程形成したｎ－半導体領域１０７の上部を、ホウ素を１０２０ｃｍ－３程度含む、膜厚１０ｎｍのｐ＋半導体領域１０８とする。
　なお、ここで示したｎ＋半導体領域１０６、ｎ－半導体領域１０７、ｐ＋半導体領域１０８の膜厚は、後の熱工程、特にアモルファスＳｉの結晶化と不純物の活性化を目的とした高温処理において、不純物の拡散が引き起こされるため、全ての製造工程を経た最終段階では、ｎ＋半導体領域１０６及びｐ＋半導体領域１０８の膜厚が２０ｎｍ程度増加し、ｎ－半導体領域１０７の膜厚が４０ｎｍ程度減少する。上述の膜厚は、これらの効果を予め考慮して設定したものである。
　次いで、図１０Ｄに示すように、膜厚１０ｎｍのＴｉＮ膜１０９と、膜厚１０ｎｍのＺｎＭｎ２Ｏ４からなる抵抗変化材料膜１１０と、膜厚１０ｎｍのＴｉＮ膜１１１を連続してスパッタリング法により成膜する。ＴｉＮ膜１０９と１１１は抵抗変化素子１１０の電極となると共に、バリアメタルとして機能する。引き続き、図１０Ｅに示すように、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚１５０ｎｍの絶縁膜１１２を形成する。
　次いで、図１０Ｆに示すように、インプリントリソグラフィーの技術を用いて、ピッチ４４ｎｍのレジストパターンを形成し、得られたレジストパターンをマスクとしてＣＨＦ３、及びＣＯガスを用いた反応性イオンエッチングによりＳｉＯ２膜１１２をパターニングする。ここでレジストを剥離処理した後、形成されたＳｉＯ２膜パターンをエッチングマスクとして、Ｃｌ２、Ａｒ、およびＣＯガスを用いた反応性イオンエッチングにより、ＴｉＮ膜１１１、抵抗変化材料膜１１０、ＴｉＮ膜１０９、ｐ＋半導体領域１０８、ｎ－半導体領域１０７、ｎ＋半導体領域１０６、ＴｉＮ膜１０５を順次パターニングする。そして、ＣＨＦ３とＳＦ６ガスを用いた反応性イオンエッチングにより、ＴｉＮとＷの複合膜１０４をパターニングする。
　次いで、図１０Ｇに示すように、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる絶縁膜１１５を形成する。次に、図１０Ｈに示すように、ＣＭＰ法により、ＴｉＮ膜１１１をストッパーとしてＳｉＯ２膜１１２及び１１５の平坦化を行う。引き続き、図１０Ｉに示すように、膜厚１０ｎｍのＴｉＮと膜厚５０ｎｍのＷの複合膜１１６を連続してスパッタリング法により成膜する。そして、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる絶縁膜１１７を形成する。
　次いで、断面の視線をウエハ面内に９０度回転し、図１０Ｊ（図６のＯ－Ｙ方向に平行な断面図）に示すように、インプリントリソグラフィーの技術を用いて、ピッチ４４ｎｍのレジストパターンを形成し、得られたレジストパターンをマスクとしてＣＨＦ３、及びＣＯガスを用いた反応性イオンエッチングによりＳｉＯ２膜１１７をパターニングする。レジストを剥離処理した後、形成されたＳｉＯ２膜パターンをエッチングマスクとして、ＣＨＦ３とＳＦ６ガスを用いた反応性イオンエッチングにより、ＴｉＮとＷの複合膜１１６をパターニングする。引き続き、Ｃｌ２、Ａｒ、およびＣＯガスを用いた反応性イオンエッチングにより、ＴｉＮ膜１１１、抵抗変化材料膜１１０、ＴｉＮ膜１０９、ｐ＋半導体領域１０８、ｎ－半導体領域１０７、ｎ＋半導体領域１０６、ＴｉＮ膜１０５を順次パターニングし、メモリセル部を形成する。なお、この工程では、ｎ＋半導体領域１０６やＴｉＮ膜１０５は相互に完全にエッチングにより離間していなくても構わない。
　次に、図１０Ｋに示すように、回転塗布可能な酸化シリコン膜を用いて、溝内を埋め込みながらウエハ全面にＳｉＯ２膜１１８を形成する。続いて、図示されていないが、ＣＭＯＳ回路５２とＴｉＮとＷの複合膜１０４および１１６の接続部を、リソグラフィー工程と反応性イオンエッチングにより開口し、ＣＶＤ法を用いてＷにより埋め込み導体を形成する。Ｗ上部の不要部分はエッチバック工程により除去する。
　なお、メモリセル部を多層構造とする場合には、以上の工程を繰り返すことにより、所望の構造を得ることが可能となる。最後に、８００℃５秒の熱処理を行い、アモルファスＳｉの結晶化と不純物の活性化を一括で行った後に、いわゆるパッシベーション膜の形成を行う。入出力部となる配線接続部を形成した後、検査やダイシング等のいわゆる後工程を行い、記憶装置が完成する。
　本実施形態では、ダイオードを形成する工程において、ｎ型不純物としてヒ素を用いたが、リンを用いても構わない。また、イオン注入で用いる注入原子を入れ替えることにより、異なる積層構造のダイオードを形成することが可能である。
　また、ダイオードの形成に、ドーピング無しのＣＶＤ成膜により形成したＳｉ膜に不純物原子をイオン注入する方法を用いたが、ドーピングしたＣＶＤ成膜を用いてダイオードを形成することも可能である。この場合、ヒ素のドーピングにはＡｓＨ３ガスの添加を、リンのドーピングにはＰＨ３ガスの添加を、ホウ素のドーピングにはＢＣｌ３ガスの添加を用いることが可能であり、成膜中のドーピング量を調整することにより、所望の不純物濃度分布を得ることが可能である。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することが出来る。
　本発明により、ＲｅＲＡＭとダイオードを用いたクロスポイント型のメモリセルにおいて、大きな順方向電流を流し得るダイオードを実現することが可能となるため、製造が容易で信頼性の高い高集積記憶装置が安価に提供される。

Claims (10)

  1. 　互いに平行配置された複数本の行線と、
    　前記行線に交差するように互いに平行配置された複数本の列線と、
    　前記行線と前記列線との各交差部に配置され、抵抗変化素子とこれに直列に接続されたダイオードからなるメモリセルとを含み、
    　前記ダイオードが、第１導電型の不純物を含む第１半導体領域と、前記第１半導体領域より低濃度の第１導電型の不純物を含む第２半導体領域と、第２導電型の不純物を含む第３半導体領域の積層により構成され、前記第２半導体領域の不純物濃度が、前記第１半導体領域との第１隣接部における濃度よりも、前記第３半導体領域との第２隣接部における濃度が高濃度となっていることを特徴とする記憶装置。
  2. 　前記第２半導体領域における不純物濃度のピークが、前記第１半導体領域の不純物濃度よりも小さいことを特徴とする請求項１に記載の記憶装置。
  3. 　前記第２隣接部は、前記第２半導体領域と前記第３半導体領域の界面からの距離が２ｎｍ以上、１５ｎｍ以下の領域であることを特徴とする請求項１に記載の記憶装置。
  4. 　前記第１隣接部は、前記第１半導体領域と前記第２半導体領域の界面からの距離が３ｎｍ以下の領域であることを特徴とする請求項１に記載の記憶装置。
  5. 　前記第１導電型がｎ型であり、前記第２の導電型がｐ型であることを特徴とする請求項１あるいは２に記載の記憶装置。
  6. 　前記第１導電型がｐ型であり、前記第２導電型がｎ型であることを特徴とする請求項１あるいは２に記載の記憶装置。
  7. 　前記ダイオードを構成する半導体がシリコンを主成分とし、不純物原子としてホウ素、リン、砒素のいずれかを用いることを特徴とする請求項１乃至６のいずれかに記載の記憶装置。
  8. 　前記抵抗変化素子は、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３の内の１つの材料を含むことを特徴とする請求項１乃至７のいずれかに記載の記憶装置。
  9. 　前記抵抗変化素子に接する電極を備え、この電極はＴｉＮ、Ｐｔ、Ｗ、ＷＮ、ＴａＮ、ＮｂドープＴｉＯ２のうちのいずれかを含むことを特徴とする請求項１乃至８のいずれかに記載の記憶装置。
  10. 　前記行線を選択する行選択部と、
    　前記列線を選択する列選択部と、
    　前記行選択部により選択された行線と前記列選択部により選択された列線にそれぞれ所定の電圧を印加する電源部と、
    をさらに具備することを特徴とする請求項１乃至９のいずれかに記載の記憶装置。
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