JP2778612B2 - 半導体装置 - Google Patents
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-
- H—ELECTRICITY
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に微細多
層配線を有する半導体装置に関する。
層配線を有する半導体装置に関する。
【０００２】
【従来の技術】従来、多層配線を形成するに際し、素子
や配線の積み重なりの段差によって生じる上層配線の断
線や加工不良を防ぐために上層配線ほど配線ピッチを大
きくしたり、上層を凹凸部を避けて配線する即ち配線禁
止領域を設ける等の方法がとられてきた。
や配線の積み重なりの段差によって生じる上層配線の断
線や加工不良を防ぐために上層配線ほど配線ピッチを大
きくしたり、上層を凹凸部を避けて配線する即ち配線禁
止領域を設ける等の方法がとられてきた。
【０００３】また、配線の膜厚に起因し、配線がある所
とない所に生じる層間絶縁膜の絶対的段差を解消するた
めに、回路を形成するのに必要な配線以外の領域にダミ
ー配線を配置するという方法がある。
とない所に生じる層間絶縁膜の絶対的段差を解消するた
めに、回路を形成するのに必要な配線以外の領域にダミ
ー配線を配置するという方法がある。
【０００４】
【発明が解決しようとする課題】従来の上層配線ほど配
線ピッチを大きくする方法では、微細な多層配線を実現
することはできない。
線ピッチを大きくする方法では、微細な多層配線を実現
することはできない。
【０００５】また、配線禁止領域を設ける方法では、上
層配線を自由に多数配置できないという問題がある。
層配線を自由に多数配置できないという問題がある。
【０００６】さらに、ダミー配線を用いた場合において
は、ダミー配線の寸法・配置方法によって以下に示す問
題点が生ずる。
は、ダミー配線の寸法・配置方法によって以下に示す問
題点が生ずる。
【０００７】図３，図４，図５（ａ）はダミー配線１を
示す平面図、図５（ｂ),（ｃ）はそれぞれ図５（ａ）の
Ｇ−Ｈライン及びＩ−Ｊラインの断面図である。
示す平面図、図５（ｂ),（ｃ）はそれぞれ図５（ａ）の
Ｇ−Ｈライン及びＩ−Ｊラインの断面図である。
【０００８】まず、図３のように、このダミー配線１を
用いる層の配線幅／配線間隔でダミー配線を敷きつめた
場合、一つのダミー配線１の面積が大きいため、配線容
量が大きくなり、回路を形成するのに必要な配線と短絡
すると配線遅延時間が増大するという問題点がある。
用いる層の配線幅／配線間隔でダミー配線を敷きつめた
場合、一つのダミー配線１の面積が大きいため、配線容
量が大きくなり、回路を形成するのに必要な配線と短絡
すると配線遅延時間が増大するという問題点がある。
【０００９】次に、図４のように、一つのダミー配線１
をその層の最小配線幅角の正方形にした場合、一つのダ
ミー配線１の面積が小さすぎるため、配線金属と下地の
絶縁膜９の密着性が悪くなり、ダミー配線１が剥れると
いう問題点がある。
をその層の最小配線幅角の正方形にした場合、一つのダ
ミー配線１の面積が小さすぎるため、配線金属と下地の
絶縁膜９の密着性が悪くなり、ダミー配線１が剥れると
いう問題点がある。
【００１０】次に、図５（ａ）は配線金属と下地の絶縁
膜９の密着を保てる適当な面積のダミー配線１を、配線
間隔部分がｘ方向，ｙ方向共一直線上に整列するように
配置した場合を示す。この場合には、図５（ｃ）に示し
たｙ方向（Ｉ−Ｊ間）の断面部分では層間絶縁膜１０が
ダミー配線１によって完全に平坦化することができる。
しかし、図５（ｂ）に示したｘ方向（Ｇ−Ｈライン）の
断面部分では層間絶縁膜１０がダミー配線１間で落ちこ
み完全に平坦化することができない。これは、配線間隔
部分がｙ方向すなわちダミー配線１の短辺方向で一直線
上に整列しているためである。なお、図５（ｂ）及び
（ｃ）において、８はシリコン基板である。
膜９の密着を保てる適当な面積のダミー配線１を、配線
間隔部分がｘ方向，ｙ方向共一直線上に整列するように
配置した場合を示す。この場合には、図５（ｃ）に示し
たｙ方向（Ｉ−Ｊ間）の断面部分では層間絶縁膜１０が
ダミー配線１によって完全に平坦化することができる。
しかし、図５（ｂ）に示したｘ方向（Ｇ−Ｈライン）の
断面部分では層間絶縁膜１０がダミー配線１間で落ちこ
み完全に平坦化することができない。これは、配線間隔
部分がｙ方向すなわちダミー配線１の短辺方向で一直線
上に整列しているためである。なお、図５（ｂ）及び
（ｃ）において、８はシリコン基板である。
【００１１】以上説明した従来の技術では層間絶縁膜１
０の完全な平坦化は不可能なので、微細な多層配線は３
層までが限度であった。
０の完全な平坦化は不可能なので、微細な多層配線は３
層までが限度であった。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
少なくとも一層以上の配線層で所定の回路を形成するの
に必要な配線が形成された配線領域と、該配線領域とは
別に長方形のダミー配線が長辺方向に複数配列されたダ
ミー配線列が短辺方向に複数配列されたダミー配線領域
とを有する半導体装置において、前記ダミー配線領域に
ある前記ダミー配線列のダミー配線間隔部と該ダミー配
線列に隣接するダミー配線列のダミー配線間隔部とが前
記ダミー配線列の短辺方向に整列しないように前記ダミ
ー配線列を配置したことを特徴とする。
少なくとも一層以上の配線層で所定の回路を形成するの
に必要な配線が形成された配線領域と、該配線領域とは
別に長方形のダミー配線が長辺方向に複数配列されたダ
ミー配線列が短辺方向に複数配列されたダミー配線領域
とを有する半導体装置において、前記ダミー配線領域に
ある前記ダミー配線列のダミー配線間隔部と該ダミー配
線列に隣接するダミー配線列のダミー配線間隔部とが前
記ダミー配線列の短辺方向に整列しないように前記ダミ
ー配線列を配置したことを特徴とする。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。 （実施例１）図１（ａ）〜（ｄ）は、本発明の実施例を
示した図面である。
る。 （実施例１）図１（ａ）〜（ｄ）は、本発明の実施例を
示した図面である。
【００１４】図１（ａ）はダミー配線１の寸法・配置方
法を示す平面図、図１（ｂ),（ｃ),（ｄ）はそれぞれ層
間絶縁膜１０まで形成した後の図１（ａ）のＡ−Ｂライ
ン、Ｃ−Ｄライン、Ｅ−Ｆラインの断面図である。
法を示す平面図、図１（ｂ),（ｃ),（ｄ）はそれぞれ層
間絶縁膜１０まで形成した後の図１（ａ）のＡ−Ｂライ
ン、Ｃ−Ｄライン、Ｅ−Ｆラインの断面図である。
【００１５】まず、図１（ａ）の横方向をｘ方向、縦方
向をｙ方向とする。一つのダミー配線１のｘ方向の長さ
２は、このダミー配線１を用いる層の１ピッチ＋最小配
線幅以上、このダミー配線１を用いる層の回路を形成す
る配線の平均長×１／１０以下とする。また、一つのダ
ミー配線１のｙ方向の長さ３はこのダミー配線１を用い
る層の最小配線幅とする。
向をｙ方向とする。一つのダミー配線１のｘ方向の長さ
２は、このダミー配線１を用いる層の１ピッチ＋最小配
線幅以上、このダミー配線１を用いる層の回路を形成す
る配線の平均長×１／１０以下とする。また、一つのダ
ミー配線１のｙ方向の長さ３はこのダミー配線１を用い
る層の最小配線幅とする。
【００１６】次に、ｘ方向のダミー配線間隔４とｙ方向
のダミー配線間隔５は、このダミー配線１を用いる層の
最小配線間隔とする。また、ダミー配線１のｘ方向の配
置は、ｘ方向のダミー配線間隔４をあけて、一直線上に
整列するようにする。すなわち、ｘ方向に隣接するダミ
ー配線１の中心点同志を結んだ直線６はｘ方向と平行と
なり、その長さはダミー配線１のｘ方向の長さ２とｘ方
向のダミー配線間隔４の合計となるように配置する。次
に、ダミー配線１のｙ方向の配置は、ｘ方向の配置とは
異なりｙ方向のダミー配線間隔５をあけて、一直線上に
整列しないようにする。すなわち、ダミー配線１の短辺
の延長線７は隣接するダミー配線１の長辺と必ず直交す
るように配置する。
のダミー配線間隔５は、このダミー配線１を用いる層の
最小配線間隔とする。また、ダミー配線１のｘ方向の配
置は、ｘ方向のダミー配線間隔４をあけて、一直線上に
整列するようにする。すなわち、ｘ方向に隣接するダミ
ー配線１の中心点同志を結んだ直線６はｘ方向と平行と
なり、その長さはダミー配線１のｘ方向の長さ２とｘ方
向のダミー配線間隔４の合計となるように配置する。次
に、ダミー配線１のｙ方向の配置は、ｘ方向の配置とは
異なりｙ方向のダミー配線間隔５をあけて、一直線上に
整列しないようにする。すなわち、ダミー配線１の短辺
の延長線７は隣接するダミー配線１の長辺と必ず直交す
るように配置する。
【００１７】このように配置したダミー配線１は、ｘ方
向のダミー配線間隔４部分が、ｙ方向すなわちダミー配
線１の短辺方向で一直線上に整列しないので、図１
（ｂ）に示したｘ方向（Ａ−Ｂライン）の断面部分で層
間絶縁膜１０がダミー配線１間で落ちこむことはなく、
完全に平坦化することができる。
向のダミー配線間隔４部分が、ｙ方向すなわちダミー配
線１の短辺方向で一直線上に整列しないので、図１
（ｂ）に示したｘ方向（Ａ−Ｂライン）の断面部分で層
間絶縁膜１０がダミー配線１間で落ちこむことはなく、
完全に平坦化することができる。
【００１８】また、図１（ｃ）に示したｙ方向（Ｃ−Ｄ
ライン）の断面部分および図１（ｄ）に示したｙ方向
（Ｅ−Ｆライン）の断面部分も層間絶縁膜１０はダミー
配線１によって完全に平坦化することができる。
ライン）の断面部分および図１（ｄ）に示したｙ方向
（Ｅ−Ｆライン）の断面部分も層間絶縁膜１０はダミー
配線１によって完全に平坦化することができる。
【００１９】本発明の方法のダミー配線１を配置した配
線パターンを各配線層に用いれば、４層以上の多層配線
でも上層において層間絶縁膜１０の平坦性は保たれ、微
細な多層配線形成が可能となる。 （実施例２）実施例１の方法のダミー配線１を配置した
配線パターンを１層おきに例えば第１層，第３層，第５
層に用い、多層配線を形成する。第２，４層にはダミー
配線なしの配線パターンを用いるため、配線の全くない
領域が重なることがあるが、第１層，第３層，第５層の
配線パターンで層間絶縁膜の段差は緩和でき、６層目ま
で微細な配線が可能である。また、７層目以上は電源線
として用い配線ピッチを大きくできるとすると本実施例
２の方法で７層以上の多層配線形成が可能である。
線パターンを各配線層に用いれば、４層以上の多層配線
でも上層において層間絶縁膜１０の平坦性は保たれ、微
細な多層配線形成が可能となる。 （実施例２）実施例１の方法のダミー配線１を配置した
配線パターンを１層おきに例えば第１層，第３層，第５
層に用い、多層配線を形成する。第２，４層にはダミー
配線なしの配線パターンを用いるため、配線の全くない
領域が重なることがあるが、第１層，第３層，第５層の
配線パターンで層間絶縁膜の段差は緩和でき、６層目ま
で微細な配線が可能である。また、７層目以上は電源線
として用い配線ピッチを大きくできるとすると本実施例
２の方法で７層以上の多層配線形成が可能である。
【００２０】
【発明の効果】以上説明したように、本発明の方法のダ
ミー配線を配置した配線パターンを全層あるいは一層お
きに用いることにより、微細多層配線は従来３層までが
限度であったのが、４層以上にまで可能になるという効
果を有する。
ミー配線を配置した配線パターンを全層あるいは一層お
きに用いることにより、微細多層配線は従来３層までが
限度であったのが、４層以上にまで可能になるという効
果を有する。
【００２１】図２は本発明の効果を示す図である。下層
に本発明のダミー配線を配置した配線パターンを用いた
場合と、図５に示す従来例のダミー配線を配置した配線
パターンを用いた場合の、３，４，５，６層の配線良品
率を示す。従来例では４層目で配線良品率が５０％まで
低下し、５層以上では配線良品率は０％となる。一方、
本発明によれば６層目でも配線良品率は１００％とな
る。
に本発明のダミー配線を配置した配線パターンを用いた
場合と、図５に示す従来例のダミー配線を配置した配線
パターンを用いた場合の、３，４，５，６層の配線良品
率を示す。従来例では４層目で配線良品率が５０％まで
低下し、５層以上では配線良品率は０％となる。一方、
本発明によれば６層目でも配線良品率は１００％とな
る。
【００２２】また、実施例２のようにダミー配線を配置
する層を一層おきにすれば、より配線容量を少なくする
ことができる。
する層を一層おきにすれば、より配線容量を少なくする
ことができる。
【図１】（ａ）〜（ｄ）は本発明の実施例を説明するた
めの図。
めの図。
【図２】本発明の効果を示す図。
【図３】従来例を説明するための図。
【図４】従来例を説明するための図。
【図５】（ａ）〜（ｃ）は従来例を説明するための図。
１…ダミー配線 ２…ダミー配線のｘ方向の長さ ３…ダミー配線のｙ方向の長さ ４…ｘ方向のダミー配線間隔 ５…ｙ方向のダミー配線間隔 ６…ｘ方向に隣接するダミー配線の中心点同志を結んだ
直線 ７…ダミー配線の短辺の延長線 ８…シリコン基板 ９…絶縁膜 １０…層間絶縁膜
直線 ７…ダミー配線の短辺の延長線 ８…シリコン基板 ９…絶縁膜 １０…層間絶縁膜
Claims (4)
- 【請求項１】 少なくとも一層以上の配線層で所定の回
路を形成するのに必要な配線が形成された配線領域と、
該配線領域とは別に長方形のダミー配線が長辺方向に複
数配列されたダミー配線列が短辺方向に複数配列された
ダミー配線領域とを有する半導体装置において、 前記ダミー配線領域にある前記ダミー配線列のダミー配
線間隔部と該ダミー配線列に隣接するダミー配線列のダ
ミー配線間隔部とが前記ダミー配線列の短辺方向に整列
しないように前記ダミー配線列を配置したことを特徴と
する半導体装置。 - 【請求項２】 前記ダミー配線列にあるダミー配線の短
辺の延長線は該ダミー配線列に隣接するダミー配線列に
あるダミー配線の長辺と直交することを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】 前記ダミー配線の長辺の長さは前記配線
の１ピッチと最小配線幅の合計以上、前記配線の平均長
の１０分の１以下であり、前記ダミー配線列は前記ダミ
ー配線を前記配線の最小配線間隔の距離をおいて長辺方
向に複数配列したものであることを特徴とする請求項１
に記載の半導体装置。 - 【請求項４】 前記ダミー配線の短辺の長さは前記配線
の最小配線幅であり、前記ダミー配線列は前記配線の最
小配線間隔の距離をおいて短辺方向に複数配列したもの
であることを特徴とする請求項１に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4234594A JP2778612B2 (ja) | 1992-09-02 | 1992-09-02 | 半導体装置 |
| US08/115,027 US5357140A (en) | 1992-09-02 | 1993-09-02 | Semiconductor device capable of laminating a plurality of wiring layers which are more than four layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4234594A JP2778612B2 (ja) | 1992-09-02 | 1992-09-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684912A JPH0684912A (ja) | 1994-03-25 |
| JP2778612B2 true JP2778612B2 (ja) | 1998-07-23 |
Family
ID=16973480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4234594A Expired - Fee Related JP2778612B2 (ja) | 1992-09-02 | 1992-09-02 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5357140A (ja) |
| JP (1) | JP2778612B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0170456B1 (ko) * | 1993-07-16 | 1999-03-30 | 세끼사와 다까시 | 반도체 장치 및 그 제조방법 |
| JP3335250B2 (ja) * | 1994-05-27 | 2002-10-15 | 株式会社東芝 | 半導体集積回路の配線方法 |
| US5494853A (en) * | 1994-07-25 | 1996-02-27 | United Microelectronics Corporation | Method to solve holes in passivation by metal layout |
| US5924006A (en) * | 1994-11-28 | 1999-07-13 | United Microelectronics Corp. | Trench surrounded metal pattern |
| JP3249317B2 (ja) * | 1994-12-12 | 2002-01-21 | 富士通株式会社 | パターン作成方法 |
| US5915201A (en) * | 1995-11-22 | 1999-06-22 | United Microelectronics Corporation | Trench surrounded metal pattern |
| JP2921463B2 (ja) * | 1996-01-30 | 1999-07-19 | 日本電気株式会社 | 半導体集積回路チップ |
| US5766803A (en) * | 1996-06-05 | 1998-06-16 | Advanced Micro Devices, Inc. | Mask generation technique for producing an integrated circuit with optimal metal interconnect layout for achieving global planarization |
| JPH1079559A (ja) * | 1996-09-04 | 1998-03-24 | Fuji Photo Optical Co Ltd | フレキシブルプリント基板のパターン構造 |
| JP3019021B2 (ja) * | 1997-03-31 | 2000-03-13 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| KR100230421B1 (ko) * | 1997-04-22 | 1999-11-15 | 윤종용 | 반도체장치의 더미패턴 형성방법 |
| JP3024593B2 (ja) * | 1997-06-05 | 2000-03-21 | 日本電気株式会社 | レイアウト設計方法およびレイアウト設計装置 |
| JP3539337B2 (ja) | 2000-03-17 | 2004-07-07 | セイコーエプソン株式会社 | 半導体装置およびその製造方法ならびにマスクデータの生成方法、マスクおよびコンピュータ読み取り可能な記録媒体 |
| US6462977B2 (en) | 2000-08-17 | 2002-10-08 | David Earl Butz | Data storage device having virtual columns and addressing layers |
| US7283381B2 (en) | 2000-08-17 | 2007-10-16 | David Earl Butz | System and methods for addressing a matrix incorporating virtual columns and addressing layers |
| US6555910B1 (en) * | 2000-08-29 | 2003-04-29 | Agere Systems Inc. | Use of small openings in large topography features to improve dielectric thickness control and a method of manufacture thereof |
| US6777813B2 (en) * | 2001-10-24 | 2004-08-17 | Micron Technology, Inc. | Fill pattern generation for spin-on-glass and related self-planarization deposition |
| KR101395060B1 (ko) | 2007-09-18 | 2014-05-15 | 삼성전자주식회사 | 라인 패턴들을 포함하는 반도체 소자 |
| KR102040292B1 (ko) * | 2016-07-28 | 2019-11-04 | 삼성에스디아이 주식회사 | 투명 도전체 및 이를 포함하는 디스플레이 장치 |
| US11824002B2 (en) * | 2019-06-28 | 2023-11-21 | Intel Corporation | Variable pitch and stack height for high performance interconnects |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117268A (en) * | 1981-01-14 | 1982-07-21 | Toshiba Corp | Semiconductor device |
| JPS60119749A (ja) * | 1983-12-02 | 1985-06-27 | Hitachi Ltd | 多層配線部材 |
| JPS63240045A (ja) * | 1987-03-27 | 1988-10-05 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1992
- 1992-09-02 JP JP4234594A patent/JP2778612B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-02 US US08/115,027 patent/US5357140A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0684912A (ja) | 1994-03-25 |
| US5357140A (en) | 1994-10-18 |
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