KR20010021191A - 다층 회로 기판 - Google Patents

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KR20010021191A
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land
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lines
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KR1020000044886A
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호리우찌미찌오
구리하라다까시
Original Assignee
모기 쥰이찌
신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명은 복수의 적층 라우팅층을 구비하고, 라우팅층의 각각에는 랜드와 라우팅선이 그 표면에 형성되며, 랜드는 전자 부품의 전극의 패턴에 일치하도록 배열되고, 라우팅선은 그 단부에서 랜드로 접속되어 랜드가 배열된 영역으로부터 외측을 향해 인출하도록, 일정 패턴으로 형성된 전극이 설치된 전자 부품을 탑재하고, 라우팅층의 각각의 랜드는 주변 랜드를 연속적으로 이어서 형성된 가상 폐곡선이 적어도 부분적으로 만곡부를 갖는 패턴을 갖도록 배열된, 일정 패턴으로 된 전극이 형성된 반도체 칩 또는 장치 등의 전자 부품을 탑재하는 다층 회로 기판을 제공한다. 바람직하게는 만곡부는 직각이등변삼각형으로 되고, 주변 랜드는 직각이등변삼각형의 변을 따라 위치한다. 또한 만곡부는 1개의 주변 랜드가 위치하는 직각 꼭지점을 갖는 의사 직각이등변삼각형으로 되고, 이등변 중의 일변과 빗변의 교점에서 컷아웃을 가져도 좋다.
다층 회로 기판은 종래의 다층 회로 기판에 비해서 라우팅층의 수가 적고, 고수율, 고신뢰성으로 제조할 수 있다.

Description

다층 회로 기판{MULTILAYER CIRCUIT BOARD}
본 발명은 프린트 회로 기판 등의 부품에 격자 상으로 배열된 전극 단자를 갖는 반도체 칩 또는 이차원 배열 형태로 배열된 외부 접속 단자를 갖는 반도체 장치 등을 탑재하는데 사용되는 다층 회로 기판에 관한 것이다.
근래의 반도체 장치에서는 로직 장치가 고기능화, 고집적화되고, 입출력이 증가함에 따라 탑재시의 집적도가 크게 증가하였다. 이에 따라 전극을 반도체 칩의 전극 형성면의 격자상에 배열함으로써 전극 형성의 공간 부족을 보충하는 제품들이 나왔다.
도18은 종래의 플립칩 본딩으로 반도체 칩(4)이 회로 기판(5)에 탑재되는 예를 나타낸다. 반도체 칩(4)은 그 주변을 따라 배열되어 회로 기판(5)의 표면에 설치된 라우팅선(배선)(7)에 각각 접속되는 전극(6)을 갖는다.
도19는 반도체 칩(도시 생략)을 탑재하는 회로 기판에 형성된 랜드(8)와 라우팅선(7)의 배열을 나타낸다. 이 실시예에서 랜드(8)가 칩에 설치된 전극에 대응하여 2열로 배치되고 라우팅선(7)이 내측열의 랜드(8)로부터 외측열의 인접 랜드(8) 사이로 통과한다. 따라서 각 라우팅선(7)이 동일 평면(회로 기판의 표면)의 각 랜드(8)로부터 인출된다.
그러나 전극이 칩의 전극 형성면에 더 많은 열로 배열되면, 인접 랜드 간의 거리와 랜드의 총수에 따라 동일 평면의 각 랜드로부터 각 라우팅선을 인출하기가 용이하지 않게 될 수 있다.
이러한 과제를 해결하기 위해서, 패터닝된 라우팅선을 각각 갖는 다수의 층들을 적절히 배치함으로써 칩의 전극의 일부를 각각의 라우팅선에 접속하게 한 반도체 칩 탑재용 회로 기판을 제조하는 방법이 제안되어 왔다. 도20은 격자상으로 배열된 다수의 전극(6)이 설치된 반도체 칩(4)이 4개의 라우팅층(5a, 5b, 5c, 5d)으로 된 다층 회로 기판(5')에 탑재되는 예를 나타낸다. 다층 회로 기판을 사용함으로써 반도체 칩(4)의 각각의 전극(6)을 다층 회로 기판(5')의 각각의 라우팅선(7a, 7b, 7c, 7d)에 전기 접속하고, 이어서 다층 회로 기판(5')의 외부 접속 단자(9)에 접속하여, 종국적으로 반도체 칩(4)이 프린트 회로 기판(도시 생략)과 같은 부품의 외부 전기 회로에 전기 접속하게 된다.
적은 수의 전극이 격자상으로 배열된 반도체 칩이 다층 회로 기판을 사용하여 프린트 회로 기판 등의 부품에 탑재될 때에는, 2개 또는 3개의 라우팅선을 적층하여 다층 회로 기판을 형성하면 되었다. 그러나 반도체 칩이, 예를 들어 30×30 또는 40×40개의 전극을 가질 때에는, 예를 들어 6~10개의 라우팅층이 다층 회로 기판에 필요하게 된다.
패터닝된 라우팅선이 집적 형성된 복수의 라우팅층을 적층하여 다층 회로 기판을 형성할 때에는 빌드업법 등의 고집적 인출법이 채용된다. 그러나 이러한 방법에 의한 다층 회로 기판의 제조에서는 제품의 수율 및 신뢰성과 제조 비용의 관점에서 심각한 문제가 있다. 구체적으로는 도20에 나타낸 다층 회로 기판(5')의 제조의 경우에서, 라우팅층(5a, 5b, 5c, 5d)이 계속 적층되고, 비어(3)가 각 라우팅층(5a, 5b, 5c, 5d)에 형성되어 반도체 칩(4)의 전극(6)과 라우팅층(5a, 5b, 5c, 5d)의 라우팅선(7a, 7b, 7c, 7d) 사이 또는 라우팅층(5a, 5b, 5c, 5d)의 라우팅선(7a, 7b, 7c, 7d)과 외부 접속 단자(9) 사이의 전기 접속을 확보한다. 따라서 제조 고정에는 고정밀도가 필요하여 현재까지도 충분한 고신뢰성을 실현하고 있지 못하다. 또한 다층 회로 기판의 제조의 경우에는, 적층된 모든 층에 결함이 없어야만 하여 기술적인 어려움을 가중시킨다.
따라서 신뢰성 있는 다층 회로 기판을 만족스러운 수율로 제공하기 위해서는 라우팅층의 수를 줄이는 것이 매우 효과적이다.
본 발명은 다수의 전극, 예를 들어 40×40의 전극이 격자상 등의 일정 패턴으로 다층 회로 기판에 면하는 측에 배열되는 반도체 칩 또는 장치 등의 전자 부품을 탑재하는 다층 회로 기판에 관한 것으로, 라우팅층의 수가 감소함에 따라 향상된 수율로 제조할 수 있는 고신뢰성의 다층 회로 기판을 제공하는 것을 목적으로 한다.
도1은 본 발명의 다층 회로 기판의 라우팅층에서의 랜드와 라우팅선을 나타내는 도면.
도2는 본 발명에 의한 랜드 및 라우팅선의 다른 예를 나타내는 도면.
도3a~도3c는 n(랜드 패턴에 만곡부를 형성하기 위해서 선택되는 일련 랜드의 수)=4에서의 랜드와 라우팅선 패턴을 나타내는 도면.
도4a 및 도4b는 n=5에서의 랜드 및 라우팅선 패턴을 나타내는 도면.
도5a~ 도5c는 n=6에서의 랜드 및 라우팅선 패턴을 나타내는 도면.
도6a 및 도6b는 n=7에서의 랜드 및 라우팅선 패턴을 나타내는 도면.
도7은 또한 또한 n=7에서의 랜드 및 라우팅선 패턴을 나타내는 도면.
도8은 본 발명에 의한 다층 회로 기판의 제1 배선층에서의 랜드 패턴의 1/4를 나타내는 도면.
도9는 n=홀수에서의 랜드 패턴을 나타내는 도면.
도10은 n=짝수에서의 랜드 패턴을 나타내는 도면.
도11a는 스태거형 랜드 배열을 나타내는 도면이고, 도11b는 n=5에서의 스태거형 랜드 배열의 랜드 및 라우팅선 패턴을 나타내는 도면.
도12는 본 발명에 의한 다층 회로 기판의 제1라우팅층의 랜드 및 라우팅선 패턴을 나타내는 도면.
도13는 본 발명에 의한 다층 회로 기판의 제2라우팅층의 랜드 및 라우팅선 패턴을 나타내는 도면.
도14는 본 발명에 의한 다층 회로 기판의 제3 라우팅층의 랜드 및 라우팅선 패턴을 나타내는 도면.
도15 는 본 발명에 의한 다층 회로 기판의 제4 라우팅층의 랜드 및 라우팅선 패턴을 나타내는 도면.
도16은 본 발명에 의한 다층 회로 기판의 제5 라우팅층의 랜드 및 라우팅선 패턴을 나타내는 도면.
도17은 본 발명에 의한 다층 회로 기판의 제6 라우팅층의 랜드 및 라우팅선 패턴을 나타내는 도면.
도18은 플립칩 본딩을 나타내는 도면.
도19는 종래의 다층 회로 기판에서의 랜드 및 라우팅선 패턴을 나타내는 도면.
도20은 반도체 칩이 탑재되는 다층 회로 기판을 나타내는 도면.
이에 따라 본 발명은 전극이 일정 패턴으로 형성되고, 각 라우팅층에는 그 표면에 랜드와 라우팅선이 형성되고, 랜드는 전자 부품의 전극의 형상과 일치하도록 배열되고, 라우팅선은 그 단부에서 랜드에 접속되고, 랜드가 배열된 영역으로부터 외측으로 인출하고, 라우팅층에 배열된 랜드는 주변 랜드를 연속적으로 이어서 형성된 가상 폐곡선이 적어도 부분적으로 만곡부를 갖도록 된 복수의 적층 라우팅층을 구비하는 다층 회로 기판을 제공한다.
바람직하게는 만곡부는 직각이등변삼각형으로 되고, 주변 랜드는 직각이등변삼각형의 변을 따라 배열된다.
어떤 경우에는 만곡부는 주변 랜드가 위치한 직각 꼭지점과, 빗변과 이등변 중 하나의 교점에서의 컷아웃을 갖는 의사 직각이등변삼각형으로 되어도 좋다.
본 발명의 상기 및 다른 목적과 장점은 첨부 도면을 참조하여 이하에 상세히 설명하면 당업자에게 명백히 이해될 것이다.
본 발명은 다수의 전극이 일정 패턴으로 형성된 반도체 칩 또는 장치 등의 전자 부품을 탑재하는 복수의 적층 라우팅층을 구비하는 다층 회로 기판을 제공하는 것으로, 라우팅층은 프린트 회로 기판 등의 다른 기판 부품에 교대로 탑재되고, 각각의 라우팅층의 표면에는 랜드 및 라우팅선이 형성되어 라우팅층의 일측으로부터 타측으로의 도통을 위해 비어(via)가 라우팅층을 관통하고, 라우팅선은 그 단부에서 랜드에 접속해서 랜드가 배열된 영역으로부터 외부로 인출되는 다층 회로 기판에서, 각 라우팅층의 랜드와 라우팅선이 다층 회로 기판을 제조하는 데 필요한 라우팅층의 수를 줄이도록 배열된다. 다층 회로 기판은 빌드업법 등의 공지의 다양한 공정으로 제조되어도 좋다.
반도체 칩 또는 장치 등의 전자 부품의 전극은 정상 격자 또는 스태거형으로 배열된다. 특히 문제가 되는 것은 전극이 정상 격자 패턴으로 배열된 경우인데, 이 경우 다층 회로 기판의 라우팅층의 라우팅선은 스태거형 패턴의 경우보다, 전자 부품의 전극의 격자 패턴을 따르는 라우팅층의 랜드 간으로 통과하기가 어렵다. 정상 격자 패턴의 경우, 중요한 것은 최소의 라우팅층 적층으로 라우팅선을 효과적으로 인출하려면 어떻게 랜드와 라우팅선을 배열하는가이다.
모든 라우팅층에서, 내측 랜드로부터의 라우팅선은 외측 랜드 사이로 통과하도록 배열되어야 한다. 라우팅선의 실제 설계에서, 인접 랜드간의 피치, 랜드 직경, 라우팅선폭, 인접 라우팅선간 거리 등의 다양한 조건에 따라서 인출되어야 한다.
본 발명에 의한 라우팅선은 다층 회로 기판의 각 라우팅층의 랜드와 라우팅선을 다음에 의거하여 배열함으로써, 효율적으로, 적층 라우팅층의 수를 줄여 배열할 수 있다.
예를 들어, 랜드가 서로간 등거리를 유지하여 가로세로로 배열되는 정상 격자 랜드 배열의 라우팅선 배열을 설명한다.
"n"개의 일련 랜드를 고정 피치를 갖도록 배열하고, n-2개의 중간 랜드가 제거되어 양단에서 랜드간의 빈 공간을 남기면, 양단에서 랜드 사이로 통과할 수 있는 라우팅선의 수 "m"은 양단의 랜드로부터 재인출되는 선을 제외하면,
m=[(랜드 피치)×(n-1)-(랜드 직경)-(선간 공간)]/(선폭+선간 공간)
여기서 랜드 피치는 인접 랜드간 중심 거리, 랜드 직경은 랜드 직경, 선폭은 라우팅선 폭, 선간 공간은 라우팅선 간 유지되어야 할 최소 거리이다.
1개의 라우팅선만 인접 랜드 사이로 통과할 수 있다고 가정하면, 중간 랜드의 제거 후에 두 양단에의 랜드 사이로 배열될 수 있는 라우팅선의 수 "k"는
k=(n-1)+(n-2)
=2n-3
으로 주어진다. 이는 "n"개의 랜드 사이로 라우팅선을 통과시키는 (n-1)개의 채널이 존재하고, 양단의 랜드를 제외한 (n-2)개의 중간 랜드가존재하여 라우팅선을 각각 접속시킬 수 있다는 것을 의미한다.
따라서 "m"과 "k"를 비교하면, 중간 랜드가 "n"개의 일련 랜드로부터 모두 제거되더라도, m=k인 경우에 라우팅선을 증가시키는 효과가 없다. 반면 M≥(k+1)인 경우에, 중간 랜드가 제거될 때 라우팅선을 증가시키는 효과가 있다.
다층 회로 기판에서 적층 라우팅층의 수를 줄이기 위해서, 랜드가 배열되는 영역으로부터 가능한한 많은 라우팅선을 인출하는 것이 효과적이다. 상술한 바와 같이, M≥(k+1)인 경우에, 라우팅선은 양단에서의 랜드를 빼고 중간 랜드를 제거함으로써 라우팅선의 개수를 늘려 배열할 수 있다. 따라서 본 실시예에서는 정수 "n"을 파라미터로 하여, M≥(k+1)인 "n"값을 선정하고, 선택된 "n"값에 따라 라우팅선을 배열하여, 다층 회로 기판의 적층 라우팅층의 개수를 크게 줄일 수 있다. 상기 예에서, 랜드 피치, 랜드 직경, 선폭, 선간 공간의 주어진 조건으로부터 "m"값을 정하고, "n"이 M≥(k+1)을 만족하는지를 알기 위해 "m"과 "k"를 비교한 다음, (n-2)개의 중간 랜드를 제거하고, 라우팅선이 바람직하게는 중간 랜드의 제거로부터 야기된 빈 공간(즉, (n-2)개의 일련의 랜드가 소거된 지역)으로 통과하도록 하는 절차를 거쳐서, "n"개에서 라우팅선이 일련의 랜드에 대하여 배열된다.
도1은 n=3일 때 라우팅선의 수를 늘려서 배열한 경우를 나타낸다. 도면에서 L과 L'으로 나타낸 랜드간 거리는 랜드 피치의 2배이다. 랜드(L, L') 사이의 중간 랜드가 있으면, 중간 랜드로부터의 라우팅선과 인접 랜드간에 정의되는 2개의 공간 또는 채널을 통과하는 2개의 라우팅선을 포함하는 3개의 라우팅선이 그 사이에 배치된다.
반면에 도1에 나타낸 바와 같이, 랜드(L, L') 간의 공간을 통과하게 한 배선이 추가되어 4개의 라우팅선(7)이 도시한 바와 같이 공간을 통과할 수 있다. 이에 따라 3개의 일련 배열된 횡랜드로부터 중간 랜드를 제거함으로써, 중간 랜드가 존재하던 때에 비해 양단의 랜드(L, L') 간에 배선 1개를 추가로 통과시킬 수 있다. 본 실시예에서는 3개의 랜드로 된 랜드군으로부터 랜드를 1개씩 제거함으로써 라우팅선을 효과적으로 배열할 수 있다.
앞서 1개의 라우팅선만이 인접 랜드 간을 통과할 수 있는 경우에 대해서 설명하였다. 임의의 "a"개의 라우팅선이 인접 랜드 간을 통과할 수 있는 경우에 대해서도 마찬가지로 고려될 수 있다.
이 경우에서도, "n"개의 일련의 랜드가 소정 피치로 배열되고, (n-2)개의 중간 랜드가 제거되어 양단에만 랜드를 남긴다고 가정하면, 양단의 랜드 간의 공간을 지날 수 있는 라우팅선의 수 "m"은
m=[(랜드 피치)×(n-1)-(랜드 직경)-(선간 공간)]/(선폭+선간 공간)이다.
제거된 중간 랜드가 없는 경우에는, 양단의 랜드 간에 배열될 수 있는 라우팅선의 수는
k=a×(n-1)+(n-2)
로 주어진다.
따라서 "n"을 파라미터로 "m"과 "k"를 비교하고, m≥(k+1)을 만족하는 "n"값을 정하고, "n"값에 의거하여 중간 랜드를 제거함으로써, 다층 회로 기판의 라우팅층에 라우팅선을 효과적으로 인출할 수 있다.
따라서 인접 랜드 간에 복수의 라우팅선이 통과할 수 있는 경우에서도, 1개의 라우팅선만 인접 랜드 간을 통과할 수 있는 경우와 마찬가지로 고려함으로써 라우팅선을 효과적으로 배열하여 주어진 수의 일련의 랜드의 지대를 통과하는 라우팅선의 수를 늘릴 수 있다.
상술한 바와 같이, "n"을 파라미터로 "m"과 "k"를 비교하고, m≥(k+1)을 만족하는 "n"값을 정하고, "n"값에 의거하여 중간 랜드를 제거함으로써, 다층 회로 기판의 라우팅층에 라우팅선을 배열하는 것은 라우팅선의 효율적인 배열에 효과적이다. "m"은 모든 중간 랜드를 열로부터 제거하였을 때 "n"개의 랜드의 열의 양단에서의 랜드간 공간을 통과할 수 있는 라우팅선의 수이므로, "n"값이 증가함에 따라 "m"값도 대체로 증가하고, 따라서 라우팅선이 더욱 효과적으로 배열될 것으로 간주된다.
도2는 n=7에서의 가장 단순한 배열을 나타내고, 1개의 배선이 정상 격자상의 인접하는 사이를 통해 인출될 수 있다. 상술한 바와 같이, "m"값은 "n"값이 증가함에 따라 증가한다. 그러나 실제에서는 단지 "n"값을 증가시킴으로써 "m"값을 증가시킨다고 반드시 라우팅선이 효율적으로 배열되는 것은 아니다.
도2에서, 열로부터 5개의 중간 랜드를 제거함으로써 7개 랜드의 열의 양단의 랜드 사이로 13개의 배선이 통과할 수 있다. 이 경우에, 중간 랜드를 제거하지 않고도 양단의 랜드 사이로 11개의 선이 통과할 수 있는 것에 비해서 겨우 2개의 배선이 증가하였다. 더 많은 배선이 통과하기에 충분히 넓은 공간을 제공하기 위해 5개의 중간 랜드가 제거되었지만, 라우팅선을 공간으로 내는 제약으로 인해 사실 그렇게 많은 라우팅선을 공간으로 통과하게 할 수는 없다.
실제로, 랜드의 외측 열로부터 모든 중간 랜드를 제거함으로써 생성된 공간으로 라우팅선이 통과하는 경우에서, 도2에 나타낸 바와 같이, 바로 내측열의 모든 랜드가 존재하는 조건에서, 공간으로 통과할 수 있는 라우팅선의 수를 증가시키는 데에 기여하는 것은 랜드열의 양단의 인근에 배열되는 라우팅선이다. 도2에 나타낸 바와 같이, 2개의 배선이 외측열의 랜드(A)와 내측열의 랜드(B) 간의 공간으로 통과하고, 2개의 배선이 통과하는 이 공간만이 라우팅선의 수를 증가시키는 데에 기여한다.
따라서 "m"값이 최대가 되도록 "n"값을 선정하더라도, "m"값은 실제적으로 거의 k+2에 상당하게 되고, 랜드를 제거하지 않고도 존재할 수 있는 라우팅선의 수에 비해 라우팅선의 수가 2개 증가하는 "n"값을 결정하는 것에 의해 라우팅선을 배열하는 것으로 충분하다.
또한 상술한 바와 같이, 실제로 배열될 수 있는 라우팅선의 수를 늘리는데 가장 효과적으로 작용하는 것은 도2에 나타낸 대로 외측열의 랜드(A)와 내측열의 랜드(B) 사이의 공간으로, 외측열의 단부의 각각의 랜드(랜드(A))와 내측열의 최외각 랜드로부터 두번째의 랜드(랜드(B)) 사이를 지나는 대각선 방향으로 위치한다. 즉 라우팅선의 수의 증가를 위해 라우팅선이 통과하는 랜드를 선정함에 있어서, 대각선 방향으로 위치한 외측 및 내측열의 랜드를 선정하는 것이 좋다고 할 수 있다.
도3a~도3c는 n=4에서 라우팅선의 수를 늘려서 배열한 경우를 나타낸다. 도3a는 랜드(10) 격자의 내측 영역으로부터의 라우팅선이 내측의 횡렬로서 단순 배열된 랜드(10) 사이로 통과하는 경우를 나타내고, 도3b 및 도3c는 내측 영역으로부터의 라우팅선이 대각선으로 배열된 랜드(10) 사이를 선택적으로 통과하는 경우를 나타낸다. 상술한 바와 같이, 배선(7)은 배열하는 조건은 랜드 피칭, 랜드 직경, 선폭 및 인접 선간 공간에 따라 결정된다. 도3a~도3c는 랜드 피치가 350㎛이고 랜드 직경이 200㎛인 경우를 나타낸다. 도3a 및 도3b에서, 선폭과 선간 공간은 모두 50㎛이고, 도3c에서 선폭과 선간 공간은 모두 43㎛이다.
랜드(10)의 격자의 내측 영역으로부터의 라우팅선이 횡렬로 단순 배열된 인접 랜드(10) 사이로 통과하는 도3a의 경우에서는, 7개의 배선(7)만이 배열된다. 내측 영역으로부터의 라우팅선이 대각선으로 배열된 랜드(10) 사이로 선택적으로 통과하는 도3b의 경우에서는, 8개선이 배열될 수 있다. 따라서 내측 영역의 라우팅선을 되도록 대각선으로 배열된 랜드(10) 사이로 통과시키는 것이 효율적이다.
도3c의 경우에서는 도3b의 경우보다 더 작은 선폭과 선간 공간을 이용하여 9개선이 배열될 수 있다.
도4a 및 도4b는 n=5에서 라우팅선의 수를 늘려서 배열한 경우를 나타낸다. 이 경우에, 랜드 피치, 랜드 직경, 선폭 및 선간 공간은 각각 350, 200, 50 및 50㎛이다. 도4a는 랜드(10) 격자의 내측 영역으로부터의 라우팅선이 내측의 횡렬로서 단순 배열된 랜드(10) 사이로 통과하는 경우를 나타낸다. 이 경우에 배열된 라우팅선의 수는 2개 늘어, 총 9개선이 인출된다. 도4b는 내측 영역으로부터의 라우팅선이 대각선으로 배열된 랜드(10) 사이를 선택적으로 통과하는 경우를 나타낸다. 이 경우, 총11개선이 인출된다.
도5a ~ 도5c는 n=6에서 라우팅선의 수를 늘려서 배열한 경우를 나타낸다. 이 경우에, 랜드 피치, 랜드 직경, 선폭 및 선간 공간은 각각 350, 200, 50 및 50㎛이다. 도5a에서는 랜드(10) 격자의 내측 영역으로부터의 라우팅선이 내측의 횡렬로서 단순 배열된 랜드(10) 사이로 통과하여 총 11개선이 인출된다. 도5b에서는3번째열의 10a로 나타낸 랜드를 각각 교차하는 2개의 대각선이 존재하여 총 13개선이 인출된다. 도5c에서는 4번째열의 10b로 나타낸 공통 랜드를 각각 교차하는 2개의 대각선이 존재하고, 총14개선이 인출된다.
도5b와 도5c를 비교하면, 랜드는 도5c에서 대각선 방향으로 더욱 완전하게 배열되는데, 도5c의 대각선은 도5b의 제3열의 랜드(10a)보다 랜드(10b)(제4열의 랜드)로 보다 깊게 연재(延在)하고, 따라서 도5c에 나타낸 라우팅선의 수가 보다 효과적으로 증가될 수 있다. 라우팅선이 통과할 랜드를 가능한 한 대각선으로 배열함으로써, 즉 라우팅선이 그 사이로 통과할 랜드를 45°각도의 직각 이등변삼각형의 변을 따라 위치시켜 대각선 방향으로의 인접 랜드의 쌍(도5b의 4쌍 및 도5c의 5쌍)의 수를 늘리는 것이 라우팅선의 수를 증가시키는 데 효과적이라는 것을 알 수 있다.
도6a 및 도6b는 n=7에서 라우팅선의 수를 늘려서 배열한 경우를 나타낸다. 이 경우에, 랜드 피치, 랜드 직경, 선폭 및 선간 공간은 각각 350, 200, 50 및 50㎛이다. 도6a는 랜드(10) 격자의 내측 영역으로부터의 라우팅선이 내측의 횡렬로서 단순 배열된 랜드(10) 사이로 통과하여 총 13개선이 인출된다. 도6b에서는 내측 영역으로부터의 라우팅선이 대각선으로 배열된 랜드(10) 사이를 선택적으로 통과하는 경우를 나타내고, 총17개선이 인출된다.
랜드(10)의 격자의 내측 영역으로부터의 라우팅선은, 예를 들어 도5b, 도5c 및 도6b에 나타낸 경우와 같이, 대각선으로 배열된 랜드(10) 사이를 효과적으로 통과할 수 있다. "n"이 홀수이면, 도6b에 나타낸 바와 같이, 완전한 직각 이등변삼각형의 변에 대각선으로 배열될 수 있는 반면, "n"이 홀수이면, 도5b, 도5c에 나타낸 바와 같이, 완전한 직각이등변삼각형으로 형성되지 않는다. 후자인 꼭지점을 갖는 직각이등변삼각형과 거의 유사한 랜드의 배열의 경우, 10b로 나타낸 랜드(도5c)가 위치하고, 2개의 대각선이 교차하는 경우에 최대의 라우팅선을 제공할 것이다.
도3a~도6b를 참조하여 설명한 상기 실시예로부터 명백한 바와 같이, 정상 격자상 등의 일정 패턴을 갖는 랜드의 배열의 주변(최외측) 랜드를 연속으로 이어서 형성된 가상 폐곡선이 적어도 부분적으로 오목부를 갖도록 랜드를 일정 패턴으로 배열함으로써, 라우팅선이 다층 회로 기판의 적층된 라우팅층의 각각에서 증가됨에 따라 다층 회로 기판에 필요한 적층 라우팅층의 수를 줄일 수 있다. 일정수의 랜드가 격자상으로 배열된 영역으로부터 인출되면, 랜드 격자의 내측 영역으로부터 45°의 각을 갖고 대각선 방향으로 사선을 갖는 이등변삼각형(즉 직각이등변삼각형) 또는 이와 유사한 삼각형의 변에 배열된 랜드 사이로 선을 인출하는 것이 특히 효과적이다.
즉, 격자상으로 랜드가 배열될 때 다층 회로 기판의 적층 라우팅층의 각각의 라우팅선을 효과적으로 증가시키려면, 패터닝된 랜드 배열의 주변 랜드를 연속적으로 이어서 형성된 가상 폐곡선이 적어도 부분적으로 만곡부를 갖고, 만곡부는 그 꼭지점에서 만곡부의 가장 깊은 부분(도3b, 도3c, 도4b, 도5c 및 도6b의 각각의 흑색 랜드)에 위치한 랜드를 갖는 직각이등변삼각형(또는 이에 유사한 형상)의 형태로 된다. 상술한 바와 같이, "n"이 홀수이면, 도4b, 도6b에 나타낸 바와 같이, 빗변(베이스)에 대향하는 직각의 꼭지점에서 만곡부의 가장 깊은 곳에 위치한 랜드를 갖는 완전 직각이등변삼각형의 변에 랜드가 대각선으로 배치될 수 있는 반면, "n"이 짝수이면, 완전한 직각이등변삼각형이 형성되지 않는다. 후자의 경우, 만곡부는 빗변(베이스)에 대향하는 직각 꼭지점에서 만곡부의 가장 깊은 부분에 위치하는 랜드를 갖고, 이등변의 한변과 빗변(베이스)의 교점(도3b, 도3c의 우측 구석 및 도5c의 좌측 구석)에서 컷아웃을 갖는 의사 직각이등변삼각형의 형태로 된다.
이러한 완전 또는 의사 직각이등변삼각형은 단일의 라우팅선이 격자상의 인접 랜드를 통과하고, k+(n-1)개의 배선이 "n"개의 연속하는 랜드열을 포함하는 만곡부로부터 인출되며, 상술한 바와 같이 "k"는 중간 랜드가 제거된 열의 두 양단에서의 랜드 사이에 배열될 수 있는 라우팅선의 수인 조건 하에서 채택된다.
이는 완전 또는 의사 직각이등변삼각형 배열이 채택되면, "n"개의 랜드의 열에서 (n-1)개의 채널이 존재하고, 여분의 라우팅선이 이들 채널의 각각을 통과할 수 있기 때문이다.
실제로, 라우팅선이 다양한 조건의 랜드 피치, 랜드 직경, 선폭, 선간 공간, 랜드 수 등의 다양한 조건 하에서 배열되고, 얼마나 효율적으로 배선이 배열되는지는 경우에 따라 다르다. 그러나 내측 영역(최외각 랜드로 둘러싸인 영역)으로부터의 라우팅선이 통과하는 주변 랜드를 직각이등변삼각형의 변을 따라 배열하는 것이 가장 효과적이라고 할 수 있다.
실제로 라우팅선 패턴을 설계할 때에는, 적어도 m≥k+1을 만족하도록 "n"값이 설정될 때, 내측 영역으로부터의 라우팅선이 통과하는 랜드는 상술한 바와 같이 선정된다.
도7은 상술한 바와 같이 n=7과 연속 만곡부의 조건 하에서 내측 영역으로부터의 라우팅선이 통과하는 랜드를 선정함으로써 설계된 라우팅선 패턴을 나타낸다.
다층 회로 기판의 경우, 칩 또는 장치가 직접 탑재되는 제1 라우팅층은 다른 배선층과 마찬가지로 내측 영역으로부터의 라우팅선이 통과하는 랜드가 직각이등변삼각형으로 된 만곡부를 형성하는 직각이등변삼각형의 두 이등변에 배열되도록 설계된다. 도8은 다층 회로 기판의 제1 라우팅층의 랜드 패턴의 1/4 부분을 나타내고, 만곡부(12)가 랜드 패턴의 주변의 적어도 일부에 일정 주기로 나타나고, 만곡부(12)는 직각이등변삼각형의 이등변을 따라 위치한 빗금친 랜드와 그 직각 꼭지점의 랜드(도면에서 검게 표시)로 형성되도록 랜드(10)가 배열된다.
도8에서, 랜드 패턴의 구석 근처(도면의 좌하부)에는 만곡부가 없다. 이는 랜드 패턴의 구석 근처의 부분에서는 배선이 내측 랜드로부터 외측 랜드 사이로 용이하게 인출될 수 있고, 따라서 특별히 만곡부를 형성할 필요가 없기 때문이다.
또한 도8에 나타낸 바와 같이, 접지 또는 전원으로서의 랜드(10c)(도면에서 검게 표시)가 공통 라우팅선에 접속될 수 있는 랜드 패턴의 중심 영역에 형성된다. 라우팅선이 다층 회로 기판에 전체적으로 매우 효율적으로 배열될 수 있게 한 상술의 기술에 따르면, 결과적으로 서로 떨어져서 인출하는 선들이 다층 회로 기판의 제1 라우팅층(반도체 칩이 탑재되는 최상 라우팅층)에서 인출될 수 있다.
라우팅선은 도7에 나타낸 바와 같이, 모든 만곡부에 대해 가능한 한 많이 배열되어도 좋다. 또한 선은 제한된 랜드로부터만, 즉 도9에 나타낸 바와 같이, 만곡부를 형성하는 주변 랜드와, 주변 랜드의 바로 내측에 위치하는 랜드로부터만 인출되어도 좋다. 후자의 경우, 제한된 수의 선을 포함하는 상기 만곡부를 갖는 라우팅층에 이어지는 다층 회로 기판의 라우팅층은 제1층과 전적으로 동일한 만곡부의 형태, 즉 랜드 패턴의 내측 영역으로부터 효과적으로 인출될 수 있게 하는 형태를 가질 수 있다.
도9에서 "n"은 홀수인 7이다. "n"이 짝수이면, 라우팅선은, 예를 들어 도10에 나타낸 바와 같이 배열되어도 좋다. 도9, 도10에서 만곡부의 가장 깊은 부분에 위치한 랜드(직각이등변삼각형의 직각 꼭지점)가 검게 표시되어 있다.
앞서의 설명은 정상 격자 패턴의 랜드 배열에 관한 것이었다. 상기 랜드 배열 방법은 스태거형 랜드 배열에도 적용될 수 있다. 도11a에 나타낸 바와 같이, 스태거형 배열은 대각선 방향으로 보았을 때, 격자 배열로 간주할 수 있다. 따라서 내측 영역으로부터의 라우팅선이 통과하는 랜드를, 랜드 피치(도면에서 P로 표시), 랜드 직경, 선폭 및 대각선 방향으로부터 보았을 때의 인접 선간 공간에 따라 대각선으로 배열되도록 선택함으로써 라우팅선 패턴을 설계할 수 있다. 도11b는 n=5에서의 라우팅선의 수의 증가시킬 수 있는 스태거형 랜드 배열에서의 랜드와 라우팅선 패턴을 나타낸다. 이에 따라 본 발명은 정상 격자식 랜드 배열 또는 스태거형 랜드 배열에도 적용될 수 있다.
이하의 실시예로 본 발명을 더 설명한다.
도12~도17은 정상 격자 형태로 배열된 38×38핀(전극)을 갖는 전자 부품을 탑재하는 다층 회로 기판의 제1~ 제6라우팅층에서의 랜드와 라우팅선의 배열을 각각 나타낸다. 랜드와 라우팅선은 다음 조건 하에서 설계된다.
랜드 피치: 350㎛
랜드 직경: 120㎛
선폭: 50㎛
인접 선간 공간: 50㎛
이들 조건 하에서, 인접 랜드 간을 통과할 수 있는 라우팅선의 수, "a"는
1. n=5이면,
k=a(n-1)+(n-2)=2n-3=7
m=[350×(5-1)-120-50]/(50+50)12.3
이는 m≥k+1을 만족한다. 이에 따라 본 실시예는 n=5에서의 다층 회로 기판의 라우팅층의 세트를 나타낸다.
각 라우팅층에서, 기본적으로 5열의 랜드로 각각 된 군으로부터 선이 인출된다. 본 실시예에서, 직각이등변삼각형의 인접하는 만곡부의 일부 세트는 양단에 공통 랜드를 갖는다. 랜드 패턴의 실제 설계시에, 인접 만곡부는 본 실시예에서와 같이 양단에 공통 랜드를 가져도 좋고, 또는 도7~도10에 나타낸 바와 같이 서로 대향하는 양단에 랜드가 각각 위치하게 해도 좋다. 즉 인접 랜드군은 그 양단에 공통 랜드열을 가지거나 양단에서 서로 인접 랜드열을 각각 가져도 좋다.
모든 라우팅층에 대하여 동일군의 랜드를 보면, 먼저 랜드군의 외측으로부터, 다음에 라우팅층의 순서에 따라 내측으로부터 나아간다. 본 실시예에서는 6개의 라우팅층이 모든 랜드로부터 선을 인출하는데 필요하다. 그러나 랜드는 최종 제6 라우팅층에 소수만 남고(도17), 인출은 제5층에서 실질적으로 완료된다. 이에 비해, 선이 만곡부를 사용하지 않고 본 실시예와 같은 수의 랜드로 선이 인출될 때에는, 총 8개의 배선층이 필요해진다.
본 실시예의 제6 배선층 상의 빈 공간에서(도17), 접지 랜드와 같은 공통으로 사용되는 랜드가 배열되어도 좋다.
상술한 바와 같이, 본 발명에 의하면, 칩이 탑재되는 다층 회로 기판의 제1 라우팅층이, 만곡부를 갖는 랜드 패턴이, 층에 바람직하게는 일정 주기로 적어도 그 주변 부에 형성되도록 형성된다.
만곡부를 갖는 랜드 패턴이 형성된 제1층은 라우팅선이 효과적으로 배열되게 함으로써, 다층 회로 기판에 필요한 라우팅층의 수를 감소시킨다.

Claims (3)

  1. 소정 패턴으로 형성된 전극이 배설된 전자 부품을 탑재하는 다층 회로 기판에 있어서,
    복수의 적층 라우팅층을 구비하고, 라우팅층의 각각에는 랜드와 라우팅선이 그 표면에 형성되며, 랜드는 전자 부품의 전극의 패턴에 일치하도록 배열되고,
    라우팅선은 그 단부에서 랜드로 접속되어 랜드가 배열된 영역으로부터 외측을 향해 인출되며,
    라우팅층의 각각의 랜드는 주변 랜드를 연속적으로 이어서 형성된 가상 폐곡선이 적어도 부분적으로 만곡부를 갖는 패턴을 갖도록 배열된 것을 특징으로 하는 다층 회로 기판.
  2. 제1항에 있어서,
    만곡부는 직각이등변삼각형으로 되고, 주변 랜드는 직각이등변삼각형의 변을 따라 위치하는 것을 특징으로 하는 다층 회로 기판.
  3. 제1항에 있어서,
    만곡부는 1개의 주변 랜드가 위치하는 직각 꼭지점을 갖는 의사(pseudo) 직각이등변삼각형으로 되고, 빗변과 1개의 이등변과의 교점에서 컷아웃(cutout)을 갖는 것을 특징으로 하는 다층 회로 기판.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040212103A1 (en) * 2000-06-19 2004-10-28 Herman Kwong Techniques for pin arrangements in circuit chips
US6762366B1 (en) * 2001-04-27 2004-07-13 Lsi Logic Corporation Ball assignment for ball grid array package
US6664483B2 (en) * 2001-05-15 2003-12-16 Intel Corporation Electronic package with high density interconnect and associated methods
EP1435659A1 (en) * 2002-12-17 2004-07-07 Dialog Semiconductor GmbH Partially populated ball grid design to accomodate landing pads close to the die
US7368667B2 (en) * 2005-08-10 2008-05-06 Alcatel Using rows/columns of micro-vias to create PCB routing channels in BGA interconnect grid (micro-via channels)
US7343577B2 (en) * 2005-09-13 2008-03-11 Alcatel Area array routing masks for improved escape of devices on PCB
US7838778B1 (en) * 2006-04-26 2010-11-23 Marvell Israel (M.I.S.L.) Ltd. Circuit board layout
EP1978560A1 (fr) * 2007-04-04 2008-10-08 Stmicroelectronics SA Plaque de connexion électrique et assemblage d'une telle plaque et d'un composant semi-conducteur comprenant une puce de circuits intégrés.
US20090065935A1 (en) * 2007-09-06 2009-03-12 Echostar Technologies Corporation Systems and methods for ball grid array (bga) escape routing
US8053349B2 (en) * 2007-11-01 2011-11-08 Texas Instruments Incorporated BGA package with traces for plating pads under the chip
TWM339185U (en) * 2008-01-15 2008-08-21 Wintek Corp Bend prevention structure for connection terminal of FPC
JP5919872B2 (ja) * 2012-02-21 2016-05-18 富士通株式会社 多層配線基板及び電子機器
US8715006B2 (en) * 2012-06-11 2014-05-06 Tyco Electronics Corporation Circuit board having plated thru-holes and ground columns
JP6436738B2 (ja) * 2014-11-19 2018-12-12 キヤノン株式会社 プリント配線板、半導体装置及びプリント回路板
WO2022162330A1 (en) * 2021-01-29 2022-08-04 Cirrus Logic International Semiconductor Limited A chip scale package
GB2603216B (en) * 2021-01-29 2024-06-05 Cirrus Logic Int Semiconductor Ltd A chip scale package

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4495377A (en) 1982-12-30 1985-01-22 International Business Machines Corporation Substrate wiring patterns for connecting to integrated-circuit chips
US5691569A (en) * 1995-12-20 1997-11-25 Intel Corporation Integrated circuit package that has a plurality of staggered pins
JP3386977B2 (ja) 1997-06-05 2003-03-17 新光電気工業株式会社 多層回路基板
JPH1168026A (ja) * 1997-06-13 1999-03-09 Ricoh Co Ltd 配線用補助パッケージおよび印刷回路配線板構造
US5847936A (en) * 1997-06-20 1998-12-08 Sun Microsystems, Inc. Optimized routing scheme for an integrated circuit/printed circuit board
JP3380151B2 (ja) 1997-12-22 2003-02-24 新光電気工業株式会社 多層回路基板
US6215320B1 (en) * 1998-10-23 2001-04-10 Teradyne, Inc. High density printed circuit board

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Publication number Publication date
EP1075026A2 (en) 2001-02-07
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US6407344B1 (en) 2002-06-18

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