KR101395060B1 - 라인 패턴들을 포함하는 반도체 소자 - Google Patents

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Abstract

라인 패턴들을 포함하는 반도체 소자를 제공한다. 이 소자는 기판 상에 제1 방향을 따라 나란히 연장된 복수의 더미 라인 패턴을 포함한다. 각 더미 라인 패턴들은 적어도 하나의 분리 영역(seperation region)에 의하여 제1 방향을 따라 서로 이격된 복수의 서브 라인 패턴(sub-line pattern)을 포함하고, 분리 영역들 중에서 적어도 하나는 인접한 더미 라인 패턴의 서브 라인 패턴과 제1 방향에 수직한 제2 방향으로 중첩된다.

Description

라인 패턴들을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING LINE PATTERNS}
본 발명은 반도체 소자에 관한 것으로, 특히, 라인 패턴을 포함하는 반도체 소자에 관한 것이다.
반도체 소자에 포함된 도전성의 라인 패턴들은 전기적 신호의 전달, 공급 및/또는 출력등을 위하여 사용될 수 있다. 예컨대, 상기 라인 패턴은 반도체 소자를 구성하는 단일 요소들(discrete elements)에 전기적으로 접속되고, 전기적 신호가 상기 라인 패턴을 통하여 상기 단일 요소에 공급되거나, 상기 단일 요소에 의한 전기적 정보가 상기 라인 패턴을 통하여 출력될 수 있다. 또한, 상기 라인 패턴은 서로 이격된 단일 요소들을 서로 전기적으로 접속시켜, 상기 이격된 단일 요소들간 전기적 소통을 유도할 수도 있다. 상기 단일 요소들은 반도체 소자를 구성하는 요소들로서, 예컨대, 모스 트랜지스터, 캐패시터, 다이오드 및/또는 저항체등일 수 있다.
통상적으로, 패터닝 공정의 용이성 및/또는 패터닝 공정의 마진 확보등을 위하여, 반도체 소자는 동일한 패턴들이 반복되는 것이 요구될 수 있다. 이에 따라, 상기 라인 패턴들도 동일한 형태로 반복적으로 배치될 수도 있다. 또한, 상기 라인 패턴들은 반도체 소자가 요구하는 특성에 따라 부분적으로 절단될 수 있다. 반도체 소자의 라인 패턴들을 형성하는 전형적인(conventional) 방법을 도면을 참조하여 설명한다.
도 1은 반도체 소자의 라인 패턴들을 형성하는 전형적인 방법을 설명하기 위한 평면도이다.
도 1을 참조하면, 기판 상에 복수의 라인 패턴(10)이 배치된다. 상기 라인 패턴들(10)은 제1 방향을 따라 나란히 연장될 수 있다. 상기 라인 패턴들(10)은 등간격으로 기판 상에 형성될 수 있다. 반도체 소자가 요구하는 특성을 만족시키기 위하여, 상기 각 라인 패턴들(10)은 커팅 영역(15, cutting region)에 의하여 상기 제1 방향으로 이격된 부분들(12)을 포함할 수 있다. 이때, 상기 복수의 라인 패턴(10)에 각각 포함된 커팅 영역들(15)은 상기 제1 방향에 수직한 제2 방향을 따라 하나의 열을 이룬다.
상기 커팅 영역(15)은 노광 공정에 의하여 정의될 수 있다. 예컨대, 기판 상에 형성된 도전막 상에 감광막을 형성하고, 상기 감광막을 노광 공정을 포함하는 반도체 공정으로 패터닝하여 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각마스크로 사용하여 상기 도전막을 식각하여 상기 커팅 영역(15)을 갖는 라인 패턴(10)이 형성될 수 있다.
상기 복수의 라인 패턴(10)에 각각 포함된 커팅 영역들(15)은 상술한 바와 같이 상기 제2 방향으로 하나의 열을 이룬다. 즉, 상기 커팅 영역(15)들은 서로 인 접하여 상기 제2 방향으로 하나의 연결된 노광 영역이 형성될 수 있다. 이로 인하여, 상기 노광 공정시, 상기 커팅 영역들(15)이 형성되는 영역들에 제공된 노광 빛들은 서로 간섭될 수 있다. 그 결과, 상기 커팅 영역(15)이 형성되는 영역에 인접한 감광막 패턴의 일부분의 형태가 변형될 수 있다. 이로써, 상기 라인 패턴들(10)의 형태가 변형되어 반도체 소자의 불량을 초래할 수 있다. 예컨대, 상기 커팅 영역들(15)에 인접한 상기 감광막 패턴들의 일부분에 낫칭(notching)이 발생되거나, 감광막의 찌꺼기가 발생될 수 있다. 이로써, 상기 커팅 영역들(15)의 상기 제1 방향의 폭이 증가될 수 있다. 또는, 상기 커팅 영역들(15)에 인접한 라인 패턴들(10)의 부분들(12)의 선폭이 감소되거나, 상기 커팅 영역들(15)에 인접한 라인 패턴들(10)의 부분들(12) 사이에 브릿지 결함(bridge-defect)등이 발생될 수 있다. 반도체 소자의 고집적화 경향이 심화됨에 따라, 상기 라인 패턴(10)의 선폭 및/또는 라인 패턴들(10)간의 간격이 점점 감소되고 있다. 이에 따라, 상술한 문제점들은 더욱 심화될 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 패턴의 변형을 최소화시킬 수 있는 반도체 소자를 제공하는데 있다.
상술한 기술적 과제를 해결하기 위한 반도체 소자를 제공한다. 이 소자는 기판 상에 제1 방향을 따라 나란히 연장된 복수의 더미 라인 패턴을 포함한다. 상기 각 더미 라인 패턴들은 적어도 하나의 분리 영역(seperation region)에 의하여 상기 제1 방향을 따라 서로 이격된 복수의 서브 라인 패턴(sub-line pattern)을 포함하고, 상기 분리 영역들 중에서 적어도 하나는 인접한 더미 라인 패턴의 서브 라인 패턴과 상기 제1 방향에 수직한 제2 방향으로 중첩된다.
일 실시예에 따르면, 상기 소자는 상기 복수의 더미 라인 패턴의 적어도 일측의 기판 상에 상기 제1 방향을 따라 상기 더미 라인 패턴들과 나란히 배열된 적어도 하나의 동작 라인 패턴을 더 포함할 수 있다. 상기 동작 라인 패턴과 상기 더미 라인 패턴은 등간격으로 배열될 수 있다.
일 실시예에 따르면, 상기 제2 방향으로 신장된 가상직선은 복수의 상기 분리 영역들 및 적어도 하나의 상기 서브 라인 패턴을 지날 수 있다. 이 경우에, 상기 가상직선이 지나는 분리 영역들은 서로 인접할 수 있다. 이와는 달리, 상기 가상직선이 지나는 분리 영역들 사이에 상기 서브 라인 패턴이 배치될 수도 있다.
일 실시예에 따르면, 상기 제2 방향으로 신장되는 가상직선은 하나의 상기 분리 영역과, 적어도 하나의 상기 서브 라인 패턴을 지날 수 있다.
일 실시예에 따르면, 상기 소자는 상기 서브 라인 패턴들 중에서 적어도 하나와 접속된 콘택 플러그를 더 포함할 수 있다.
일 실시예에 따르면, 상기 제2 방향으로 상기 콘택 플러그의 폭은 상기 콘택 플러그와 접속된 상기 서브 라인 패턴의 폭에 비하여 클 수 있다. 이 경우에, 상기 콘택 플러그는 상기 접속된 서브 라인 패턴과 상기 기판 사이에 개재될 수 있다. 상기 소자는 상기 접속된 서브 라인 패턴 상에 배치된 상부 콘택 플러그를 더 포함할 수 있다. 이때, 상기 제2 방향으로 상기 상부 콘택 플러그의 폭은 상기 콘택 플러그의 상기 폭 보다 작을 수 있다.
일 실시예에 따르면, 상기 콘택 플러그에 접속된 상기 서브 라인 패턴의 일부는 상기 제2 방향으로 연장되어 인접한 더미 라인 패턴의 서브 라인 패턴과 접촉되어 랜딩 패드가 구현될 수 있다. 이때, 상기 콘택 플러그는 상기 랜딩 패드와 접속될 수 있다. 상기 콘택 플러그는 상기 랜딩 패드 아래에 배치될 수 있다. 이와는 달리, 상기 콘택 플러그는 상기 랜딩 패드 위에 배치될 수도 있다.
일 실시예에 따르면, 상기 소자는 제1 영역 및 제2 영역을 포함하는 상기 기판 상에 상기 제2 방향을 따라 나란히 신장된 접지 선택 라인, 복수의 워드 라인들 및 스트링 선택 라인; 상기 기판 전면을 덮는 제1 절연막; 상기 제1 절연막 내에 배치되고, 상기 접지 선택 라인 일측의 상기 기판과 접촉하고 상기 제2 방향으로 신장된 공통 소스 라인; 상기 기판 전면을 덮는 제2 절연막; 상기 제2 영역의 상기 제2 절연막 상에 상기 제1 방향을 따라 나란히 신장된 복수의 비트 라인; 및 상기 제2 및 제1 절연막들을 연속적으로 관통하여 상기 각 비트 라인과 상기 스트링 선택 라인 일측의 기판과 접속된 비트라인 플러그를 더 포함할 수 있다. 이때, 상기 복수의 더미 라인 패턴은 상기 제1 영역의 상기 제2 절연막 상에 배치될 수 있다.
상술한 반도체 소자들에 따르면, 복수의 더미 라인 패턴의 분리 영역들 중에서 적어도 하나는 인접한 더미 라인 패턴의 서브 라인 패턴과 중첩된다. 이에 따라, 상기 중첩된 서브 라인 패턴에 의하여 상기 분리 영역들을 정의하기 위한 노광 빛들간의 간섭 현상이 감소된다. 그 결과, 상기 서브 라인 패턴들의 변형을 억제할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들 은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 3은 도 2의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 2 및 도 3을 참조하면, 제1 영역(90) 및 제2 영역(95)을 포함하는 기판(100) 전면 상에 제1 절연막(104)이 배치된다. 상기 제1 영역(90)의 제1 절연막(104) 상에 복수의 더미 라인 패턴(115)이 제1 방향을 따라 나란히 연장된다. 상기 제2 영역(95)의 제1 절연막(104) 상에 복수의 동작 라인 패턴(120)이 상기 제1 방향을 따라 나란히 연장된다. 상기 동작 라인 패턴(120)을 포함하는 상기 제2 영역(95)은 반도체 소자를 구성하는 단일 유닛들(discrete units)이 위치하는 영역이다. 상기 단일 유닛들은 데이터를 저장하는 기억 셀들 및/또는 논리회로를 구성하는 논리 유닛들 일 수 있다. 예컨대, 상기 기억 셀은 디램 셀, 에스램 셀, 상변화 기억 셀, 자기 기억 셀 및/또는 전하저장층을 포함하는 비휘발성 기억 셀일 수 있다. 상기 논리 유닛은 인버터(inverter), 앤드게이트(AND gate), 낸드 게이트(NAND gate), 오아 게이트(OR gate) 및/또는 노아 게이트(NOR gate)등일 수 있다. 상기 동작 라인 패턴(120)은 상기 제2 영역(95)내 상기 단일 유닛에 전기적으로 접속되어 상기 단일 유닛의 동작에 사용될 수 있다. 예컨대, 상기 단일 유닛이 상기 기억 셀인 경우에, 상기 제2 영역(95)은 셀 어레이 영역에 해당하고, 상기 동작 라인 패턴(120)은 비트라인일 수 있다.
상기 제2 영역(95)은 상기 제1 영역(90)의 적어도 일측에 배치된다. 도 2에 도시된 바와 같이, 상기 제1 영역(90)의 양측에 상기 제2 영역들(95)이 각각 배치될 수 있다. 상기 제1 영역(90)은 제1 절연막(104) 아래에 위치한 웰 또는 도전 패턴에 전압을 공급하기 위한 영역일 수 있다.
상기 동작 라인 패턴(120) 및 상기 더미 라인 패턴(115)은 서로 평행하다. 도면에서, 상기 제1 방향은 x축 방향으로 정의하고, 상기 제1 방향에 수직한 제2 방향은 y축 방향으로 정의한다. 상기 더미 라인 패턴들(115) 및 동작 라인 패턴들(120)은 상기 제2 방향으로 등간격으로 배열되는 것이 바람직하다.
상기 각 더미 라인 패턴들(115)은 적어도 하나의 분리 영역(112)에 의하여 상기 제1 방향으로 서로 이격된 복수의 서브 라인 패턴(110)을 포함한다. 즉, 상기 각 더미 라인 패턴들(115)은 상기 분리 영역(112) 및 상기 서브 라인 패턴(110)을 포함한다. 상기 분리 영역(112)은 상기 각 더미 라인 패턴들(115)내의 서로 인접한 한쌍의 서브 라인 패턴(110) 사이의 공간(space)으로 정의된다. 상기 분리 영역(112)은 상기 서브 라인 패턴(110)의 끝단에 의해 닫힌 제1 측과 상기 제1 측에 수직하고 개방된 제2 측을 포함한다.
상기 복수의 더미 라인 패턴(115)의 분리 영역들(112) 중에서 적어도 하나는 인접한 더미 라인 패턴(115)의 서브 라인 패턴(110)과 상기 제2 방향으로 중첩된다. 다시 말해서, 상기 제2 방향으로 신장되고 상기 분리 영역들(112) 중에서 적어도 하나를 지나는 가상직선(135a)은 적어도 하나의 상기 서브 라인 패턴(110)을 지난다. 이에 따라, 상기 분리 영역들(112) 중에서 적어도 하나와 다른 더미 라인 패턴(115)의 분리 영역(112) 사이에는 상기 중첩된 서브 라인 패턴(110)이 배치된다. 상기 중첩된 서브 라인 패턴(110)으로 인하여, 상기 분리 영역들(112)을 정의하는 노광 빛들간의 간섭 현상을 감소시킬 수 있다. 그 결과, 상기 분리 영역들(112)에 인접한 상기 서브 라인 패턴들(110)의 일부분들의 변형을 억제하여 반도체 소자의 불량을 방지할 수 있다.
상기 중첩된 서브 라인 패턴(110)으로 인하여 노광 빛들의 간섭 현상이 감소되는 것을 좀더 구체적으로 설명한다. 상기 제1 절연막(104) 상에 도전막을 형성하고, 상기 도전막 상에 감광막을 도포한다. 상기 감광막에 노광 공정 및 현상 공정을 포함하는 반도체 공정을 수행하여 감광막 패턴들을 형성한다. 상기 감광막 패턴들은 상기 더미 라인 패턴들(115)을 정의하는 제1 감광막 패턴들 및 상기 동작 라인 패턴(120)을 정의하는 제2 감광막 패턴들을 포함한다. 상기 각 제1 감광막 패턴은 상기 제1 방향을 따라 서로 이격된 복수의 서브 감광막 패턴들을 포함한다. 상기 각 제1 감광막 패턴에 포함된 서브 감광막 패턴들 사이의 공간은 상기 분리 영역(112)을 정의하는 영역에 해당한다. 이때, 상기 분리 영역들(112)을 정의하는 영역들 중에서 적어도 하나는 인접한 제1 감광막 패턴의 서브 감광막 패턴과 상기 제2 방향으로 중첩된다. 이로 인하여, 상기 중첩된 서브 감광막 패턴은 그것의 양측에 위치한 상기 분리 영역들(112)을 정의하는 영역들에 제공되는 노광 빛들간의 간섭 현상을 감소시킨다. 그 결과, 간섭 현상에 의하여 상기 서브 감광막 패턴들의 변형을 억제할 수 있다. 상기 제1 및 제2 감광막 패턴들을 식각 마스크로 사용하여 상기 도전막을 식각하여 상기 더미 라인 패턴들(115) 및 동작 라인 패턴들(120)을 형성한다. 상술한 바와 같이, 상기 제1 감광막 패턴은 상기 더미 라인 패턴(115)의 형태에 대응되고, 상기 제2 감광막 패턴은 상기 동작 라인 패턴(120)의 형태에 대응된다. 또한, 상기 서브 감광막 패턴은 상기 서브 라인 패턴(110)의 형태에 대응된다.
상기 더미 라인 패턴(115) 및 동작 라인 패턴(120)은 동시에 형성되는 것이 바람직하다. 상기 더미 라인 패턴(115) 및 동작 라인 패턴(120)은 금속(ex, 텅스텐, 알루미늄 또는 구리등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드등) 중에서 선택된 적어도 하나를 포함할 수 있다.
도 2에 도시된 바와 같이, 상기 제2 방향으로 신장되는 가상직선(135a)은 하나의 상기 분리 영역(112)와 하나 또는 복수의 서브 라인 패턴(110)을 지날 수 있다. 상기 가상직선(135a)이 하나의 분리 영역(112)을 지남으로써, 모든 상기 분리 영역들(112)은 인접한 더미 라인 패턴(115)의 서브 라인 패턴(110)과 상기 제2 방향으로 중첩될 수 있다. 이로써, 상기 모든 분리 영역들(112) 사이에는 각각 상기 서브 라인 패턴(110)이 배치될 수 있다. 이 경우에, 분리 영역들(112)을 정의하는 영역들에 제공되는 노광 빛들의 간섭 현상을 최소화할 수 있다.
한편, 상술한 바와 같이, 상기 더미 라인 패턴들(115) 및 동작 라인 패턴들(120)은 등간격으로 배열되는 것이 바람직하다. 상기 더미 라인패턴들(115) 및 동작 라인 패턴들(120)이 균일하게 배열됨으로써, 노광 공정에 의한 상기 동작 라인 패턴(120)의 패턴 불량을 최소화할 수 있다. 이에 더하여, 상기 더미 라인 패턴들(115)의 상기 제2 방향의 폭들 및 상기 동작 라인 패턴(120)의 상기 제2 방향의 폭들도 서로 동일한 것이 바람직하다.
만약, 패턴의 균일성이 저하되는 경우(예컨대, 패턴들의 조밀 지역 및 저밀 지역이 인접하거나, 서로 다른 선폭들의 패턴들이 존재하는 경우)에 노광 공정의 로딩 효과등에 의하여 패턴들의 불량이 초래될 수 있다. 하지만, 상술한 바와 같이, 본 발명에 따르면, 상기 더미 라인 패턴들(115)과 동작 라인 패턴들(120)이 등간격으로 배열됨으로써, 패턴들의 균일성을 충분히 확보할 수 있다.
하부 콘택 플러그(106)가 상기 제1 절연막(104)을 관통한다. 상기 하부 콘택 플러그(106)는 상기 서브 라인 패턴들(110) 중에서 하나와 접속된다. 다시 말해서, 상기 서브 라인 패턴들(110) 중에서 하나는 상기 하부 콘택 플러그(106) 상을 지난다. 상기 하부 콘택 플러그(106)은 상기 제2 방향으로 제1 폭(W1)을 갖고, 상기 하부 콘택 플러그(106)에 접속된 서브 라인 패턴(110)은 상기 제2 방향으로 제2 폭(W2)을 갖는다. 이때, 상기 하부 콘택 플러그(106)의 상기 제1 폭(W1)은 상기 접속된 서브 라인 패턴(110)의 상기 제2 폭(W2) 보다 클 수 있다. 이로써, 상기 하부 콘택 플러그(106) 및 상기 접속된 서브 라인 패턴(110)간의 정렬 마진을 확보할 수 있다.
상기 하부 콘택 플러그(106)는 상기 기판(100)과 접속될 수 있다. 이 경우에, 상기 하부 콘택 플러그(106)과 접속된 상기 기판(100)에는 도펀트로 도핑된 웰(well)이 배치될 수 있다. 이로써, 상기 하부 콘택 플러그(106)를 통하여 웰 바이어스가 공급될 수 있다. 상기 웰은 상기 단일 유닛을 구성하기 위한 모스 트랜지스터의 채널 영역을 포함하는 바디 영역(body region) 또는 상기 바디 영역을 둘러 싸는 가드 웰(guard well)일 수도 있다. 상기 바디 영역은 상기 모스 트랜지스터의 소스/드레인과 다른 타입의 도펀트로 도핑된다. 상기 가드 웰은 상기 바디 영역과 다른 타입으로 도핑될 수 있다. 이와는 달리, 상기 하부 콘택 플러그(106)와 상기 기판(100) 사이에 다른 도전 패턴이 개재될 수도 있다. 상기 하부 콘택 플러그(106)는 도전 물질로 형성된다. 예컨대, 상기 하부 콘택 플러그(106)는 도핑된 반도체, 금속(ex, 텅스텐, 알루미늄 또는 구리등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에서 선택된 적어도 하나를 포함할 수 있다.
제2 절연막(122)이 상기 제1 절연막(104) 및 상기 더미 및 동작 라인 패턴들(115,120)을 덮는다. 상기 제2 절연막은 단일층 또는 다층일 수 있다. 상부 콘택 플러그(125)가 상기 제2 절연막(122)을 관통하여 상기 하부 콘택 플러그(106)와 접속된 서브 라인 패턴(110)과 접속한다. 상기 상부 콘택 플러그(125)는 상기 제2 방향으로 제3 폭(W3)을 갖는다. 이때, 상기 상부 콘택 플러그(125)의 제3 폭(W3)은 상기 하부 콘택 플러그(106)의 상기 제1 폭(W1)에 비하여 작은 것이 바람직하다. 이에 따라, 상기 상부 콘택 플러그(125)는 상기 하부 콘택 플러그(106)에 정렬될 수 있다. 즉, 상기 상부 콘택 플러그(125)는 상기 하부 콘택 플러그(106) 상에 적층되고, 상기 상부 콘택 플러그(125)는 상기 하부 콘택 플러그(106)에 정렬된다. 상기 상부 콘택 플러그(125)의 상기 제3 폭(W3)은 상기 접속된 서브 라인 패턴(110)의 제2 폭(W2)에 비하여 큰 것이 바람직하다. 이에 따라, 상기 상부 콘택 플러그(125)는 상기 접속된 서브 라인 패턴(110)과 더불어 상기 하부 콘택 플러 그(106)에 직접 접촉될 수 있다. 이 경우에, 상기 접속된 서브 라인 패턴(110)은 상기 하부 콘택 플러그(106) 및 상부 콘택 플러그(125)간 버퍼(buffer) 기능을 수행할 수 있다.
상기 제2 방향으로 상기 접속된 서브 라인 패턴(110)에 인접한 서브 라인 패턴(110)은 상기 접속된 서브 라인 패턴(110)과 동일한 바이어스가 공급될 수 있는 상태인 것이 바람직하다. 예컨대, 상기 인접한 서브 라인 패턴(110)은 플로팅(floating) 상태일 수 있다. 이에 따라, 상기 하부 및/또는 상부 콘택 플러그들(106,125)가 상기 제2 방향으로 오정렬될지라도, 반도체 소자의 불량이 발생되지 않는다.
상기 접속된 서브 라인 패턴(110)은 상기 제1 방향으로 다른 서브 라인 패턴들(110)과 이격되어 있다. 이로써, 상기 하부 및 상부 콘택 플러그들(106,125)을 통하여 공급되는 바이어스는 다른 서브 라인 패턴들(110)에 공급되지 않는다. 따라서, 반도체 소자는 정상적인 동작을 수행할 수 있다.
상기 제2 절연막(122) 상에 상기 상부 콘택 플러그(125)와 접속하는 배선(127)을 형성한다. 상기 배선(127)을 통하여 상기 하부 및 상부 콘택 플러그들(106,125)을 통하여 바이어스를 공급할 수 있다. 상기 배선(127)은 도 2에 도시된 바와 같이, 상기 제2 방향을 따라 신장될 수 있다. 이와는 다르게, 반도체 소자가 요구하는 것에 따라, 상기 배선(127)은 상기 제2 방향 이외의 다른 방향으로 신장될 수도 있다.
상기 상부 콘택 플러그(125) 및 배선(127)은 도전 물질로 형성된다. 예컨대, 상기 상부 콘택 플러그(125) 및 배선(127)은 금속(ex, 텅스텐, 알루미늄 또는 구리등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 상부 콘택 플러그(125) 및 상기 배선(127)은 서로 동일한 도전물질을 포함하거나, 서로 다른 도전물질을 포함할 수 있다.
도 2에 개시된 반도체 소자는 모든 상기 분리 영역들(112)의 각각은 인접한 더미 라인 패턴(115)의 서브 라인 패턴(110)과 상기 제2 방향으로 중첩된다. 이와는 다르게, 상기 분리 영역들(112) 중에서 일부들만이 인접한 더미 라인 패턴(115)의 서브 라인 패턴(110)과 중첩될 수 있다. 이를 도면들을 참조하여 설명한다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 설명하기 위한 평면도이다.
도 4를 참조하면, 복수의 더미 라인 패턴(115)이 제1 방향(x축 방향)을 따라 나란히 연장된다. 각 상기 더미 라인 패턴들(115)은 상술한 바와 같이 적어도 하나의 분리 영역(112)에 의하여 상기 제1 방향으로 서로 이격된 복수의 서브 라인 패턴(110)을 포함한다.
상기 제1 방향에 수직한 제2 방향(y축 방향)으로 신장된 가상직선(135b)은 복수의 상기 분리 영역(112)과 적어도 하나의 서브 라인 패턴(110)을 지난다. 이때, 상기 가상직선(135b)이 지나는 복수의 분리 영역(112)은 서로 인접할 수 있다. 이 경우에도 상기 복수의 더미 라인 패턴(115)의 분리 영역들(112) 중에서 적어도 하나는 그것에 인접한 더미 라인 패턴(115)의 서브 라인 패턴(110)과 상기 제2 방 향으로 중첩된다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형예를 설명하기 위한 평면도이다.
도 5를 참조하면, 제2 방향(y축 방향)으로 신장된 가상직선(135c)이 지나는 서브 라인 패턴(110)은 상기 가상직선(135c)이 지나는 분리 영역(112) 사이에 배치될 수 있다. 이 경우에도, 모든 분리 영역들(112)은 그것에 인접한 더미 라인 패턴(115)의 서브 라인 패턴(110)과 상기 제2 방향으로 중첩될 수 있다. 따라서, 노광 빛의 간섭현상을 최소화시킬 수 있다.
상술한 반도체 소자에서, 하부 및 상부 콘택 플러그들(106,125)은 서로 직접 접촉될 수 있다. 이와는 다르게, 상기 하부 및 상부 콘택 플러그들(106,125)은 상기 서브 라인 패턴(110)의 연장된 부분에 의해 이루어진 랜딩 패드(landing pad)와 접속될 수도 있다. 이를 도면들을 참조하여 설명한다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위한 평면도이고, 도 7은 도 6의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 6 및 도 7을 참조하면, 콘택 플러그들(106a,125a)에 접속된 서브 라인 패턴(110)의 일부분은 제2 방향(y축 방향)으로 연장되어 상기 제2 방향으로 인접한 서브 라인 패턴(110)과 접촉되어 랜딩 패드(111)가 형성될 수 있다. 즉, 상기 랜딩 패드(111)는 상기 접속된 서브 라인 패턴(110)의 일부분 및 연장된 부분과, 상기 접속된 서브 라인 패턴(110)에 상기 제2 방향으로 인접한 서브 라인 패턴(110)의 일부분을 포함할 수 있다. 상기 접속된 서브 라인 패턴(110) 및 상기 인접한 서브 라인 패턴(110)의 일부분들은 상기 랜딩 패드(111)의 양측면으로부터 상기 제2 방향으로 돌출되는 것이 바람직하다. 즉, 상기 접속된 서브 라인 패턴(110)의 중앙부가 상기 제2 방향으로 연장되어 인접한 서브 라인 패턴(110)과 접촉되어 상기 랜딩 패드(111)가 구현되는 것이 바람직하다. 상부 콘택 플러그(125a)는 상기 랜딩 패드(111)의 상부면과 접촉한다.
하부 콘택 플러그(106a)는 상기 랜딩 패드(111)의 하부면에 접속될 수 있다. 이 경우에, 도시된 바와 같이, 하나의 하부 콘택 플러그(106a)가 상기 랜딩 패드(111)의 하부면과 접속될 수 있다. 이와는 달리, 복수의 하부 콘택 플러그(106a)가 제1 절연막(104) 내에 옆으로 이격되어 배치되고, 상기 복수의 하부 콘택 플러그(106a)가 상기 랜딩 패드(111)의 하부면과 접촉될 수도 있다.
이와는 다르게, 상기 하부 콘택 플러그(106a)는 상기 랜딩 패드(111)으로부터 상기 제2 방향으로 돌출된 상기 접속된 서브 라인 패턴(110)의 일부분과 접속될수 있다. 즉, 평면적 관점에서, 상기 하부 콘택 플러그(106a)와 상기 상부 콘택 플러그(125a)는 상기 제2 방향으로 서로 이격되고, 상기 하부 및 상부 콘택 플러그들(106a,125a)은 상기 랜딩 패드(111) 및 상기 랜딩 패드(111)로 부터 돌출된 서브 라인 패턴(110)을 버퍼로 사용하여 서로 전기적으로 접속될 수 있다.
상술한 반도체 소자들에 따르면, 복수의 더미 라인 패턴(115)의 분리 영역들(112) 중에서 적어도 하나는 인접한 더미 라인 패턴(115)의 서브 라인 패턴(110)과 중첩된다. 상기 중첩된 서브 라인 패턴(110)에 의하여 상기 분리 영역들(112)을 정의하기 위한 노광 빛들간 간섭 현상이 감소 된다. 그 결과, 상기 서브 라인 패턴 들(110)의 변형을 억제할 수 있다. 또한, 상기 더미 라인 패턴들(115)로 인하여 패턴들의 균일성이 확보되어 상기 동작 라인 패턴(120)의 노광 공정에 의한 패턴 불량을 최소화할 수 있다.
다시 말해서, 패턴들의 균일성을 충분히 확보하기 위한 상기 더미 라인 패턴들(115)은 상기 분리 영역들(112)에 의하여 서로 이격된 서브 라인 패턴들(110)을 포함하고, 상기 분리 영역들(112) 중에서 적어도 하나는 인접한 더미 라인 패턴(115)의 서브 라인 패턴(110)과 상기 제2 방향으로 중첩된다. 이로 인하여, 상기 동작 라인 패턴들(120)의 패턴 불량을 최소화함과 더불어 상기 더미 라인 패턴들(115)의 서브 라인 패턴들(110)의 패턴 불량도 최소화할 수 있다.
상술한 반도체 소자는 상기 제2 영역(95)내 단일 유닛들의 종래에 따라 다양한 형태로 구현될 수 있다. 예컨대, 상기 반도체 소자는 디램 소자, 에스램 소자, 상변화 기억 소자, 자기 기억 소자, 논리 소자 또는 기억셀들과 논리회로를 함께 포함하는 하이브리드 소자등일 수 있다.
(제2 실시예)
본 실시예에서는, 본 발명의 사상이 적용된 반도체 소자들 중에서, 전하저장층을 갖는 비휘발성 기억 소자를 개시한다.
도 8은 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 9는 도 8의 Ⅲ-Ⅲ'을 따라 취해진 단면도이며, 도 10은 도 8의 Ⅳ-Ⅳ'을 따라 취해진 단면도이며, 도 11은 도 8의 Ⅴ-Ⅴ'을 따라 취해진 단면도이다.
도 8, 도 9, 도 10 및 도 11을 참조하면, 제1 영역(150) 및 제2 영역(155)을 포함하는 기판(200)에 활성부들을 정의하는 소자분리막(202)이 형성된다. 상기 활성부들은 제1 도전형의 도펀트들로 도핑된다. 예컨대, 상기 제1 도전형의 도펀트들로 도핑된 웰(well)이 상기 활성부들에 형성될 수 있다. 상기 제2 영역(155)은 셀 어레이 영역에 해당하고, 상기 제1 영역(150)은 웰 및/또는 도전 패턴(예컨대, 공통 소스 라인등)에 전압을 공급하기 위한 영역에 해당할 수 있다. 상기 활성부는 상기 소자분리막(202)에 의하여 둘러싸인 기판(200)의 일부분이다. 상기 활성부들은 제1 방향을 따라 나란히 연장된다. 상기 제1 방향은 도면에서 x축 방향에 해당되고, 상기 제1 방향에 수직한 제2 방향은 y축 방향에 해당된다. 상기 활성부들은 상기 제2 방향으로 등간격으로 배열될 수 있다. 상기 활성부들은 상기 제2 영역(155)내에 배치된다. 이에 더하여, 상기 활성부들은 상기 제1 및 제2 영역들(150,155) 내에 등간격으로 배열될 수도 있다. 상기 제1 영역(150)내에 배치된 활성부들을 제1 활성부들이라 정의하고, 상기 제2 영역(155)내에 배치된 활성부들을 제2 활성부들이라 정의한다.
접지 선택 라인(GSL), 복수의 워드 라인(WL) 및 스트링 선택 라인(SSL)이 상기 제2 방향으로 상기 제1 및 제2 활성부들을 나란히 가로지른다. 상기 워드 라인(WL) 양측의 상기 제2 활성부내에 셀 소스/드레인 영역(206c)이 형성되고, 상기 접지 선택 라인(GSL) 일측의 상기 제2 활성부내에 소스 영역(206s)이 형성되며, 상기 스트링 선택 라인(SSL) 일측의 상기 제2 활성부내에 드레인 영역(206d)이 형성된다. 상기 접지 선택 라인(GSL), 워드 라인들(WL) 및 스트링 선택 라인(SSL)은 상기 소스 영역(206s) 및 드레인 영역(206d) 사이의 상기 제1 및 제2 활성부들을 가 로지른다. 상기 셀 소스/드레인 영역(206c), 소스 영역(206s) 및 드레인 영역(206d)은 제2 도전형의 도펀트로 도핑된다. 상기 제2 활성부들에 각각 형성된 소스 영역들(206s)은 상기 제2 방향을 따라 제1 열을 이룬다. 이와 마찬가지로, 상기 제2 활성부들에 각각 형성된 드레인 영역들(206d)은 상기 제2 방향을 따라 제2 열을 이룬다.
상기 접지 선택 라인(GSL) 일측의 상기 제1 활성부에 제1 도핑된 영역(207)이 배치되고, 상기 스트링 선택 라인(SSL) 일측의 상기 제1 활성부내에 제2 도핑된 영역(208)이 배치된다. 상기 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)은 상기 제1 도핑된 영역(207) 및 제2 도핑된 영역(208) 사이에 배치된다. 상기 제1 도핑된 영역(207)은 상기 제1 열을 따라 배열될 수 있다. 상기 제2 도핑된 영역(208)은 상기 제2 열을 따라 배열될 수 있다. 즉, 상기 제1 도핑된 영역(207) 및 소스 영역들(206s)은 상기 제1 열을 이루고, 상기 제2 도핑된 영역(208) 및 드레인 영역들(206d)은 상기 제2 열을 이룬다. 상기 제1 도핑된 영역(207)은 상기 소스 영역(206s)과 동일한 타입의 도펀트로 도핑될 수 있다. 이와는 다르게, 상기 제1 도핑된 영역(207)은 상기 제1 및 제2 활성부들과 동일한 타입의 도펀트로 도핑될 수도 있다. 이 경우에, 상기 제1 도핑된 영역(207)의 도펀트 농도는 상기 제1 및 제2 활성부들의 도펀트 농도보다 높을 수 있다. 상기 제2 도핑된 영역(207)은 상기 드레인 영역(206d)과 동일한 타입의 도펀트로 도핑될 수 있다. 이와는 달리, 상기 제2 도핑된 영역(207)은 상기 제1 및 제2 활성부들과 동일한 타입의 도펀트로 도핑될 수도 있다. 상기 제2 도핑된 영역(207) 및 제1 및 제2 활성부들이 동일한 타입의 도펀트로 도핑되는 경우에, 상기 제2 도핑된 영역(207)의 도펀트 농도는 상기 제1 및 제2 활성부들의 도펀트 농도 보다 높은 것이 바람직하다.
상기 워드 라인(WL)은 상기 제1 활성부 상에 차례로 적층된 터널 절연막, 전하저장층, 블로킹 절연막 및 제어 게이트를 포함한다. 상기 전하저장층은 반도체(ex, 실리콘 또는 실리콘-게르마늄등)으로 형성될 수 있다. 이와는 달리, 상기 전하저장층은 상기 전하를 포획하는 깊은 준위의 트랩들을 포함하는 절연물질(ex, 질화실리콘 또는 나노크리스탈들을 포함하는 절연층등)로 형성될 수 있다. 상기 블로킹 절연막은 ONO(Oixde-Nitride-Oxide)로 형성될 수 있다. 이와는 달리, 상기 블로킹 절연막은 상기 터널 절연막에 비하여 높은 유전상수를 갖는 고유전물질(ex, 산화하프늄 또는 산화알루미늄등과 같은 절연성 금속산화물등)을 포함할 수 있다. 상기 제어 게이트는 도전물질로 형성된다. 예컨대, 상기 제어 게이트는 도핑된 반도체, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 접지 선택 라인(GSL)는 차례로 적층된 게이트 절연막 및 게이트 전극을 포함할 수 있다. 이와 마찬가지로, 상기 스트링 선택 라인(SSL)도 차례로 적층된 게이트 절연막 및 게이트 전극을 포함할 수 있다.
제1 절연막(210)이 상기 라인들(GSL WL,SSL)을 포함한 기판(200) 전면 상에 배치된다. 상기 제1 절연막(210) 내에 공통 소스 라인(214)이 배치된다. 상기 공통 소스 라인(214)은 상기 접지 선택 라인(GSL) 일측에 배치되며, 상기 제2 방향을 따 라 연장된다. 상기 공통 소스 라인(214)은 상기 제1 열내 소스 영역들(206s)과 접속한다. 상기 공통 소스 라인(214)은 상기 제1 열내 제1 도핑된 영역들(207)과도 접속될 수 있다. 상기 공통 소스 라인(214)은 상기 제1 절연막(210)에 형성되고 상기 접지 선택 라인(GSL)에 평행한 소스 그루브(212)를 채울 수 있다. 상기 공통 소스 라인(214)의 상부면은 상기 제1 절연막(210)의 상부면과 공면을 이룰 수 있다.
상기 소스 영역들(206s)과 상기 제1 및 제2 활성부들(즉, 상기 제1 도전형의 웰)에 동일한 바이어스가 공급된다면, 상기 제1 도핑된 영역(207) 및 소스 영역(206s)은 서로 동일한 타입의 도펀트로 도핑될 수 있다. 이와는 달리, 상기 소스 영역들(206s)과 상기 제1 도전형의 웰에 서로 다른 바이어스가 공급되는 경우에, 상기 제1 도핑된 영역(207)은 상기 소스 영역(206s)과 다른 타입의 도펀트들로 도핑될 수도 있다.
제2 절연막(216)이 상기 공통 소스 라인(214) 및 제1 절연막(210) 상에 배치된다. 상기 제2 절연막(216) 상에 복수의 더미 라인 패턴(228) 및 복수의 비트 라인(230)이 상기 제1 방향으로 나란히 연장된다. 상기 복수의 더미 라인 패턴(228)은 상기 제1 영역(150)의 상기 제2 절연막(216) 상에 배치되고, 상기 복수의 비트 라인(230)은 상기 제2 영역(155)의 상기 제2 절연막(216) 상에 배치된다. 상기 복수의 더미 라인 패턴(228)은 상기 제1 활성부들 상부에 각각 배치될 수 있다. 이와 유사하게, 상기 복수의 비트 라인(230)은 상기 제2 활성부들 상부에 각각 배치될 수 있다. 상기 더미 라인 패턴들(228) 및 비트 라인들(230)은 상기 제2 방향으로 실질적으로 등간격으로 배열될 수 있다. 상기 더미 라인 패턴들(228) 및 비트 라인 들(230)은 상기 제2 방향의 폭들이 실질적으로 동일할 수 있다.
상기 각 더미 라인 패턴(228)은 분리 영역들(224)에 의하여 상기 제1 방향으로 서로 이격된 복수의 서브 라인 패턴들(222a,222b,222c)을 포함한다. 구체적으로, 상기 각 더미 라인 패턴(228)은 제1, 제2 및 제3 서브 라인 패턴들(222a,222b,222c)을 포함할 수 있다. 상기 제1 서브 라인 패턴(222a)은 상기 공통 소스 라인(214)의 상부를 가로지르고, 상기 제2 서브 라인 패턴(222b)은 상기 제2 도핑된 영역(208)의 상부를 지나고, 상기 제3 서브 라인 패턴(222c)은 상기 제1 및 제2 서브 라인 패턴들(222a,222b) 사이에 배치된다. 상기 소스 영역(206s) 및 드레인 영역(206d)은 상기 제2 방향을 따라 미러 대칭으로 반복될 수 있다. 따라서, 상기 제1 서브 라인 패턴(222a)의 양측에는 상기 제3 서브 라인 패턴(222c)이 배치되고, 상기 제2 서브 라인 패턴(222b)의 양측에도 상기 제3 서브 라인 패턴(222c)이 배치될 수 있다.
상기 복수의 더미 라인 패턴(228)의 분리 영역들(224) 중에서 적어도 하나는 인접한 더미 라인 패턴(228)의 서브 라인 패턴(222a,222b 또는 222c)과 상기 제2 방향으로 중첩된다. 즉, 상기 제2 방향으로 신장되고 상기 분리 영역들(224) 중에서 적어도 하나를 지나는 가상직선은 적어도 하나의 서브 라인 패턴(222a,222b 또는 222c)을 지난다. 이로써, 상술한 제1 실시예와 같이, 상기 분리 영역들(224)을 정의하기 위한 영역들에 제공되는 노광 빛들간의 간섭 현상을 감소시킬 수 있다. 따라서, 상기 서브 라인 패턴들(222a,222b,222c)의 패턴 변형에 의한 비휘발성 기억 소자의 특성 열화를 최소화할 수 있다. 상기 분리 영역들(224)은 상술한 도 4에 개시된 분리 영역들(112)과 같이 배열되거나, 상술한 도 5에 개시된 분리 영역들(112)과 같이 배열될 수도 있다.
하부 소스 플러그(220)가 상기 제2 절연막(216)을 관통하여 상기 제1 영역(150)의 공통 소스 라인(214)과 접촉한다. 상기 하부 소스 플러그(220)는 바로 위의 상기 제1 서브 라인 패턴(222a)과 접속된다. 상기 제1 서브 라인 패턴(222a)의 일부분은 상기 제2 방향으로 연장되어 이웃한 제1 서브 라인 패턴들(222a)과 접촉되어 랜딩 패드(226)를 이룰 수 있다. 상기 하부 소스 플러그(220)는 상기 랜딩 패드(226)의 하부면과 접촉된다. 상기 제1 서브 라인 패턴들(222a)의 일부분들은 상기 랜딩 패드(226)의 양측면으로부터 상기 제2 방향으로 돌출된다. 도시된 바와 같이, 상기 랜딩 패드(226)는 상기 공통 소스 라인(214) 상부에 배치될 수 있다.
제3 절연막(232)이 상기 더미 라인 패턴들(228), 비트 라인들(230) 및 제2 절연막(216) 상에 배치된다. 상부 소스 플러그(234)가 상기 제3 절연막(232)을 관통하여 상기 랜딩 패드(226)에 접속된다. 배선(236)이 상기 제3 절연막(232) 상에 배치되어 상기 상부 소스 플러그(234)와 접속된다. 상기 배선(236)을 통하여 공급된 소정의 전압(ex, 접지 전압등)은 상기 상부 소스 플러그(234), 랜딩 패드(226) 및 하부 소스 플러그(220)를 경유하여 상기 공통 소스 라인(214)에 공급된다. 이때, 상기 랜딩 패드(226)와 상기 랜딩 패드(226)의 옆으로 돌출된 상기 제1 서브 라인 패턴들(222a)은 인접한 상기 제3 서브 라인 패턴들(222c)과 상기 분리 영역들(224)에 의하여 이격된다. 이에 따라, 상기 배선(236)을 통하여 공급된 전압은 상기 공통 소스 라인(214)에 독립적으로 공급될 수 있다.
한편, 상기 랜딩 패드(226)는 생략될 수 있다. 상술한 제1 실시예의 도 2 및 도 3을 참조하여 설명한 것과 마찬가지로, 상기 제1 서브 라인 패턴들(222a)이 상기 제2 방향으로 서로 이격된 상태에서, 상기 하부 소스 플러그(220)가 바로 위 제1 서브 라인 패턴(222a)과 접속될 수 있다. 이 경우에, 상기 하부 소스 플러그(220)의 상기 제2 방향의 폭은 상기 제1 서브 라인 패턴(222a)의 상기 제2 방향의 폭에 비하여 큰 것이 바람직하다. 또한, 상기 상부 소스 플러그(234)의 상기 제2 방향의 폭은 상기 하부 소스 플러그(220)의 상기 폭에 비하여 작은 것이 바람직하다. 상기 상부 소스 플러그(234)의 상기 폭은 상기 제1 서브 라인 패턴(222a)의 상기 제2 방향의 폭보다 클 수 있다.
계속해서, 도 8, 도 9 및 도 11을 참조하면, 비트라인 플러그(218)가 상기 제2 및 제1 절연막들(216,210)을 연속적으로 관통하여 상기 드레인 영역(206d) 및 상기 비트 라인(230)과 접속된다. 상기 복수의 비트 라인(230)에 각각 접속된 복수의 상기 비트 라인(230)이 상기 제2 및 제1 절연막들(216,210)을 관통한다. 상기 비트라인 플러그들(218)은 상기 제2 열(드레인 영역들(206d)이 배열된 열)을 따라 배열된다. 하부 콘택 플러그(219)가 상기 제2 및 제2 절연막들(216,310)을 연속적으로 관통하여 상기 제2 서브 라인 패턴(222b) 및 제2 도핑된 영역(208)에 접속될 수 있다. 복수의 상기 하부 콘택 플러그(219)가 복수의 상기 제2 서브 라인 패턴(222b)에 각각 접속될 수 있다. 상기 제2 서브 라인 패턴들(222b)은 인접한 상기 제3 서브 라인 패턴들(222c)과 이격되어 있다. 이로써, 상기 제2 서브 라인 패턴들(222b)은 플로팅 상태일 수 있다. 이로써, 비휘발성 기억 소자가 동작할때, 상기 제2 서브 라인 패턴들(222b) 및 제2 도핑된 영역들(208)은 동작하지 않는다. 이 경우에, 상기 제1 도핑된 영역(208)내 도펀트들은 상기 드레인 영역(206d)내 도펀트들과 동일한 타입이거나, 서로 다른 타입일 수 있다. 상기 제2 서브 라인 패턴들(222b)과 마찬가지로, 상기 제3 서브 라인 패턴들(222c)도 플로팅 상태일 수 있다.
상기 하부 콘택 플러그(219)를 위한 콘택홀 및 비트라인 플러그(218)를 위한 콘택홀은 동시에 형성될 수 있다. 상기 하부 콘택 플러그(219)를 위한 콘택홀 및 상기 하부 소스 플러그(220)를 위한 콘택홀은 동시에 형성될 수 있다. 이와는 다르게, 상기 하부 콘택 플러그(219)를 위한 콘택홀과 상기 하부 소스 플러그(220)를 위한 콘택홀은 순차적으로 형성될 수도 있다. 상기 하부 콘택 플러그(219), 비트라인 플러그(218) 및 하부 소스 플러그(220)는 동일한 도전물질로 형성될 수 있다.
상기 더미 라인 패턴(228) 및 비트 라인(230)은 도 2 및 도 3에 개시된 더미 라인 패턴(115) 및 동작 라인 패턴(120)과 각각 동일한 물질로 형성될 수 있다. 상기 하부 콘택 플러그(219), 비트라인 플럭(218) 및 하부 소스 플러그(220)는 도 2 및 도 3에 개시된 하부 콘택 플러그(106)과 동일한 물질로 형성될 수 있다. 상기 상부 소스 플러그(234) 및 배선(236)은 도 2 및 도 3에 개시된 상부 콘택 플러그(125) 및 배선(127)과 각각 동일한 물질로 형성될 수 있다.
한편, 상술한 비휘발성 기억 소자에 따르면, 제2 서브 라인 패턴들(222b)은 플로팅 상태일 수 있다. 이와는 다르게, 상기 제2 서브 라인 패턴들(222b)을 이용하여 상기 제1 및 제2 활성부들에 형성된 웰에 웰 바이어스를 공급할 수도 있다. 이를 도면을 참조하여 설명한다.
도 12는 본 발명의 다른 실시예에 따른 반도체 소자의 일 변형예를 나타내는 평면도이다.
도 12를 참조하면, 제2 서브 라인 패턴들(222b)의 일부분들은 상기 제2 방향으로 연장되어 서로 접촉될 수 있다. 이에 따라, 랜딩 패드(227)가 구현된다. 상기 제2 서브 라인 패턴들(222b)의 일부분들은 상기 랜딩 패드(227)의 양측면들로부터 상기 제2 방향으로 돌출된다. 상기 랜딩 패드(227)는 상기 하부 콘택 플러그들(219)으로부터 상기 제2 방향으로 이격될 수 있다. 즉, 상기 랜딩 패드(227)는 상기 하부 콘택 플러그들(219) 및 비트라인 플러그들(218)이 이루는 상기 제2 열의 일측에 위치할 수 있다.
상부 콘택 플러그(235)가 도 11에 개시된 제3 절연막(232)을 관통하여 상기 랜딩 패드(227)에 접속되고, 상기 제3 절연막(232) 상에 배선(237)이 배치된다. 상기 배선(237)은 상기 상부 콘택 플러그(235)와 접속된다. 상기 배선(237)을 통하여 웰 바이어스가 공급될 수 있다. 이때, 상기 하부 콘택 플러그(219)가 접속된 제2 도핑된 영역(도 11의 208)은 상기 제1 및 제2 활성부들에 형성된 웰과 동일한 타입의 도펀트로 도핑되는 것이 바람직하다. 이로써, 상기 배선(237)을 통하여 공급된 웰 전압은 상기 상부 콘택 플러그(235), 랜딩 패드(227), 제2 서브 라인 패턴들(222b), 하부 콘택 플러그(219) 및 제2 도핑된 영역(도 11의 208)을 경유하여 상기 웰에 공급될 수 있다. 이 경우에, 상기 제2 도핑된 영역(도 11의 208)은 상기 웰의 도펀트 농도 보다 높은 도펀트 농도를 가질 수 있다.
한편, 상기 배선(237)은 다른 방식에 의하여 상기 웰과 접속될 수도 있다. 예컨대, 도 3을 참조하여 설명한 반도체 소자의 일부 또는 전부가 도 12의 반도체 소자에 적용될 수 있다. 구체적으로, 하나의 상기 하부 콘택 플러그(219)가 상기 랜딩 패드(227)를 포함하는 상기 제2 서브 라인 패턴들(222b) 중에서 하나와 접속될 수도 있다. 이 경우에, 상기 하부 콘택 플러그(219)가 접속되는 제1 활성부(스트링 선택 라인(도 9의 SSL) 일측의 제1 활성부)는 상기 제2 방향으로 연장될 수 있다. 이로써, 연장된 제1 활성부는 이웃한 제1 활성부와 접속되어 랜딩 영역을 이루고, 상기 하나의 하부 콘택 플러그(219)는 상기 랜딩 영역에 접속될 수 있다. 이 경우에, 하나의 제2 도핑된 영역(도 11의 208)이 상기 랜딩 영역내에 형성될 수 있다.
또한, 상기 랜딩 패드(227)가 생략되어 상기 제2 서브 라인 패턴들(222b)은 서로 이격된 상태일 수도 있다. 이 경우에, 하나의 상기 하부 콘택 플러그(219)가 상기 제2 서브 라인 패턴들(222b) 중에서 하나와 접속되고, 상기 상부 콘택 플러그(235)는 상기 하나의 하부 콘택 플러그(219) 상에 적층될 수 있다. 이 경우에, 상기 제2 방향으로 상기 하부 콘택 플러그(219)의 폭은 상기 제2 서브 라인 패턴(222b)의 폭에 비하여 큰 것이 바람직하며, 또한, 상기 제2 방향으로 상기 상부 콘택 플러그(235)의 폭은 상기 하부 콘택 플러그(219)의 폭에 비하여 작은 것이 바람직하다. 상기 제2 방향으로 상기 상부 콘택 플러그(235)의 폭은 상기 제2 서브 라인 패턴(222b)의 폭 보다 클 수 있다.
상기 상부 콘택 플러그(235)는 상부 소스 플러그(234)와 동시에 형성되고, 서로 동일한 도전물질을 포함할 수 있다. 상기 배선(237)은 배선(236)과 동시에 형성되고 서로 동일한 도전물질을 포함할 수 있다. 도시된 바와 같이, 상기 배선들(236,237)은 상기 제2 방향을 따라 연장될 수 있다. 이와는 다르게, 상기 배선들(236,237)은 상기 제2 방향을 제외한 다른 방향으로 연장될 수도 있다.
한편, 도 11의 제3 절연막(232)을 관통하여 상기 제3 서브 라인 패턴들(222c)과 접속된 픽업 플러그(미도시함)가 배치될 수도 있다. 픽업 배선이 상기 제3 절연막(232) 상에 배치되어 상기 픽업 플러그와 접속될 수 있다. 상기 픽업 배선 및 픽업 플러그를 통하여 상기 제3 서브 라인 패턴들(222c)에 기준 전압이 제공될 수 있다. 상기 제3 서브 라인 패턴들(222c)에 상기 기준 전압을 제공함으로써, 상기 제3 서브 라인 패턴들(222c)이 상기 비트 라인들(230), 제1 및 제2 서브 라인 패턴들(222a,222b)에 공급되는 전압들에 커플링(coupling)되는 현상을 최소화할 수 있다. 상기 제3 서브 라인 패턴들(222c)의 일부분들이 상기 제2 방향으로 연장되어 랜딩 패드가 구현될 수도 있다. 이 경우에, 상기 픽업 플러그는 상기 제3 서브 라인 패턴들(222c)의 랜딩 패드와 접속될 수 있다.
상술한 바와 같이, 본 실시예에서는 본 발명의 사상이 적용된 플래쉬 기억 소자를 개시하였다. 하지만, 본 발명은 여기에 한정되지 않는다. 상술한 바와 같이, 본 발명에 따른 반도체 소자는 상술한 플래쉬 기억 소자 이외에 다양한 종류의 반도체 소자들로 구현될 수도 있다.
본 발명의 일 실시예들에 따르면, 상술한 반도체 소자들은 전자 시스템에 포함될 수 있다. 상기 전자 시스템을 도면을 참조하여 구체적으로 설명한다.
도 13은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블럭도이다.
도 13을 참조하면, 전자 시스템(300)은 제어기(310), 입출력 장치(320) 및 기억 장치(330)를 포함할 수 있다. 상기 제어기(310), 입출력 장치(320) 및 기억 장치(330)는 버스(350, bus)를 통하여 결합되어 있다. 상기 버스(350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상술한 제1 실시예에 개시된 반도체 소자들 중에서 적어도 하나는 상기 제어기(310)에 포함될 수 있다. 상기 입출력 장치(320)는 키패드, 키보드 및 표시 장치(display device)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(330)는 데이터 및/또는 상기 제어기(310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 상기 기억 장치(330)는 상술한 제1 및 제2 실시예들에 개시된 반도체 소자들을 포함할 수 있다. 상기 전자 시스템(300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(340)를 더 포함할 수 있다. 상기 인터페이스(340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(340)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
상기 전자 시스템(300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템등으로 구현될 수 있다. 예컨대, 상기 모바 일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 또는 정보 전송/수신 시스템등일 수 있다. 상기 전자 시스템(300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
다음으로, 본 발명의 실시예에 다른 메모리 카드를 도면을 참조하여 구체적으로 설명한다.
도 14는 본 발명의 실시예에 메모리 카드를 나타내는 블럭도이다.
도 14를 참조하면, 메모리 카드(400)는 비휘발성 기억 소자(410) 및 메모리 제어기(420)를 포함한다. 상기 비휘발성 기억 장치(410)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(410)는 상술한 제1 및 제2 실시예들에 개시된 비휘발성 기억 소자들 중에서 적어도 하나를 포함한다. 예컨대, 상기 비휘발성 기억 장치(410)는 제1 실시예에 개시된 자기 기억 소자, 상변화 기억 소자 및 제2 실시예에 개시된 전하저장층을 포함하는 비휘발성 기억 소자 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 제어기(420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(410)를 제어한다.
도 1은 반도체 소자의 라인 패턴들을 형성하는 전형적인(conventional) 방법을 설명하기 위한 평면도.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도.
도 3은 도 2의 Ⅰ-Ⅰ'을 따라 취해진 단면도.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 설명하기 위한 평면도.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형예를 설명하기 위한 평면도.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위한 평면도.
도 7은 도 6의 Ⅱ-Ⅱ'을 따라 취해진 단면도.
도 8은 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도.
도 9는 도 8의 Ⅲ-Ⅲ'을 따라 취해진 단면도.
도 10은 도 8의 Ⅳ-Ⅳ'을 따라 취해진 단면도.
도 11은 도 8의 Ⅴ-Ⅴ'을 따라 취해진 단면도.
도 12는 본 발명의 다른 실시예에 따른 반도체 소자의 일 변형예를 나타내는 평면도.
도 13은 본 발명의 실시예에 따른 전자 시스템을 나타내는 블럭도.
도 14는 본 발명의 실시예에 메모리 카드를 나타내는 블럭도.

Claims (25)

  1. 기판 상에 제1 방향을 따라 나란히 연장된 복수의 더미 라인 패턴을 포함하되,
    상기 각 더미 라인 패턴들은 적어도 하나의 분리 영역에 의하여 상기 제1 방향을 따라 서로 이격된 복수의 서브 라인 패턴(sub-line pattern)들을 포함하고,
    상기 분리 영역들 중에서 적어도 하나는 인접한 더미 라인 패턴의 서브 라인 패턴과 상기 제1 방향에 수직한 제2 방향으로 중첩되며,
    상기 서브 라인 패턴들 중에서 적어도 하나와 접속된 콘택 플러그를 더 포함하되,
    상기 제2 방향으로 상기 콘택 플러그의 폭은 상기 콘택 플러그와 접속된 상기 서브 라인 패턴의 폭에 비하여 큰 반도체 소자.
  2. 청구항 1에서,
    상기 복수의 더미 라인 패턴의 적어도 일측의 기판 상에 상기 제1 방향을 따라 상기 더미 라인 패턴들과 나란히 배열된 적어도 하나의 동작 라인 패턴을 더 포함하는 반도체 소자.
  3. 청구항 2에서,
    상기 동작 라인 패턴은 기억 셀에 전기적으로 접속된 비트 라인인 반도체 소자.
  4. 청구항 2에서,
    상기 동작 라인 패턴과 상기 더미 라인 패턴은 등간격으로 배열된 반도체 소 자.
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  11. 청구항 1에서,
    상기 콘택 플러그는 상기 접속된 서브 라인 패턴과 상기 기판 사이에 개재된 반도체 소자.
  12. 청구항 11에서,
    상기 접속된 서브 라인 패턴 상에 배치된 상부 콘택 플러그를 더 포함하되, 상기 제2 방향으로 상기 상부 콘택 플러그의 폭은 상기 콘택 플러그의 상기 폭 보다 작은 반도체 소자.
  13. 청구항 1에서,
    상기 콘택 플러그에 접속된 상기 서브 라인 패턴의 일부는 상기 제2 방향으로 연장되어 인접한 더미 라인 패턴의 서브 라인 패턴과 접촉되어 랜딩 패드를 이루고, 상기 콘택 플러그는 상기 랜딩 패드와 접속된 반도체 소자.
  14. 삭제
  15. 삭제
  16. 기판 상에 제1 방향을 따라 나란히 연장된 복수의 더미 라인 패턴들을 포함하되,
    상기 각 더미 라인 패턴들은 적어도 하나의 분리 영역에 의하여 상기 제1 방향을 따라 서로 이격된 복수의 서브라인 패턴들을 포함하고,
    상기 분리 영역들 중에서 적어도 하나는 인접한 더미 라인 패턴의 서브 라인 패턴과 상기 제1 방향에 수직한 제2 방향으로 중첩되며,
    제1 영역 및 제2 영역을 포함하는 상기 기판 상에 상기 제2 방향을 따라 나란히 신장된 접지 선택 라인, 복수의 워드 라인들 및 스트링 선택 라인;
    상기 기판 전면을 덮는 제1 절연막;
    상기 제1 절연막 내에 배치되고, 상기 접지 선택 라인 일측의 상기 기판과 접촉하고 상기 제2 방향으로 신장된 공통 소스 라인;
    상기 기판 전면을 덮는 제2 절연막;
    상기 제2 영역의 상기 제2 절연막 상에 상기 제1 방향을 따라 나란히 신장된 복수의 비트 라인; 및
    상기 제2 및 제1 절연막들을 연속적으로 관통하여 상기 각 비트 라인과 상기 스트링 선택 라인 일측의 기판과 접속된 비트라인 플러그를 더 포함하되, 상기 복수의 더미 라인 패턴은 상기 제1 영역의 상기 제2 절연막 상에 배치된 반도체 소자.
  17. 삭제
  18. 청구항 16에서,
    상기 각 더미 라인 패턴들은 상기 공통 소스 라인 상부를 지나는 제1 서브 라인 패턴과, 상기 접지 선택 라인의 상기 일측의 기판 상부를 지나는 제2 서브 라인 패턴을 포함하는 반도체 소자.
  19. 청구항 18에서,
    상기 제2 절연막을 관통하는 하부 소스 플러그를 더 포함하되, 상기 하부 소스 플러그는 상기 제1 서브 라인 패턴들 중에서 적어도 하나와 상기 공통 소스 라인을 전기적으로 접속시키며,
    상기 하부 소스 플러그는 그것의 바로 위의 제1 서브 라인 패턴과 접속하되, 상기 제2 방향으로 상기 하부 소스 플러그의 폭은 상기 하부 소스 플러그 바로 위의 상기 제1 서브 라인 패턴의 폭 보다 큰 반도체 소자.
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