KR20080024969A - 반도체 메모리 장치 및 그 형성 방법 - Google Patents
반도체 메모리 장치 및 그 형성 방법 Download PDFInfo
- Publication number
- KR20080024969A KR20080024969A KR1020070086647A KR20070086647A KR20080024969A KR 20080024969 A KR20080024969 A KR 20080024969A KR 1020070086647 A KR1020070086647 A KR 1020070086647A KR 20070086647 A KR20070086647 A KR 20070086647A KR 20080024969 A KR20080024969 A KR 20080024969A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- layer
- forming
- transistors
- passivation layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 155
- 238000000034 method Methods 0.000 title claims abstract description 65
- 239000010410 layer Substances 0.000 claims abstract description 263
- 230000002093 peripheral effect Effects 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000011241 protective layer Substances 0.000 claims abstract description 24
- 238000002161 passivation Methods 0.000 claims description 129
- 230000001681 protective effect Effects 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 22
- 230000000149 penetrating effect Effects 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 238000002955 isolation Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000007667 floating Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
반도체 메모리 장치 및 그 형성 방법이 제공된다. 상기 반도체 메모리 장치는 셀 영역을 포함하는 제1 영역과 주변회로 영역을 포함하는 제2 영역을 포함하는 반도체 기판, 상기 반도체 기판 상에 위치하는 제1 트랜지스터들, 상기 제1 트랜지스터들을 덮는 제1 보호막, 상기 제1 보호막 상에 위치하는 제1 절연막, 상기 제1 영역의 상기 제1 절연막 상에 위치하는 반도체 패턴, 상기 반도체 패턴 상에 위치하는 제2 트랜지스터들, 상기 제2 트랜지스터들을 덮고 상기 제1 보호막보다 두꺼운 제2 보호막, 상기 제2 보호막 및 상기 제2 영역의 제1 절연막 상에 위치하는 제2 절연막을 포함한다.
다층, 플래쉬, 콘택 플러그
Description
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도이다.
도 2b는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위해 도 1의 Ⅱ-Ⅱ'라인을 따라 취해진 단면도이다.
도 3a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 형성 방법을 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.
도 3b 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위해 도 1의 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 10a 내지 도 11a는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 형성 방법을 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.
도 10b 내지 도 11b는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위해 도 1의 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 블록도이다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 시스템을 개략적으로 도시한다.
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치 및 그 형성 방법에 관한 것이다.
일반적으로 컴퓨터 및 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 포함하고, 상기 반도체 장치(semiconductor devices)들은 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 포함한다.
상기 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후 반도체 기판 상에 집적되는데. 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 점점 더 고집적화될 필요가 있다. 이러한 고집적화를 위해서는, 반도체 장치의 제조 공정(특히, 포토리소그래피 공정)에 있어서 진보된 공정 기술의 개발이 요구된다. 그러나, 이러한 공정 기술의 개발은 막대한 비용과 긴 개발 기간이 소요되기 때문에 상기 반도체 장치의 집적도의 증가 속도는 제한적이다.
최근에 고집적화를 위해 다층 구조의 트랜지스터들을 갖는 플래쉬 메모리 장치(flash memory device)가 제안되고 있다. 상기 다층 구조의 트랜지스터들을 갖 는 플래쉬 메모리 장치의 형성 공정은 높이가 다른 콘택 플러그들을 형성하는 공정을 포함한다. 상기 높이가 다른 콘택 플러그들을 형성하기 위해서는 높이가 다른 콘택홀들을 형성하여야 한다. 상기 높이가 다른 콘택홀들을 동일한 식각 공정에 의해 동시에 형성하는 경우에는 높이가 낮은 콘택홀들의 하부 막질이 식각 손상을 받을 수 있다. 이러한 식각 손상은 플래쉬 메모리 장치의 신뢰성 및 동작 특성을 저하시킨다. 한편, 상기 콘택홀들을 따로 형성하는 경우에는 공정 수가 증가하여 수율이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 신뢰성 및 동작 특성이 향상된 반도체 메모리 장치 및 그 형성 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 수율이 향상된 반도체 메모리 장치의 형성 방법을 제공하는 것이다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 셀 영역을 포함하는 제1 영역과, 주변회로 영역을 포함하는 제2 영역을 포함하는 반도체 기판; 상기 반도체 기판 상에 위치하는 제1 트랜지스터들; 상기 제1 트랜지스터들을 덮는 제1 보호막; 상기 제1 보호막 상에 위치하는 제1 절연막; 상기 제1 영역의 상기 제1 절연막 상에 위치하는 반도체 패턴; 상기 반도체 패턴 상에 위치하는 제2 트랜지스터들; 상기 제2 트랜지스터들을 덮는 제2 보호막; 상기 제2 보호막 및 상기 제2 영역의 제1 절연막 상에 위치하는 제2 절연막을 포함한다.
일 실시예에서, 상기 제2 영역에는 상기 반도체 패턴이 배치되지 않을 수 있다. 또, 상기 제2 영역에는 상기 제2 보호막이 배치되지 않을 수 있다.
일 실시예에서, 상기 제2 보호막은 상기 제1 보호막보다 두꺼울 수 있다.
일 실시예에서, 상기 제1 트랜지스터들은 상기 제1 영역에 위치하는 셀 트랜지스터들과, 상기 제2 영역에 위치하는 주변회로 트랜지스터들을 포함할 수 있다. 상기 반도체 메모리 장치는 상기 제2 절연막과 상기 제2 보호막을 관통하여 상기 제2 트랜지스터들 각각과 접촉하는 제1 콘택 플러그와, 상기 제2 절연막, 상기 제2 보호막, 상기 제1 절연막 및 상기 제1 보호막을 관통하여 상기 주변회로 트랜지스터들 각각과 접촉하는 제2 콘택 플러그를 더 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 보호막들과 상기 제1 및 제2 절연막들은 서로 식각 선택성을 가질 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 셀 영역을 포함하는 제1 영역과, 주변회로 영역을 포함하는 제2 영역을 포함하는 반도체 기판; 상기 제1 영역의 상기 반도체 기판 상에 위치하는 제1 스트링 선택 라인과 제1 접지 선택 라인, 및 상기 제1 스트링 선택 라인과 상기 제1 접지 선택 라인 사이에 위치하는 제1 워드 라인들; 상기 제2 영역의 상기 반도체 기판 상에 위치하는 주변회로 트랜지스터들; 상기 제1 스트링 선택 라인, 상기 제1 접지 선택 라인, 상기 제1 워드 라인들, 및 상기 주변 트랜지스터들을 덮는 제1 보호막; 상기 제1 보호막 상에 위치하는 제1 절연막; 상기 제1 영역의 상기 제1 절연막 상에 위치하는 반도체 패턴; 상기 반도체 패턴 상에 위치하는 제2 워드라인들; 상기 제2 워드라인들을 덮는 제2 보호막; 상기 제2 보호막 및 상기 제2 영역의 제1 절연막 상에 위치하는 제2 절연막; 상기 제2 절연막과 상기 제2 보호막을 관통하여 상기 제2 워드라인들 각각과 접촉하는 제1 콘택 플러그; 및 상기 제2 절연막, 상기 제2 보호막, 상기 제1 절연막, 및 상기 제1 보호막을 관통하여 상기 주변회로 트랜지스터들 각각과 접촉하는 제2 콘택 플러그를 포함한다.
일 실시예에서, 상기 제2 영역에는 상기 반도체 패턴이 배치되지 않을 수 있다. 또, 상기 제2 영역에는 상기 제2 보호막이 배치되지 않을 수 있다.
일 실시예에서, 상기 제2 보호막은 상기 제1 보호막보다 두꺼울 수 있다.
일 실시예에서, 상기 반도체 메모리 장치는 상기 제2 절연막, 상기 제2 보호막, 상기 반도체 패턴, 상기 제1 절연막, 및 상기 제1 보호막을 관통하여 상기 제1 스트링 선택 라인 일측의 상기 반도체 기판과 접촉하는 제3 콘택 플러그와, 상기 제2 절연막, 상기 제2 보호막, 상기 반도체 패턴, 상기 제1 절연막 및 상기 제1 보호막을 관통하여 상기 제1 워드라인들 각각과 접촉하는 제4 콘택 플러그를 더 포함할 수 있다. 상기 제3 콘택 플러그와 상기 제4 콘택 플러그는 서로 동일한 물질을 포함할 수 있다. 또, 상기 제1 콘택 플러그와 상기 제2 콘택 플러그는 서로 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 보호막들과 상기 제1 및 제2 절연막들은 서로 식각 선택성을 가질 수 있다.
일 실시예에서, 상기 반도체 메모리 장치는 상기 반도체 패턴 상에 상기 제1 스트링 선택 라인과 상기 제1 접지 선택 라인에 대응하도록 배치된 제2 스트링 선택 라인과 제2 접지 선택 라인을 더 포함할 수 있다. 또, 상기 반도체 메모리 장치는 상기 제2 절연막, 상기 제2 보호막, 상기 반도체 패턴, 상기 제1 절연막, 상기 제1 보호막을 관통하여 상기 제1 및 제2 접지 선택 라인들 일측에 배치되는 공통 소오스 라인을 더 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치의 형성 방법은 셀 영역을 포함하는 제1 영역과, 주변회로 영역을 포함하는 제2 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 제1 트랜지스터들을 형성하는 단계; 상기 제1 트랜지스터들을 덮는 제1 보호막을 형성하는 단계; 상기 제1 보호막 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 반도체층을 형성하는 단계; 상기 제1 영역의 상기 반도체층 상에 제2 트랜지스터들을 형성하는 단계; 상기 제2 트랜지스터들을 덮고, 상기 제1 보호막보다 두꺼운 제2 보호막을 형성하는 단계; 상기 제2 영역의 상기 제2 보호막 및 상기 반도체층을 제거하는 단계; 및 상기 제1 영역의 상기 제2 보호막과 상기 제2 영역의 상기 제1 절연막 상에 제2 절연막을 형성하는 단계를 포함한다.
일 실시예에서, 상기 제1 트랜지스터들은 상기 제1 영역에 위치하는 셀 트랜지스터들과, 상기 제2 영역에 위치하는 주변회로 트랜지스터들을 포함할 수 있다. 상기 형성 방법은 상기 제2 절연막과 상기 제2 보호막을 관통하여 상기 제2 트랜지스터들 각각과 접촉하는 제1 콘택 플러그를 형성하는 단계와, 상기 제2 절연막, 상 기 제2 보호막, 상기 제1 절연막, 및 상기 제1 보호막을 관통하여 상기 주변회로 트랜지스터들 각각과 접촉하는 제2 콘택 플러그을 형성하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 보호막들과 상기 제1 및 제2 절연막들은 서로 식각 선택성을 갖는 물질로 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치의 형성 방법은 셀 영역을 포함하는 제1 영역과, 주변회로 영역을 포함하는 제2 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 제1 영역의 상기 반도체 기판 상에 제1 스트링 선택 라인과 제1 접지 선택 라인, 및 상기 제1 스트링 선택 라인과 상기 제1 접지 선택 라인 사이에 위치하는 제1 워드 라인들을 형성하는 단계; 상기 제2 영역의 상기 반도체 기판 상에 주변회로 트랜지스터들을 형성하는 단계; 상기 제1 스트링 선택 라인, 상기 제1 접지 선택 라인, 상기 제1 워드 라인들, 및 상기 주변 트랜지스터들을 덮는 제1 보호막을 형성하는 단계; 상기 제1 보호막 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 반도체층을 형성하는 단계; 상기 제1 영역의 상기 반도체층 상에 제2 워드라인들을 형성하는 단계; 상기 제2 워드라인들을 덮고, 상기 제1 보호막보다 두꺼운 제2 보호막을 형성하는 단계; 상기 제2 영역의 상기 제2 보호막 및 상기 반도체층을 제거하여 상기 제1 영역에 반도체 패턴을 형성하는 단계; 상기 제1 영역의 상기 제2 보호막과 상기 제2 영역의 상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 상기 제2 절연막과 상기 제2 보호막을 관통하여 상기 제2 워드 라인들 각각과 접촉하는 제1 콘택 플러그를 형성하는 단계; 및 상기 제2 절연막, 상기 제2 보호막, 상기 제1 절연막, 및 상기 제1 보호막을 관통하여 상기 주변회로 트랜지스터들 각각과 접촉하는 제2 콘택 플러그를 형성하는 단계를 포함한다.
일 실시예에서, 상기 제1 콘택 플러그를 형성하는 단계는 상기 제2 절연막과 상기 제2 보호막을 식각하여 상기 제2 워드라인들 각각을 노출시키는 제1 콘택홀을 형성하는 단계를 포함하고, 상기 제2 콘택 플러그를 형성하는 단계는 상기 제2 절연막, 상기 제2 보호막, 상기 제1 절연막, 및 상기 제1 보호막을 관통하여 상기 주변회로 트랜지스터들 각각을 노출시키는 제2 콘택홀을 형성하는 단계를 포함할 수 있다. 상기 제1 콘택홀 및 상기 제2 콘택홀은 동일한 식각 공정에 의해 형성될 수 있다. 상기 제1 콘택 플러그와 상기 제2 콘택 플러그는 서로 동일한 물질로 형성될 수 있다.
일 실시예에서, 상기 제1 및 제2 콘택 플러그들을 형성하는 단계는, 상기 제2 절연막, 상기 제2 보호막, 상기 반도체 패턴, 상기 제1 절연막 및 상기 제1 보호막을 관통하여 상기 제1 스트링 선택 라인 일측의 상기 반도체 기판과 접촉하는 제3 콘택 플러그를 형성하는 단계와, 상기 제2 절연막, 상기 제2 보호막, 상기 반도체 패턴, 상기 제1 절연막 및 상기 제1 보호막을 관통하여 상기 제1 워드라인들 각각과 접촉하는 제4 콘택 플러그를 형성하는 단계를 더 포함할 수 있다.
상기 제3 콘택 플러그를 형성하는 단계는 상기 제2 절연막, 상기 제2 보호막, 상기 반도체 패턴, 상기 제1 절연막 및 상기 제1 보호막을 식각하여 상기 제1 스트링 선택 라인 일측의 상기 반도체 기판을 노출하는 제3 콘택홀을 형성하는 단 계를 포함하고, 상기 제4 콘택 플러그를 형성하는 단계는 상기 제2 절연막, 상기 제2 보호막, 상기 반도체 패턴, 상기 제1 절연막 및 상기 제1 보호막을 식각하여 상기 제1 워드라인들 각각을 노출하는 제4 콘택홀을 형성하는 단계를 포함할 수 있다. 상기 제3 콘택홀 및 상기 제4 콘택홀은 동일한 식각 공정에 의해 형성될 수 있다. 상기 제3 콘택 플러그와 상기 제4 콘택 플러그는 서로 동일한 물질로 형성될 수 있다.
일 실시예에서, 상기 제1 및 제2 보호막들과 상기 제1 및 제2 절연막들은 서로 식각 선택성을 갖는 물질로 형성될 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 요소들을 기술하기 위해서 사용되었지만, 상기 요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 상기 요소들을 서로 구별시키기 위해서 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위 하여 과장되게 표현될 수 있다.
본 명세서에서 트랜지스터와 접촉한다는 것은 상기 트랜지스터의 소오스/드레인 영역 또는 게이트 전극과 접촉한다는 것을 의미한다.
(반도체 메모리 장치의 구조)
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 평면도이다. 도 2a는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도이고, 도 2b는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위해 도 1의 Ⅱ-Ⅱ'라인을 따라 취해진 단면도이다.
도 1, 도 2a, 및 도 2b를 참조하면, 반도체 기판(110)은 셀 영역을 포함하는 제1 영역(A)과, 주변회로 영역을 포함하는 제2 영역(B)을 포함한다. 기판(110)에 배치된 소자분리막(112)에 의해 활성 영역이 정의된다. 상기 활성 영역 상에 게이트 절연막(120)이 위치한다.
제1 영역(A)의 활성 영역 상에 제1 스트링 선택 라인(130)과 제1 접지 선택 라인(140)이 위치하고, 제1 스트링 선택 라인(130)과 제1 접지 선택 라인(140) 사이에 제1 워드 라인들(150)이 위치한다. 제1 스트링 선택 라인(130), 제1 접지 선택 라인(140), 및 제1 워드 라인(150)은 부유 게이트 패턴(122)과 제어 게이트 패턴(126)을 포함할 수 있다. 제1 스트링 선택 라인(130)과 제1 접지 선택 라인(140)에서는 부유 게이트 패턴(122)과 제어 게이트 패턴(126)은 서로 전기적으로 연결되나, 제1 워드 라인(150)에서는 그 사이에 개재하는 게이트간 절연막(124)에 의해 서로 절연된다. 제1 스트링 선택 라인(130), 제1 접지 선택 라인(140), 및 제1 워드 라인(150) 양측의 반도체 기판(110)에 불순물 영역(115)들이 배치된다. 제1 스트링 선택 라인(130) 및 제1 접지 선택 라인(140)은 그 양측에 배치된 불순물 영역들(115)과 함께 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 구성하고, 제1 워드 라인(150)은 그 양측에 배치된 불순물 영역들(115)과 함께 셀 트랜지스터를 구성한다.
제2 영역(B)의 활성 영역 상에 주변회로 게이트 전극(160)이 위치한다. 게이트 전극(160) 양측의 반도체 기판(110)에 불순물 영역들(115)이 배치된다. 주변회로 게이트 전극(160)과 불순물 영역들(115)은 주변회로 트랜지스터를 구성한다. 주변회로 트랜지스터는 고전압 트랜지스터 및/또는 저전압 트랜지스터를 포함할 수 있다.
제1 스트링 선택 라인(130), 제1 접지 선택 라인(140), 워드라인(150), 및 주변회로 게이트 전극(160)을 덮는 제1 보호막(170)이 배치된다. 도시되지 않았지만, 제1 스트링 선택 라인(130), 제1 접지 선택 라인(140), 제1 워드 라인(150), 및 주변회로 게이트 전극(160)의 측벽들과 제1 보호막(170) 사이에 측벽 스페이서들이 더 배치될 수 있다. 제1 보호막(170)은 균일한 두께를 가질 수 있다. 제1 보호막(170) 상에 제1 절연막(180)이 위치한다.
제1 영역(A)의 제1 절연막(180) 상에 반도체 패턴(210)이 위치한다. 반도체 패턴(210)은 제1 영역(A)에만 배치되고, 제2 영역(B)에는 배치되지 않을 수 있다. 반도체 패턴(210)에 배치된 소자분리막(212)에 의해 활성 영역이 정의된다. 상기 활성 영역 상에 게이트 절연막(220)이 위치한다.
반도체 패턴(210)의 활성 영역 상에 제2 스트링 선택 라인(230)과 제2 접지 선택 라인(240)이 위치하고, 제2 스트링 선택 라인(230)과 제2 접지 선택 라인(240) 사이에 제2 워드 라인들(250)이 위치한다. 제2 스트링 선택 라인(230), 제2 접지 선택 라인(240), 및 제2 워드 라인(250)은 부유 게이트 패턴(222)과 제어 게이트 패턴(226)을 포함할 수 있다. 제2 스트링 선택 라인(230)과 제2 접지 선택 라인(240)에서는 부유 게이트 패턴(222)과 제어 게이트 패턴(226)은 서로 전기적으로 연결되나, 제2 워드 라인(250)에서는 그 사이에 개재하는 게이트간 절연막(224)에 의해 서로 절연된다.
제2 워드 라인(250) 양측의 반도체 패턴(210)에 불순물 영역(215)들이 배치된다. 도시되지 않았지만, 제2 스트링 선택 라인(230)과 제2 접지 선택 라인(240)의 일측의 반도체 패턴(210)에도 각각 공통 소오스 라인(295)과 비트 라인 콘택(325)과 전기적으로 연결되는 불순물 영역이 배치된다. 제2 스트링 선택 라인(230), 제2 접지 선택 라인(240), 및 제2 워드 라인(250)도 그 양측에 배치된 불순물 영역들과 함께 각각 스트링 선택 트랜지스터, 접지 선택 트랜지스터, 및 셀 트랜지스터를 구성한다.
제2 스트링 선택 라인(230), 제2 접지 선택 라인(240), 및 제2 워드 라인(250)을 덮는 제2 보호막(270)이 배치된다. 제2 보호막(270)은 제1 영역(A)에만 배치되고, 제2 영역(B)에는 배치되지 않을 수 있다. 제2 보호막(270)은 제1 보호막(170)보다 두꺼운 두께를 갖는다. 도시되지 않았지만, 제2 스트링 선택 라 인(230), 제2 접지 선택 라인(240), 및 제2 워드 라인(250)의 측벽들과 제2 보호막(270) 사이에 측벽 스페이서들이 더 배치될 수 있다. 제2 보호막(270)은 균일한 두께를 가질 수 있다. 제1 영역(A)의 제1 보호막(170)과 제2 영역(B)의 제1 절연막(180) 상에 제2 절연막(280)이 위치한다.
본 실시예에서, 제1 및 제2 보호막들(170,270)과 제1 및 제2 절연막들(180,280)은 후술하는 바와 같이 서로 식각 선택성을 갖는 것이 바람직하다. 예컨대, 제1 및 제2 보호막들(170,270)은 실리콘 질화막을 포함하고, 제1 및 제2 절연막들(180,280)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 접지 선택 라인들(130,140) 일측에 공통 소오스 라인(295)이 배치된다. 공통 소오스 라인(295)은 제2 절연막(280), 제2 보호막(270), 반도체 패턴(210), 제1 절연막(180), 및 제1 보호막(170)을 관통하여 접지 선택 트랜지스터들과 전기적으로 연결된다. 공통 소오스 라인(295)은 제1 및 제2 접지 선택 라인들(130,140)과 같은 방향으로 신장한다. 제2 절연막(280) 상에 제3 절연막(310)이 위치한다.
제1 영역(A)에는 비트 라인 콘택 플러그(325)와 워드 라인 콘택 플러그(335)가 배치되고, 제2 영역(B)에는 주변회로 콘택 플러그(345)가 배치된다. 비트 라인 콘택 플러그(325)는 제3 절연막(310), 제2 절연막(280), 제2 보호막(270), 반도체 패턴(210), 제1 절연막(180), 및 제1 보호막(170)을 관통하여, 스트링 선택 트랜지스터와 비트 라인(360)을 전기적으로 연결한다. 워드 라인 콘택 플러그(335)는 제3 절연막(310), 제2 절연막(280), 및 제2 보호막(270)을 관통하여, 제2 워드라 인(250)과 제1 금속 패턴(370)을 전기적으로 연결한다. 주변회로 콘택 플러그(345)는 제3 절연막(310), 제2 절연막(280), 제1 절연막(180), 및 제1 보호막(170)을 관통하여, 주변회로 트랜지스터와 제2 금속 패턴(380)을 전기적으로 연결한다. 워드 라인 콘택 플러그(335)와 주변회로 콘택 플러그(345)는 서로 동일한 물질을 포함할 수 있다. 제1 및 제2 금속 패턴들(370,380)은 배선일 수도 있고, 그 하부의 콘택 플러그들(335,345)을 그 상부의 배선(미도시)에 전기적으로 연결시키는 콘택 패드일 수도 있다.
(반도체 메모리 장치의 형성 방법)
도 3a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 형성 방법을 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이고, 도 3b 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위해 도 1의 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 1, 도3a, 및 도 3b를 참조하면, 셀 영역을 포함하는 제1 영역(A)과, 주변회로 영역을 포함하는 제2 영역(B)을 포함하는 반도체 기판(110)이 제공된다. 반도체 기판(110)에 활성 영역을 정의하는 소자분리막(112)이 형성된다. 상기 활성 영역 상에 게이트 절연막(120)이 형성된다.
도 1, 도 4a, 및 도 4b를 참조하면, 제1 영역(A)의 활성 영역 상에 제1 스트링 선택 라인(130)과 제1 접지 선택 라인(140)이 형성되고, 제1 스트링 선택 라인(130)과 제1 접지 선택 라인(140) 사이에 제1 워드 라인들(150)이 형성된다. 제1 스트링 선택 라인(130)과 제1 접지 선택 라인(140)의 일측을 포함하는 제1 워드 라인(150) 양측의 반도체 기판(110)에 불순물 영역(115)들이 형성된다. 제2 영역(B)의 활성 영역 상에 주변회로 게이트 전극(160)이 형성된다. 게이트 전극(160) 양측의 반도체 기판(110)에 불순물 영역들(115)이 형성된다.
제1 스트링 선택 라인(130), 제1 접지 선택 라인(140), 제1 워드 라인(150), 및 주변회로 게이트 전극(160)은 기판(110) 상에 도전막(122), 절연막(124), 및 도전막(126)을 형성한 후 패터닝함으로써 형성될 수 있다. 도전막(126)이 형성되기 전에, 제1 스트링 선택 라인(130), 제1 접지 선택 라인(140), 및 주변회로 게이트 전극(160)에 대응하는 위치의 절연막(124)은 그 일부 또는 전부가 제거된다.
도 1, 도 5a, 및 도 5b를 참조하면, 제1 스트링 선택 라인(130), 제1 접지 선택 라인(140), 제1 워드 라인(150), 및 주변회로 게이트 전극(160)을 덮는 제1 보호막(170)이 형성된다. 제1 보호막(170)은 그 하부 구조물의 프로파일을 따라 균일한 두께로 형성될 수 있다. 도시되지 않았지만, 제1 보호막(170)을 형성하기 전에 제1 스트링 선택 라인(130), 제1 접지 선택 라인(140), 제1 워드 라인(150), 및 주변회로 게이트 전극(160)의 측벽들을 덮는 측벽 스페이서들이 더 형성될 수 있다. 제1 보호막(170) 상에 제1 절연막(180)이 형성된다.
제1 절연막(180) 상에 반도체층(210)이 형성된다. 예컨대, 반도체층(210)은 반도체 기판(110)을 에피택시얼 성장시킴으로써 형성되거나, 제1 절연막(180) 상에 비정질 실리콘을 형성한 후 이를 단결정화함으로써 형성될 수 있다. 또, 제1 절연막(180) 상에 실리콘 웨이퍼를 본딩한 후 이를 적절한 두께로 절단함으로써 형성될 수도 있다.
반도체층(210)에 활성 영역을 정의하는 소자분리막(212)이 형성된다. 상기 활성 영역 상에 게이트 절연막(220)이 형성된다. 제1 영역(A)의 반도체층(210)의 활성 영역 상에 제2 스트링 선택 라인(230)과 제2 접지 선택 라인(240)이 형성되고, 제2 스트링 선택 라인(230)과 제2 접지 선택 라인(240) 사이에 제2 워드 라인들(250)이 형성된다. 제2 스트링 선택 라인(230)과 제2 접지 선택 라인(240)의 일측을 포함하는 제2 워드 라인(250) 양측의 반도체층(210)에 불순물 영역(215)들이 형성된다.
제2 스트링 선택 라인(230), 제2 접지 선택 라인(240), 제2 워드 라인(250), 및 주변회로 게이트 전극(260)은 반도체층(210) 상에 도전막(222), 절연막(224), 및 도전막(226)을 형성한 후 패터닝함으로써 형성될 수 있다. 도전막(226)이 형성되기 전에, 제2 스트링 선택 라인(230)과 제2 접지 선택 라인(140)에 대응하는 위치의 절연막(224)은 그 일부 또는 전부가 제거된다.
제2 스트링 선택 라인(230), 제2 접지 선택 라인(240), 및 제2 워드 라인(250)을 덮는 제2 보호막(270)이 형성된다. 제2 보호막(270)은 제1 보호막(170)보다 두껍게 형성된다. 제2 보호막(270)은 그 하부 구조물의 프로파일을 따라 균일한 두께로 형성될 수 있다. 도시되지 않았지만, 제2 보호막(270)을 형성하기 전에 제2 스트링 선택 라인(230), 제2 접지 선택 라인(240), 및 제1 워드 라인(250)의 측벽들을 덮는 측벽 스페이서들이 더 형성될 수 있다.
도 1, 도 6a, 및 도 6b를 참조하면, 제2 영역(B)의 반도체층(210)과 제2 보호막(270)이 제거된다. 이에 의해, 제1 영역(A)에 반도체 패턴(210)이 형성되고, 제2 영역(B)에 제1 절연막(180)이 노출된다. 이어서, 제1 영역(A)의 제2 보호막(270)과 제2 영역(B)의 제1 절연막(180) 상에 제2 절연막(280)이 형성된다. 제2 절연막(280)은 평탄화 공정에 의해 그 상부면의 높이가 균일하게 될 수 있다.
도 1, 도 7a, 및 도 7b를 참조하면, 제1 및 제2 접지 선택 라인들(140,240) 일측에 제2 절연막(280), 제2 보호막(270), 반도체 패턴(210), 제1 절연막(180), 및 제1 보호막(170)을 패터닝하여 반도체 기판(110)을 노출하는 개구홈(290)이 형성된다. 이어서, 개구홈(290)에 의해 노출되는 반도체 기판(110)에 불순물 이온을 주입하여 불순물 영역(115)이 형성된다. 개구홈(290)은 제1 및 제2 접지 선택 라인들(140,240)과 같은 방향으로 신장한다. 개구홈(290) 내에 공통 소오스 라인(295)이 형성된다. 공통 소오스 라인(290)은 개구홈(290)에 도전물질을 채운 후 제2 절연막(280)의 상부면을 노출하는 평탄화 공정을 수행함으로써 형성될 수 있다. 공통 소오스 라인(290)은 예컨대, 도핑된 폴리 실리콘으로 형성될 수 있다. 제2 절연막(280) 상에 제3 절연막(310)이 형성된다.
제1 및 제2 스트링 선택 라인들(130,230) 일측에 제3 절연막(310), 제2 절연막(280), 제2 보호막(270), 반도체 패턴(210), 제1 절연막(180), 및 제1 보호막(170)을 패터닝하여 반도체 기판(110)을 노출하는 콘택홀(320)이 형성된다. 이어서, 콘택홀(320)에 의해 노출되는 반도체 기판(110)에 불순물 이온을 주입하여 불순물 영역(115)이 형성된다. 콘택홀(320) 내에 비트 라인 콘택 플러그(325)가 형성된다. 비트 라인 콘택 플러그(325)는 콘택홀(320)에 도전물질을 채운 후 제3 절연막(310)의 상부면을 노출하는 평탄화 공정을 수행함으로써 형성될 수 있다. 공통 소오스 라인(290)은 예컨대, 도핑된 폴리 실리콘과 텅스텐의 적층구조로 형성될 수 있다.
이어서, 열처리 공정을 수행하여 비트 라인 콘택 플러그(325)와 공통 소오스 라인(295)에 포함된 불순물 이온이 확산되고, 제2 스트링 선택 라인(230)과 제2 접지 선택 라인(240) 일측에 각각 불순물 영역(미도시)이 형성될 수 있다. 다만, 불순물 영역들이 형성되는 방법 및 형성 순서 등은 실시예에 따라서 달라질 수 있다.
도 1, 도 8a, 및 도 8b를 참조하면, 식각 공정을 수행하여 제1 영역(A)에 제1 콘택홀(330)이 형성되고, 제2 영역(B)에 제2 콘택홀(340)이 형성된다. 제1 콘택홀(330)은 제3 절연막(310), 제2 절연막(280), 및 제1 보호막(270)을 관통하여 제2 워드 라인(250)을 노출하고, 제2 콘택홀(340)은 제3 절연막(310), 제2 절연막(270), 및 제1 보호막(170)을 관통하여 주변회로 트랜지스터의 불순물 영역(115)을 노출한다. 상기 식각 공정에서 제1 및 제2 보호막들(170,270)은 식각 저지막으로 기능한다.
본 실시예에서, 제1 및 제2 보호막(170,270)과 제1, 제2, 및 제3 절연막들(180,280,310)은 서로 식각 선택성을 갖는 물질로 형성된다. 예컨대, 제1 및 제2 보호막(170,270)은 실리콘 질화막으로 형성되고, 제1, 제2, 및 제3 절연막들(180,280,310)은 실리콘 산화막으로 형성될 수 있다. 또, 상술한 바와 같이 제2 보호막(270)이 제1 보호막(170)보다 두껍게 형성된다. 따라서, 상기 식각 공정에서 형성되는 제1 콘택홀(330)과 제2 콘택홀(340)의 높이가 달라도, 제1 콘택 홀(330)과 제2 콘택홀(340)은 동시에 형성될 수 있다. 즉, 제2 보호막(270) 아래의 제2 절연막(280)과 제1 절연막(180)이 식각되는 동안 제2 보호막(270)의 상부(제1 보호막(170)의 두께보다 큰 부분)가 식각되고, 제1 보호막(170)이 식각될 때, 제1 보호막(170)과 같은 두께의 제2 보호막(270)이 식각된다. 따라서, 하부 막질의 손상 없이 높이가 다른 콘택홀들이 동시에 형성될 수 있다. 제2 보호막(270)의 두께(즉, 제2 보호막(270)을 제1 보호막(170)보다 어느 정도 더 두껍게 형성할 것인지의 여부)는 제1 및 제2 절연막들(180,280)의 두께와, 제2 보호막(270)과 제1 및 제2 절연막들(180,280) 간 식각 선택비의 차이 등을 고려하여 결정될 수 있다.
도 1, 도 9a, 및 도 9b를 참조하면, 제1 콘택홀(330) 내에 제1 콘택 플러그(335)가 형성되고, 제2 콘택홀(340) 내에 제2 콘택 플러그(345)가 형성된다. 제1 콘택 플러그(335)와 제2 콘택 플러그(345)는 동시에 형성될 수 있다. 제1 및 제2 콘택 플러그들(335,345)은 제1 및 제2 콘택홀들(330,340)에 도전 물질을 채운 후 제3 절연막(310)의 상부면을 노출하는 평탄화 공정을 수행함으로써 형성될 수 있다. 예컨대, 제1 및 제2 콘택 플러그들(335,345)은 텅스텐으로 형성될 수 있다.
이어서, 제3 절연막(310) 상에 금속막을 형성한 후 패터닝하여 비트 라인(360), 제1 금속 패턴(370), 및 제2 금속 패턴(380)이 형성된다. 비트 라인(360)은 비트 라인 콘택 플러그(325)에 의해 스트링 선택 트랜지스터들에 전기적으로 연결된다. 또, 제1 금속 패턴(370)은 제1 콘택 플러그(335)에 의해 제2 워드 라인(250)에 전기적으로 연결되고, 제2 금속 패턴(380)은 제2 콘택 플러그(345)에 의해 주변회로 트랜지스터에 전기적으로 연결된다.
본 실시예에서는 높이가 다른 콘택 플러그들이 하부 막질의 손상 없이 동시에 형성될 수 있다. 따라서, 다층 구조의 트랜지스터들을 포함하는 반도체 메모리 장치의 신뢰성 및 동작 특성이 향상되고, 그 형성 공정이 단순해진다.
도 10a 내지 도 11a는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 형성 방법을 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이고, 도 10b 내지 도 11b는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위해 도 1의 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다. 본 실시예에서는 전술한 실시예와 달리 제1 워드 라인에 연결되는 콘택 플러그의 형성 방법이 설명된다.
도 1, 도 10a, 및 도 10b를 참조하면, 제1 영역(A)에 제3 콘택홀(320)과 제4 콘택홀(350)이 형성된다. 제3 콘택홀(320)은 제3 절연막(310), 제2 절연막(280), 제2 보호막(270), 반도체 패턴(210), 제1 절연막(180), 및 제1 보호막(170)을 관통하여 반도체 기판(110)을 노출하고, 제4 콘택홀(350)은 제3 절연막(310), 제2 절연막(280), 제2 보호막(270), 소자분리막(212), 반도체 패턴(210), 제1 절연막(180), 및 제1 보호막(170)을 관통하여 반도체 기판(110)을 노출한다. 제3 콘택홀(320)과 제4 콘택홀(350)은 동일한 식각 공정에 의해 동시에 형성된다. 예컨대, 제1 보호막(170)을 식각 저지막으로 사용하여 상부 막질들을 식각한 후 제1 보호막(170)을 식각함으로써 제3 및 제4 콘택홀들(320,350)이 동시에 형성될 수 있다.
도 1, 도 11a, 및 도 11b를 참조하면, 제3 콘택홀(320) 내에 제3 콘택 플러그(325)가 형성되고, 제4 콘택홀(350) 내에 제4 콘택 플러그(355)가 형성된다. 제 3 콘택 플러그(325)와 제4 콘택 플러그(355)는 동시에 형성될 수 있다. 제3 및 제4 콘택 플러그들(325,355)은 제3 및 제4 콘택홀들(320,350)에 도전 물질을 채운 후 제3 절연막(310)의 상부면을 노출하는 평탄화 공정을 수행함으로써 형성될 수 있다. 예컨대, 제3 및 제4 콘택 플러그들(325,355)은 텅스텐으로 형성될 수 있다.
본 실시예에서도 전술한 실시예와 같이 높이가 다른 콘택 플러그들이 하부 막질의 손상 없이 동시에 형성될 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 장치의 블록도이다. 도 12를 참조하면, 반도체 메모리 장치(1000)는 셀 어레이(1100), 디코더(1200), 페이지 버퍼(1200), 비트 라인 선택 회로(1400), 데이터 버퍼(1500), 그리고 제어 유닛(1600)을 포함할 수 있다. 반도체 메모리 장치(1000)는 낸드형 플래시 메모리 장치일 수 있다.
셀 어레이(1100)는 복수의 메모리 블록(미도시)을 포함할 수 있다. 각각의 메모리 블록은 복수의 페이지(예를 들면, 32 pages, 64 pages)로 구성될 수 있고, 각각의 페이지는 하나의 워드 라인(WL)을 공유하는 복수의 메모리 셀(예를 들면, 512B, 2KB)로 구성될 수 있다. 낸드형 플래시 메모리 장치의 경우에, 소거 동작은 메모리 블록 단위로 수행되며, 읽기 및 쓰기 동작은 페이지 단위로 수행된다.
각각의 페이지는 모드 신호(MOD)에 따라 싱글 비트 데이터를 저장할 수도 있고, 멀티 비트 데이터를 저장할 수도 있다
디코더(1200)는 워드 라인(WL)을 통해 셀 어레이(1100)와 연결되며, 제어 유 닛(1600)에 의해 제어된다. 디코더(1200)는 메모리 컨트롤러(미도시)로부터 어드레스(ADDR)를 입력받고, 하나의 워드 라인을 선택하거나, 비트 라인(BL)을 선택하도록 선택 신호(Yi)를 발생한다. 페이지 버퍼(1300)는 비트 라인(BL)을 통해 셀 어레이(1100)와 연결된다.
페이지 버퍼(1300)는 버퍼 메모리(미도시)로부터 로드(load)된 데이터를 저장한다. 페이지 버퍼(1300)에는 한 페이지 분량의 데이터가 로드되며, 로드된 데이터는 프로그램 동작 시에 선택 페이지에 동시에 프로그램된다. 반대로, 페이지 버퍼(1300)는 읽기 동작 시에 선택 페이지로부터 데이터를 읽고, 읽은 데이터를 임시로 저장한다. 페이지 버퍼(1300)에 저장된 데이터는 읽기 인에이블 신호(미도시)에 응답하여 버퍼 메모리로 전송된다.
비트 라인 선택회로(1400)는 선택 신호(Yi)에 응답하여 비트 라인(BL)을 선택하기 위한 회로이다. 데이터 버퍼(1500)는 메모리 컨트롤러와 플래시 메모리 장치(1000) 사이의 데이터 전송에 사용되는 입출력용 버퍼이다. 제어 유닛(1600)은 메모리 컨트롤러로부터 제어 신호를 입력받고, 플래시 메모리 장치(1000)의 내부 동작을 제어하기 위한 회로이다.
도 13을 참조하여, 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 시스템(2000)이 설명된다. 시스템(2000)은 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다.
시스템(2000)은 버스(2500)를 통해서 서로 결합한 제어기(2100), 키패드, 키보드, 화면(display) 같은 입출력 장치(2200), 메모리(2300), 무선 인터페이스(2400)를 포함할 수 있다. 제어기(2100)는 예를 들어 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(2300)는 예를 들어 제어기(2100)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 또 메모리(2300)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(2300)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함한다. 메모리(2300)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
시스템(2000)은 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(2400)를 사용할 수 있다. 예를 들어 무선 인터페이스(2400)는 안테나, 무선 트랜시버 등을 포함할 수 있다.
본 발명의 실시예에 따른 시스템(2000)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 상기 실시예들에서는 낸드형 플래쉬 메모리 장치에 관하여 설명하였으나, 이에 한정하여서는 안 되며, 다른 종류의 비휘발성 메모리 장치에도 적용될 수 있다. 이에 더하여, 본 발명의 실시예들은 에쓰램(SRAM)과 같은 휘발성 메모리 장치에도 적용될 수 있다. 그러므로 본 발명의 범위는 상술한 실시예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명의 실시예들에 따르면, 하부 막질의 손상없이 콘택 플러그들이 형성될 수 있어 다층 구조의 트랜지스터들을 포함하는 반도체 메모리 장치의 신뢰성 및 동작 특성이 향상될 수 있다.
본 발명의 실시예들에 따르면, 높이가 다른 콘택 플러그들이 동시에 형성될 수 있어, 다층 구조의 트랜지스터들을 포함하는 반도체 메모리 장치의 형성 공정이 단순해진다. 따라서, 수율이 향상될 수 있다.
Claims (26)
- 셀 영역을 포함하는 제1 영역과, 주변회로 영역을 포함하는 제2 영역을 포함하는 반도체 기판;상기 반도체 기판 상에 위치하는 제1 트랜지스터들;상기 제1 트랜지스터들을 덮는 제1 보호막;상기 제1 보호막 상에 위치하는 제1 절연막;상기 제1 영역의 상기 제1 절연막 상에 위치하는 반도체 패턴;상기 반도체 패턴 상에 위치하는 제2 트랜지스터들;상기 제2 트랜지스터들을 덮는 제2 보호막; 및상기 제2 보호막 및 상기 제2 영역의 제1 절연막 상에 위치하는 제2 절연막을 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제2 영역에는 상기 반도체 패턴이 배치되지 않는 것을 특징으로 하는 반도체 메모리 장치.
- 제 2 항에 있어서,상기 제2 영역에는 상기 제2 보호막이 배치되지 않는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제2 보호막은 상기 제1 보호막보다 두꺼운 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제1 트랜지스터들은 상기 제1 영역에 위치하는 셀 트랜지스터들과, 상기 제2 영역에 위치하는 주변회로 트랜지스터들을 포함하며,상기 제2 절연막과 상기 제2 보호막을 관통하여 상기 제2 트랜지스터들 각각과 접촉하는 제1 콘택 플러그; 및상기 제2 절연막, 상기 제2 보호막, 상기 제1 절연막, 및 상기 제1 보호막을 관통하여 상기 주변회로 트랜지스터들 각각과 접촉하는 제2 콘택 플러그을 더 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제1 및 제2 보호막들과 상기 제1 및 제2 절연막들은 서로 식각 선택성을 갖는 반도체 메모리 장치.
- 셀 영역을 포함하는 제1 영역과, 주변회로 영역을 포함하는 제2 영역을 포함하는 반도체 기판;상기 제1 영역의 상기 반도체 기판 상에 위치하는 제1 스트링 선택 라인과 제1 접지 선택 라인, 및 상기 제1 스트링 선택 라인과 상기 제1 접지 선택 라인 사이에 위치하는 제1 워드 라인들;상기 제2 영역의 상기 반도체 기판 상에 위치하는 주변회로 트랜지스터들;상기 제1 스트링 선택 라인, 상기 제1 접지 선택 라인, 상기 제1 워드 라인들, 및 상기 주변 트랜지스터들을 덮는 제1 보호막;상기 제1 보호막 상에 위치하는 제1 절연막;상기 제1 영역의 상기 제1 절연막 상에 위치하는 반도체 패턴;상기 반도체 패턴 상에 위치하는 제2 워드라인들;상기 제2 워드라인들을 덮는 제2 보호막;상기 제2 보호막 및 상기 제2 영역의 제1 절연막 상에 위치하는 제2 절연막;상기 제2 절연막과 상기 제2 보호막을 관통하여 상기 제2 워드라인들 각각과 접촉하는 제1 콘택 플러그; 및상기 제2 절연막, 상기 제2 보호막, 상기 제1 절연막, 및 상기 제1 보호막을 관통하여 상기 주변회로 트랜지스터들 각각과 접촉하는 제2 콘택 플러그를 포함하는 반도체 메모리 장치.
- 제 7 항에 있어서,상기 제2 영역에는 상기 반도체 패턴이 배치되지 않는 것을 특징으로 하는 반도체 메모리 장치.
- 제 8 항에 있어서,상기 제2 영역에는 상기 제2 보호막이 배치되지 않는 것을 특징으로 하는 반도체 메모리 장치.
- 제 7 항에 있어서,상기 제2 보호막은 상기 제1 보호막보다 두꺼운 것을 특징으로 하는 반도체 메모리 장치.
- 제 7 항에 있어서,상기 제2 절연막, 상기 제2 보호막, 상기 반도체 패턴, 상기 제1 절연막, 및 상기 제1 보호막을 관통하여 상기 제1 스트링 선택 라인 일측의 상기 반도체 기판과 접촉하는 제3 콘택 플러그; 및상기 제2 절연막, 상기 제2 보호막, 상기 반도체 패턴, 상기 제1 절연막, 및 상기 제1 보호막을 관통하여 상기 제1 워드라인들 각각과 접촉하는 제4 콘택 플러그를 더 포함하는 반도체 메모리 장치.
- 제 11 항에 있어서,상기 제3 콘택 플러그와 상기 제4 콘택 플러그는 서로 동일한 물질을 포함하는 반도체 메모리 장치.
- 제 7 항에 있어서,상기 제1 콘택 플러그와 상기 제2 콘택 플러그는 서로 동일한 물질을 포함하는 반도체 메모리 장치.
- 제 7 항에 있어서,상기 제1 및 제2 보호막들과 상기 제1 및 제2 절연막들은 서로 식각 선택성을 갖는 반도체 메모리 장치.
- 제 7 항에 있어서,상기 반도체 패턴 상에 상기 제1 스트링 선택 라인과 상기 제1 접지 선택 라인에 대응하도록 배치된 제2 스트링 선택 라인과 제2 접지 선택 라인을 더 포함하는 반도체 메모리 장치.
- 제 15 항에 있어서,상기 제2 절연막, 상기 제2 보호막, 상기 반도체 패턴, 상기 제1 절연막, 상기 제1 보호막을 관통하여 상기 제1 및 제2 접지 선택 라인들 일측에 배치되는 공통 소오스 라인을 더 포함하는 반도체 메모리 장치.
- 셀 영역을 포함하는 제1 영역과, 주변회로 영역을 포함하는 제2 영역을 포함 하는 반도체 기판을 제공하는 단계;상기 반도체 기판 상에 제1 트랜지스터들을 형성하는 단계;상기 제1 트랜지스터들을 덮는 제1 보호막을 형성하는 단계;상기 제1 보호막 상에 제1 절연막을 형성하는 단계;상기 제1 절연막 상에 반도체층을 형성하는 단계;상기 제1 영역의 상기 반도체층 상에 제2 트랜지스터들을 형성하는 단계;상기 제2 트랜지스터들을 덮고, 상기 제1 보호막보다 두꺼운 제2 보호막을 형성하는 단계;상기 제2 영역의 상기 제2 보호막 및 상기 반도체층을 제거하는 단계; 및상기 제1 영역의 상기 제2 보호막과 상기 제2 영역의 상기 제1 절연막 상에 제2 절연막을 형성하는 단계를 포함하는 반도체 메모리 장치의 형성 방법.
- 제 17 항에 있어서,상기 제1 트랜지스터들은 상기 제1 영역에 위치하는 셀 트랜지스터들과, 상기 제2 영역에 위치하는 주변회로 트랜지스터들을 포함하며,상기 제2 절연막과 상기 제2 보호막을 관통하여 상기 제2 트랜지스터들 각각과 접촉하는 제1 콘택 플러그를 형성하는 단계; 및상기 제2 절연막, 상기 제2 보호막, 상기 제1 절연막, 및 상기 제1 보호막을 관통하여 상기 주변회로 트랜지스터들 각각과 접촉하는 제2 콘택 플러그을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 형성 방법.
- 제 17 항에 있어서,상기 제1 및 제2 보호막들과 상기 제1 및 제2 절연막들은 서로 식각 선택성을 갖는 물질로 형성되는 반도체 메모리 장치의 형성 방법.
- 셀 영역을 포함하는 제1 영역과, 주변회로 영역을 포함하는 제2 영역을 포함하는 반도체 기판을 제공하는 단계;상기 제1 영역의 상기 반도체 기판 상에 제1 스트링 선택 라인과 제1 접지 선택 라인, 및 상기 제1 스트링 선택 라인과 상기 제1 접지 선택 라인 사이에 위치하는 제1 워드 라인들을 형성하는 단계;상기 제2 영역의 상기 반도체 기판 상에 주변회로 트랜지스터들을 형성하는 단계;상기 제1 스트링 선택 라인, 상기 제1 접지 선택 라인, 상기 제1 워드 라인들, 및 상기 주변 트랜지스터들을 덮는 제1 보호막을 형성하는 단계;상기 제1 보호막 상에 제1 절연막을 형성하는 단계;상기 제1 절연막 상에 반도체층을 형성하는 단계;상기 제1 영역의 상기 반도체층 상에 제2 워드라인들을 형성하는 단계;상기 제2 워드라인들을 덮고, 상기 제1 보호막보다 두꺼운 제2 보호막을 형성하는 단계;상기 제2 영역의 상기 제2 보호막 및 상기 반도체층을 제거하여 상기 제1 영 역에 반도체 패턴을 형성하는 단계;상기 제1 영역의 상기 제2 보호막과 상기 제2 영역의 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;상기 제2 절연막과 상기 제2 보호막을 관통하여 상기 제2 워드라인들 각각과 접촉하는 제1 콘택 플러그를 형성하는 단계; 및상기 제2 절연막, 상기 제2 보호막, 상기 제1 절연막, 및 상기 제1 보호막을 관통하여 상기 주변회로 트랜지스터들 각각과 접촉하는 제2 콘택 플러그를 형성하는 단계를 포함하는 반도체 메모리 장치의 형성 방법.
- 제 20 항에 있어서,상기 제1 콘택 플러그를 형성하는 단계는 상기 제2 절연막과 상기 제2 보호막을 식각하여 상기 제2 워드라인들 각각을 노출시키는 제1 콘택홀을 형성하는 단계를 포함하고,상기 제2 콘택 플러그를 형성하는 단계는 상기 제2 절연막, 상기 제2 보호막, 상기 제1 절연막, 및 상기 제1 보호막을 관통하여 상기 주변회로 트랜지스터들 각각을 노출시키는 제2 콘택홀을 형성하는 단계를 포함하며,상기 제1 콘택홀 및 상기 제2 콘택홀은 동일한 식각 공정에 의해 형성되는 반도체 메모리 장치의 형성 방법.
- 제 21 항에 있어서,상기 제1 콘택 플러그와 상기 제2 콘택 플러그는 서로 동일한 물질로 형성되는 반도체 메모리 장치의 형성 방법.
- 제 20 항에 있어서,상기 제1 및 제2 콘택 플러그들을 형성하는 단계는,상기 제2 절연막, 상기 제2 보호막, 상기 반도체 패턴, 상기 제1 절연막, 및 상기 제1 보호막을 관통하여 상기 제1 스트링 선택 라인 일측의 상기 반도체 기판과 접촉하는 제3 콘택 플러그를 형성하는 단계; 및상기 제2 절연막, 상기 제2 보호막, 상기 반도체 패턴, 상기 제1 절연막, 및 상기 제1 보호막을 관통하여 상기 제1 워드라인들 각각과 접촉하는 제4 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 메모리 장치의 형성 방법.
- 제 23 항에 있어서,상기 제3 콘택 플러그를 형성하는 단계는 상기 제2 절연막, 상기 제2 보호막, 상기 반도체 패턴, 상기 제1 절연막, 및 상기 제1 보호막을 식각하여 상기 제1 스트링 선택 라인 일측의 상기 반도체 기판을 노출하는 제3 콘택홀을 형성하는 단계를 포함하고,상기 제4 콘택 플러그를 형성하는 단계는 상기 제2 절연막, 상기 제2 보호막, 상기 반도체 패턴, 상기 제1 절연막, 및 상기 제1 보호막을 식각하여 상기 제1 워드라인들 각각을 노출하는 제4 콘택홀을 형성하는 단계를 포함하며,상기 제3 콘택홀 및 상기 제4 콘택홀은 동일한 식각 공정에 의해 형성되는 반도체 메모리 장치의 형성 방법.
- 제 24 항에 있어서,상기 제3 콘택 플러그와 상기 제4 콘택 플러그는 서로 동일한 물질로 형성되는 반도체 메모리 장치의 형성 방법.
- 제 20 항에 있어서,상기 제1 및 제2 보호막들과 상기 제1 및 제2 절연막들은 서로 식각 선택성을 갖는 물질로 형성되는 반도체 메모리 장치의 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE102007045036A DE102007045036A1 (de) | 2006-09-14 | 2007-09-13 | Halbleiterbauelement und Verfahren zur Herstellung desselben |
| TW096134196A TW200814232A (en) | 2006-09-14 | 2007-09-13 | Semiconductor device and method for forming the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060089316 | 2006-09-14 | ||
| KR20060089316 | 2006-09-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080024969A true KR20080024969A (ko) | 2008-03-19 |
Family
ID=39187648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070086647A KR20080024969A (ko) | 2006-09-14 | 2007-08-28 | 반도체 메모리 장치 및 그 형성 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US7601998B2 (ko) |
| KR (1) | KR20080024969A (ko) |
| CN (1) | CN101188239A (ko) |
| TW (1) | TW200814232A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140139266A (ko) * | 2013-05-27 | 2014-12-05 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702012B1 (ko) * | 2005-03-22 | 2007-03-30 | 삼성전자주식회사 | 매립막 패턴들을 갖는 에스. 램들 및 그 형성방법들 |
| KR100876082B1 (ko) | 2006-12-07 | 2008-12-26 | 삼성전자주식회사 | 메모리 소자 및 그 형성 방법 |
| US20090114903A1 (en) * | 2007-05-25 | 2009-05-07 | Kalburge Amol M | Integrated Nanotube and CMOS Devices For System-On-Chip (SoC) Applications and Method for Forming The Same |
| US7952174B2 (en) * | 2009-05-28 | 2011-05-31 | Micron Technology, Inc. | Method and apparatus providing air-gap insulation between adjacent conductors using nanoparticles |
| KR102092776B1 (ko) * | 2013-11-20 | 2020-03-24 | 에스케이하이닉스 주식회사 | 전자 장치 |
| US9245903B2 (en) * | 2014-04-11 | 2016-01-26 | International Business Machines Corporation | High voltage metal oxide semiconductor field effect transistor integrated into extremely thin semiconductor on insulator process |
| KR102258369B1 (ko) | 2014-06-23 | 2021-05-31 | 삼성전자주식회사 | 수직형 메모리 장치 및 이의 제조 방법 |
| TWI699897B (zh) * | 2014-11-21 | 2020-07-21 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4427108B2 (ja) * | 1998-03-27 | 2010-03-03 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2000049351A (ja) | 1998-07-27 | 2000-02-18 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法 |
| KR100746220B1 (ko) * | 2004-01-12 | 2007-08-03 | 삼성전자주식회사 | 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들 |
| KR100653699B1 (ko) | 2004-08-04 | 2006-12-04 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 배치방법 |
| US7315466B2 (en) | 2004-08-04 | 2008-01-01 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method for arranging and manufacturing the same |
-
2007
- 2007-01-19 US US11/655,115 patent/US7601998B2/en active Active
- 2007-08-28 KR KR1020070086647A patent/KR20080024969A/ko not_active Application Discontinuation
- 2007-09-13 TW TW096134196A patent/TW200814232A/zh unknown
- 2007-09-14 CN CNA2007103061308A patent/CN101188239A/zh active Pending
-
2009
- 2009-10-08 US US12/588,240 patent/US8034668B2/en not_active Expired - Fee Related
-
2011
- 2011-09-19 US US13/236,000 patent/US8399308B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140139266A (ko) * | 2013-05-27 | 2014-12-05 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080067517A1 (en) | 2008-03-20 |
| CN101188239A (zh) | 2008-05-28 |
| US8034668B2 (en) | 2011-10-11 |
| TW200814232A (en) | 2008-03-16 |
| US20100035386A1 (en) | 2010-02-11 |
| US20120009767A1 (en) | 2012-01-12 |
| US7601998B2 (en) | 2009-10-13 |
| US8399308B2 (en) | 2013-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101374317B1 (ko) | 저항 소자를 갖는 반도체 장치 및 그 형성방법 | |
| US8445954B2 (en) | Three-dimensional semiconductor memory device | |
| KR101395060B1 (ko) | 라인 패턴들을 포함하는 반도체 소자 | |
| KR20080024969A (ko) | 반도체 메모리 장치 및 그 형성 방법 | |
| US20060033215A1 (en) | Diffusion barrier process for routing polysilicon contacts to a metallization layer | |
| KR20080024971A (ko) | 3차원적으로 배열된 메모리 셀 트랜지스터들을 구비하는낸드 플래시 메모리 장치 | |
| US9281377B2 (en) | Semiconductor device having silicide on gate sidewalls in isolation regions | |
| US8217467B2 (en) | Semiconductor memory devices | |
| KR100971532B1 (ko) | 구동 트랜지스터를 포함하는 반도체 소자 | |
| US11244902B2 (en) | Semiconductor device, method for fabricating the semiconductor device, and memory device and system including the semiconductor device | |
| US8507999B2 (en) | Semiconductor device, method of fabricating the same, and semiconductor module and electronic system including the semiconductor device | |
| KR101468595B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| KR20120081288A (ko) | 저항소자를 구비하는 집적회로 소자 및 이의 제조방법 | |
| US8450170B2 (en) | Semiconductor memory device and method of forming the same | |
| US9337151B2 (en) | Semiconductor device | |
| KR101386433B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR20100034565A (ko) | 반도체 소자 및 그 제조방법 | |
| US7733698B2 (en) | Memory device, a non-volatile semiconductor memory device and a method of forming a memory device | |
| US8836074B2 (en) | Semiconductor memory device | |
| KR20130039062A (ko) | 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 | |
| KR20020062435A (ko) | 플래시 메모리소자 및 그 제조방법 | |
| KR20090127007A (ko) | 공유 비트라인을 구비한 비휘발성 메모리 소자 및 그메모리 소자 제조방법 | |
| KR20090070534A (ko) | 플래시 소자 및 그의 제조 방법 | |
| US11973025B2 (en) | Three-dimensional semiconductor memory devices | |
| US20230247832A1 (en) | Semiconductor memory device and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |