KR20120081288A - 저항소자를 구비하는 집적회로 소자 및 이의 제조방법 - Google Patents

저항소자를 구비하는 집적회로 소자 및 이의 제조방법 Download PDF

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KR20120081288A
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Abstract

접촉저항이 감소된 저항패턴을 구비하는 집적회로 소자는 소자분리막의 리세스 부를 매립하는 저항몸체 및 리세스부를 한정하는 소자 분리막의 돌출부 상에 배치되며 저항몸체보다 낮은 전기저항을 갖는 금속 실리사이드 패턴을 구비하는 접속부를 포함하는 저항패턴 및 기판의 활성영역 상에 배치되며 금속 실리사이드 패턴을 구비하는 게이트 패턴을 포함한다. 접속부와 연결되는 저항 접속체 및 활성영역과 연결되는 배선 접속체가 배치된다. 저항패턴의 안정성을 증대시켜 안정적으로 셀 트랜지스터에 기준전압을 인가할 수 있다.

Description

저항소자를 구비하는 집적회로 소자 및 이의 제조방법 {Integrated circuit device having a resistor and method of manufacturing the same}
본 발명은 집적회로 소자 및 이의 제조방법에 관한 것으로서, 보다 상세하게는 저항소자를 구비하는 집적회로 소자 및 이의 제조방법에 관한 것이다.
반도체 산업의 비약적인 발전에 따라 다양한 분야의 전자기기에 집적회로 소자가 이용되고 있다. 집적회로 소자는 트랜지스터, 다이오드, 커패시터 및 저항소자 등이 고밀도로 집적된 회로 소자로서 상기 집적회로 소자가 이용되는 전자기기의 용도에 따라 다양한 크기의 저항이 요구된다.
일반적으로, 상기 저항소자는 집적회로 소자의 배선 구조물보다는 큰 저항이 요구되므로 상기 배선 구조물을 형성하는 저저항 물질은 저항소자의 구성물질로서는 적합하지 않으며, 공정효율을 고려하여 상기 트랜지스터나 다이오드 등과 별개의 공정을 통하여 저항소자를 형성하는 것도 바람직하지 않다.
이에 따라, 상기 저항소자는 일반적으로 반도체 기판의 활성영역에 트랜지스터의 게이트 구조물을 형성하면서 소자분리막 상에 동시에 형성하고 있다. 반도체 소자의 제조공정에 이용되는 물질 중 폴리실리콘은 다양한 불순물을 도핑시킴으로써 비교적 자유로운 저항조절이 가능하므로 폴리실리콘을 이용하여 트랜지스터의 게이트 전극과 상기 저항소자를 동시에 형성하는 것이 일반적이다.
상기 저항소자는 불순물이 도핑된 폴리실리콘 패턴으로 형성되고 상기 폴리실리콘 패턴과 접촉하는 도전성 저항 접속체에 의해 외부의 배선과 연결된다. 따라서, 일반적으로 저항 접속체는 저항소자와의 접촉저항을 줄이기 위해 저저항 금속물질로 형성되고 있다.
그러나, 저항소자의 폴리실리콘과 금속물질이 직접 접촉하는 경우에는 실리사이데이션 반응에 의해 경계면에 보이드가 발생하여 저항소자의 접촉저항(contact resistance, Rc)을 증가시키고 배선과 저항소자와의 전기적 연결을 불안정하게 만드는 요인으로 기능한다. 특히, 폴리실리콘 패턴으로 이루어지는 저항소자의 전체적인 면저항(overall sheet resistance, Rs)은 접촉저항의 크기에 영향을 받으므로 상기 저항 접속체와의 실리사이데이션으로 인한 접촉저항의 변동성에 의해 저항소자의 변동성도 증가하는 문제점이 있다.
특히, 플래시 메모리 소자의 경우 상기 저항소자는 셀 트랜지스터의 프로그래밍, 소거 및 읽기 동작을 수행하기 위한 기준전압을 조절하는 구동회로를 구성하는 필수요소이므로 저항소자의 면저항 변동성이 커지는 것은 플래시 메모리 소자의 동작 안정성을 크게 저하시킨다.
상기 접촉저항 및 이의 변동성의 증가로 인한 소자의 동작 안정성의 저하는 소자의 디자인 룰이 작아질수록 심화되는 경향이므로 저항소자의 시트저항 변동성을 최소화하도록 저항소자와 저항 접속체의 접촉저항을 최소화할 수 있는 새로운 방법이 요구되고 있다.
본 발명은 저항소자와 저항 접속체 사이의 접촉저항을 최소화 할 수 있는 집적회로 소자의 제조방법을 제공한다.
또한, 본 발명은 상기 제조방법에 의해 제조된 집적회로 소자를 제공한다.
본 발명의 일 견지에 따른 집적회로 소자의 제조방법에 따르면, 소자 분리막에 의해 한정되는 활성영역을 구비하는 반도체 기판을 제공한다. 이어서, 상기 소자분리막의 리세스 부에 배치되는 저항몸체 및 상기 리세스부를 한정하는 돌출부 상에 배치되고 상기 저항몸체보다 낮은 전기저항을 갖는 금속 실리사이드 패턴을 구비하는 적어도 하나의 접속부를 포함하는 저항패턴을 형성한다. 상기 활성영역에 배치되며 상기 금속 실리사이드막을 구비하는 게이트 패턴을 형성하고 상기 접속부와 전기적으로 연결되는 저항 접속체를 형성한다.
본 발명의 일 실시예에 의하면, 상기 저항패턴은 다음과 같은 단계를 통하여 형성될 수 있다. 먼저, 상기 활성영역 상에 터널 절연막 패턴 및 부유 게이트(floating gate) 패턴을 형성하고 상기 셀 영역에서는 상기 부유 게이트 패턴의 측면을 노출하도록 라인형상을 갖고 상기 저항영역에서는 벌크 형상을 갖도록 상기 소자분리영역에 소자 분리막을 형성한다. 이어서, 상기 부유 게이트 막 및 상기 소자 분리막 상에 유전막 및 제1 도전막을 적층하고, 상기 활성영역 상의 상기 부유 게이트막을 부분적으로 노출시키는 동안 상기 저항영역 상의 상기 소자 분리막을 부분적으로 제거하여 상기 리세스부를 형성한다. 이어서, 상기 셀 영역 및 주변영역의 표면 프로파일을 따라 제2 도전막을 형성하고, 상기 제2 도전막, 제1 도전막 및 상기 유전막을 패터닝하여 상기 활성영역 상에 예비 게이트 패턴을 형성하고 상기 리세스부 및 상기 돌출부에 각각 예비 저항몸체 및 예비 접속부를 형성한다. 상기 예비 게이트 패턴 및 상기 예비 접속부 상에 금속 실리사이드막을 형성하여 상기 활성영역 상에 위치하는 게이트 패턴과 상기 저항영역에 위치하는 저항패턴을 동시에 형성한다.
일실시예로서, 상기 저항영역 상에 형성된 상기 소자 분리막을 부분적으로 제거하는 단계는 다음과 같이 수행될 수 있다. 상기 활성영역 및 상기 저항영역 상에 형성된 상기 제1 도전막을 부분적으로 노출하는 다수의 개구를 구비하는 제1 마스크 패턴을 상기 제1 도전막 상에 형성하고, 상기 제1 마스크 패턴을 식각 마스크로 이용하는 제1 식각공정을 수행하여 상기 활성영역에서 상기 제1 도전막 및 상기 유전막을 제거하여 상기 부유 게이트 패턴을 부분적으로 노출하는 동안 상기 저항영역에서는 상기 제1 도전막, 상기 유전막 및 상기 소자분리막의 상면을 차례로 제거한다. 따라서, 상기 소자분리막의 상면에 표면이 함몰된 상기 리세스를 형성할 수 있다.
일실시예로서, 상기 제 1 마스크 패턴은 상기 셀 영역의 스트링 선택 트랜지스터에 대응하는 영역의 부유 게이트 패턴을 노출하는 제1 개구, 상기 주변회로 영역의 주변회로 트랜지스터에 대응하는 영역의 부유 게이트 패턴을 노출하는 제2 개구 및 상기 저항영역의 상기 소자분리막 패턴의 중앙부를 노출하는 제3 개구를 구비한다. 이때, 상기 셀 영역에 형성된 상기 제2 도전막은 상기 제1 도전막과 함께 스택 게이트 패턴의 제어 게이트를 형성하며 상기 제1 개구를 통하여 노출된 부유 게이트 패턴과 직접 접촉하는 상기 제2 도전막은 스트링 선택 트랜지스터를 형성하고 상기 제2 개구를 통하여 노출된 부유 게이트 패턴과 직접 접촉하는 상기 제2 도전막은 주변회로 트랜지스터를 형성한다.
일실시예로서, 상기 금속 실리사이드는 다음과 같이 형성될 수 있다. 상기 예비 게이트 패턴 및 예비 저항패턴을 덮는 보호막을 형성하고, 상기 보호막의 상면을 평탄화 시켜 상기 예비 게이트 패턴 및 예비 저항패턴을 구성하는 상기 제2 도전막의 상부를 노출하는 보호막 패턴을 형성한다. 이어서, 노출된 상기 제2 도전막을 덮도록 상기 보호막 패턴 상에 금속막을 형성하고 열처리를 통하여 상기 금속막과 상기 제2 도전막을 반응시켜 상기 제2 도전막의 상부에 금속 실리사이드를 형성한다. 상기 보호막 패턴으로부터 반응하지 않은 금속막을 제거한다.
이때, 상기 보호막을 형성하기 전에. 상기 예비 게이트 패턴 및 상기 예비 저항패턴의 측벽에 스페이서를 형성하고 상기 예비 게이트 패턴 및 상기 예비 저항패턴의 상면, 상기 스페이서 및 상기 터널 절연막 상에 식각 저지막을 더 형성할 수 있다.
상기 보호막은 플라즈마 증강 화학기상증착 공정에 의해 형성되는 테트라 올소 실리케이트막(PETEOS)을 포함한다. 상기 보호막을 평탄화시키는 단계는 화학 기계적 연마(chemical-mechanical polishing, CMP) 공정, 화학증강 연마(chemically enhanced polishing, CEP)공정 및 에치백 공정 중의 어느 하나를 이용하여 수행될 수 있다.
상기 저항 접속체는, 상기 보호막 및 상기 금속 실리사이드막의 상면에 평탄화된 층간절연막을 형성하고 상기 층간절연막을 패터닝하여 상기 저항영역에 형성된 금속 실리사이드막의 상면을 노출하는 개구를 형성한 후 상기 개구를 매립하여 상기 금속 실리사이드막과 전기적으로 연결되는 제1 도전패턴을 형성함으로써 완성될 수 있다.
본 발명의 일 견지에 따른 집적회로 소자는 소자 분리막에 의해 한정되는 활성영역을 구비하는 반도체 기판, 상기 소자분리막의 리세스 부를 매립하는 저항몸체 및 상기 리세스부를 한정하는 상기 소자분리막의 돌출부 상에 배치되며 상기 저항몸체보다 낮은 전기저항을 갖는 금속 실리사이드 패턴을 구비하는 적어도 하나의 접속부를 포함하는 저항패턴, 상기 활성영역 상에 배치되며 상기 금속 실리사이드 패턴을 구비하는 게이트 패턴, 및 상기 접속부와 전기적으로 연결되는 저항 접속체를 포함한다.
일실시예로서, 상기 접속부는 유전막 패턴, 제1 도전막 패턴, 제2 도전막 패턴 및 상기 금속 실리사이드 패턴이 차례로 적층된 적층 구조물을 포함하며 상기 저항몸체는 상기 제2 도전막 패턴을 포함한다. 상기 제1 도전막은 탄소 불순물이 포함된 폴리실리콘(C-doped polysilicon)을 포함하고 상기 제2 도전막 패턴은 인 불순물이 포함된 폴리실리콘(P-doped polysilicon)을 포함한다.
일실시예로서, 상기 제2 도전막 패턴은 상기 접속부와 상기 저항몸체에 연속적으로 걸쳐서 배치되며 상기 접속부와 상기 저항몸체 사이에 800Å 내지 1,000Å의 단차를 갖는다. 또한, 상기 게이트 패턴은 상기 기판의 셀 영역에 적층되는 터널 절연막, 부유 게이트 패턴 및 상기 부유 게이트 패턴 상에 적층되는 상기 유전막 패턴, 제1 도전막 패턴 및 제2 도전막 패턴을 포함한다.
상기와 같은 본 발명에 따르면, 상기 셀 트랜지스터로 기준전압을 인가하기 위한 저항패턴은 저항영역에 배치된 소자분리막의 리세스부에 배치되는 저항몸체 및 상기 리세스부를 한정하는 돌출부에 저항몸체와 단차를 갖도록 배치되고 상부에 금속 실리사이드를 구비하는 저항 접속부를 구비한다. 따라서, 상기 저항몸체의 면저항을 저하시키지 않으면서 저항 접속체와 접촉하는 상기 접속부의 접촉저항을 충분히 저하시킬 수 있다. 이에 따라, 상기 접속부의 접촉저항을 낮추고 저항패턴의 저항을 안정적으로 유지함으로써 상기 셀 트랜지스터로 인가되는 기준전압을 안정적으로 유지할 수 있다.
도 1은 본 발명의 일실시예에 따른 집적회로 소자를 나타내는 평면도이다.
2a는 도 1에 도시된 집적회로 소자를 I-I' 방향으로 절단한 단면도이다.
도 2b는 도 1에 도시된 집적회로 소자를 II-II' 방향으로 절단한 단면도이다.
도 2c는 도 1에 도시된 집적회로 소자를 III-III' 방향으로 절단한 단면도이다.
도 3a 내지 도 12c는 도 1에 도시된 집적회로 소자를 제조하는 방법을 나타내는 단면도들이다.
도 13은 도 1에 도시된 집적회로 소자를 구비하는 집적회로 시스템을 나타내는 개략적인 블록도이다.
도 14는 도 13에 도시된 집적회로 시스템을 구비하는 전자장치를 나타내는 개략적인 블록도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일실시예에 따른 집적회로 소자를 나타내는 평면도이며, 도 2a는 도 1에 도시된 집적회로 소자를 I-I' 방향으로 절단한 단면도이며 도 2b는 도 1에 도시된 집적회로 소자를 II-II' 방향으로 절단한 단면도이다. 도 2c는 도 1에 도시된 집적회로 소자를 III-III' 방향으로 절단한 단면도이다. 본 실시예에서는 플래시 메모리를 구비하는 집적회로 소자가 예시적으로 개시되지만, 이에 한정하는 것이 아니라 다양한 반도체 소자를 구비하는 집적회로 소자에 본원발명이 적용될 수 있음은 자명하다.
도 1 및 도 2a 내지 도 2c를 참조하면, 본 발명의 일실시예에 의한 집적회로 소자(1000)는 소자분리막(102)에 의해 한정되는 활성영역(A)을 구비하는 기판(101) 상에 서로 단차를 갖도록 배치된 저항몸체(191) 및 접속부(192)를 구비하는 저항패턴(190) 및 게이트 패턴(180)을 구비한다. 이때, 상기 저항패턴(190)은 상기 소자분리막(102) 상에 위치하며 상기 게이트 패턴(180)은 상기 기판의 활성영역A) 상에 배치된다. 특히, 상기 게이트 패턴 (180)및 상기 접속부(190)는 상부에 동일한 금속 실리사이드 패턴(115c)을 포함한다.
일실시예로서, 상기 기판(101)은 실리콘 웨이퍼와 같은 반도체 기판을 포함하며 트랜지스터와 같은 반도체 소자가 배치되는 활성영역(A)과 상기 활성영역을 한정하여 서로 인접하는 상기 반도체 소자들을 전기적으로 절연하는 소자 분리막(102)으로 매립된 필드영역(F)을 포함한다.
특히, 데이터의 프로그래밍, 소거 및 읽기 동작을 수행하는 다수의 셀 트랜지스터들은 상기 기판의 셀 영역(101a)에 매트릭스 형상으로 배치되며 상기 셀 트랜지스터들을 구동하기 위한 구동회로 및 상기 셀 트랜지스터를 접지시키기 위한 접지회로를 형성하는 주변 트랜지스터들은 상기 기판의 주변영역(101b)에 배치된다. 상기 주변영역(101b)은 주변 트랜지스터들이 배치되는 주변회로 영역(101b1) 및 상기 구동회로와 연결되어 상기 셀 트랜지스터에 인가되는 기준전압을 조절하는 상기 저항패턴(190)이 배치되는 저항영역(10b2)으로 구분된다.
본 실시예의 경우, 상기 기판의 셀 영역(101a)에 배치되는 상기 활성영역(A)은 제1 방향(x)을 따라 연장하는 라인 형상으로 배치되며 제1 방향을 따라 일정한 간격으로 상기 집적회로 소자의 게이트 패턴(180)들이 배치되며 측부에 상기 집적회로 소자의 소스전극(미도시) 및 드레인 전극(미도시)들이 배치된다. 한편, 상기 게이트 패턴(180)들은 상기 제1 방향과 수직한 제2 방향을 따라 라인형상을 따라 일렬로 연결되어 플래시 메모리 소자의 스트링 선택 라인(SSL), 워드라인(WL) 및 접지 선택라인(GSL)을 형성한다.
또한, 상기 기판의 주변회로 영역(101b1)에는 다수의 상기 주변회로 트랜지스터들이 일렬로 연결되어 상기 스트링 선택 라인, 워드라인 및 접지 선택라인과 전기적으로 연결되는 주변 도전라인(CL)을 형성한다. 상기 주변 도전라인(CL)은 상기 워드라인(WL)으로 데이터 신호를 인가하는 게이트 라인을 포함할 수 있다. 이때, 상기 주변 트랜지스터들은 상기 셀 트랜지스터들보다 넓은 간격을 갖도록 배치될 수 있으며 상기 주변 도전라인(CL)은 집적회로 소자(1000)의 필요에 따라 다양한 방향으로 연장될 수 있다.
상기 저항영역(101b2)에는 벌크 형상의 상기 소자분리막(102) 상에 배치되어 표면으로부터 리세스된 저항몸체(191) 및 상기 저항몸체(191)의 양 단부로부터 돌출되어 외부 배선과 연결된 저항 접속체(191)와 접촉하는 접속부(192)를 구비하는 저항패턴(190)이 배치된다.
일실시예로서, 상기 셀 영역에 배치된 게이트 패턴(180)은 상기 기판의 활성영역(A) 상에 적층된 터널 절연막 패턴(110c), 부유 게이트 패턴(111c), 유전막 패턴(112c), 제어 게이트 패턴을 형성하는 제1 및 제2 도전막 패턴(113c, 114c) 및 상기 제2 도전막 패턴(114c) 상에 배치된 금속 실리사이드 패턴(115c)을 구비하는 스택 게이트 패턴을 포함한다. 특히, 상기 스트링 선택 라인을 구성하는 트랜지스터는 상기 유전막 패턴(112c) 및 제1 도전막 패턴(114c)의 일부를 제거하여 상기 부유 게이트 패턴(111c)과 상기 제2 도전막 패턴(114c)이 직접 접촉한다.
이때, 상기 터널 절연막 패턴(110c) 및 부유 게이트 패턴(111c)은 상기 활성영역 상에서 제1 방향(x)을 따라 연장하는 라인형상으로 배치되며 상기 유전막 패턴(112c), 제1 도전막 패턴(113c) 및 제2 도전막 패턴(114c)은 상기 제2 방향(y)을 따라 연장하는 라인형상으로 배치된다.
상기 소자 분리막(102)은 상기 활성영역에 형성된 트렌치(미도시)를 매립하는 절연막을 포함하며 상기 부유 게이트 패턴(111c)의 측면이 노출되도록 상면이 리세스 되어 배치된다. 특히, 상기 셀 영역(101a)에서는 상기 활성영역(A)과 나란하게 제1 방향을 따라 연장하는 라인형상으로 배치되어 상기 소자분리막(102)은 상기 제2 방향을 따라 상기 활성영역(A)과 교대로 배치된다.
이와 달리, 상기 주변영역(101b)에서는 상기 집적회로 소자(1000)의 소자특성이나 공정 필요성에 따라 다양한 형태의 소자분리막이 배치된다. 예를 들면, 상기 주변회로 영역(101b1)에서는 상기 주변 도전라인(CL)을 한정하는 라인형상의 소자분리막이 배치되는 반면, 상기 저항영역(101b2)에서는 벌크 형태의 소자분리막이 배치되어 상기 저항패턴(190)을 형성하기 위한 베이스를 제공한다.
일실시예로서, 상기 저항영역에 배치된 상기 저항패턴(190)은 상기 제1 방향을 따라 연장하는 라인형상으로 배치되며 상기 저항몸체(191)의 상면과 상기 접속부(192)의 상면은 서로 단차를 갖도록 배치된다.
상기 저항영역(101b2)에 형성되는 상기 벌크 형상의 소자 분리막(102)은 상기 접속부(192)에 대응하는 주변부를 제외한 나머지 영역이 표면으로부터 소정의 깊이(D) 만큼 제거되어 상기 저항몸체(191)가 배치되는 리세스부(104) 및 상기 접속부(192)가 배치되는 돌출부(105)를 구비한다.
상기 돌출부(104)의 상부에는 유전막 패턴(112r), 제1 도전막 패턴(113r), 제2 도전막 패턴(114r) 및 금속 실리사이드 패턴(115r)이 적층된 상기 접속부(192)가 배치되며 상기 리세스부(104)에는 상기 제2 도전막 패턴(114r)으로 구성되는 상기 저항몸체(191)가 배치된다. 즉, 상기 제2 도전막 패턴(114r)은 상기 제1 방향을 따라 연장하는 라인형상으로 배치되어 상기 돌출부(105)의 상부 및 상기 리세스부(104)의 측면 및 바닥면을 따라 연속적으로 배치된다. 구체적으로, 상기 제2 도전막 패턴(115r)은 상기 리세스부(104) 및 상기 돌출부(105)를 구비하는 상기 벌크형상의 소자분리막(102)의 표면 프로파일을 따라 배치되어 상기 돌출부(104)의 상부는 상기 제2 도전막 패턴(115r)에 의해 덮여지고 상기 리세스부(104)는 상기 제2 도전막 패턴(1155)으로 매립된다.
이때, 상기 유전막 패턴(112r), 상기 제1 도전막 패턴(113r) 및 제2 도전막 패턴(114r)은 상기 게이트 패턴(180)을 형성하는 유전막 패턴(112c), 제1 도전막 패턴(113c) 및 제2 도전막 패턴(114c)과 동일한 조성을 갖고 동일한 공정에 형성되는 패턴이지만, 배치되는 위치가 활성영역(A)과 저항영역(101b2)의 소자 분리막(102)으로서 서로 상이하므로 서로 다른 첨자를 사용하여 이를 구별한다. 후술하는 금속 실리사이드 패턴(115r)도 스택 게이트 패턴의 상면에 배치되는 금속 실리사이드 패턴(115c)과 마찬가지 이유에 의해 서로 다른 첨자를 사용하여 구별한다.
상기 활성영역(A)에 배치된 게이트 패턴(180)의 측부에 스페이서(121)가 배치되고 상기 게이트 패턴(180) 사이로 노출되는 터널 절연막 패턴(110) 및 상기 스페이서(121)의 상면에 식각저지막(122)이 위치한다. 상기 게이트 패턴(180) 사이의 이격공간을 매립하도록 보호막 패턴(123)을 형성한다. 이때, 상기 보호막 패턴(123)은 상기 게이트 패턴(180) 및 상기 접속부(192)의 상부에 배치된 제2 도전막 패턴(115)의 측면을 부분적으로 노출시키도록 배치된다. 이에 따라, 상기 저항영역(101b2)에서 상기 리세스부(104)에 매립된 제2 도전막 패턴(115r)인 상기 저항몸체(191)는 상기 보호막 패턴(130)에 의해 덮여지고 상기 돌출부(105)의 상부에 배치된 상기 제2 도전막 패턴(115r)만이 노출된다.
본 실시예의 경우, 상기 리세스는 약 350Å 내지 약 550Å의 깊이(D)를 갖도록 배치된다. 따라서, 상기 돌출부(105)의 상부에 배치된 유전막 패턴(112r) 및 제1 도전막 패턴(113r)을 고려하면, 상기 돌출부(105)와 리세스부(104)에 걸쳐서 배치되는 상기 제2 도전막 패턴(114r)은 약 800Å 내지 약 1,000Å의 단차를 갖는다.
상기 금속 실리사이드 패턴(115r)은 보호막 패턴(123)의 상면으로부터 돌출된 상기 제2 도전막 패턴(114r)의 상부에 배치된다. 따라서, 상기 금속 실리사이드 패턴(115r)은 상기 활성영역(A) 상에 배치되는 게이트 패턴(180)의 상부와 상기 저항영역(101b2) 상에 배치되는 접속부(192)의 상부에 배치된다. 특히, 상기 금속 실리사이드 패턴(115r)은 상기 저항영역(101b2)에서 저항몸체(191)에 영향을 주지 않으면서 상기 접속부(192)의 상부에만 배치될 수 있다. 이에 따라, 상기 저항패턴(190)의 면저항(Rs)을 저하시키지 않으면서 접속부(192)에서의 접촉저항(Rc)을 효과적으로 저하시킬 수 있다. 이에 따라, 접속부(192)에서의 접촉저항(Rc) 증가 및 불균일성으로 인한 저항패턴(190)의 저항 변동성을 효과적으로 줄일 수 있다.
상기 보호막 패턴(123)과 상기 금속 실리사이드 패턴(115r) 상에 상기 활성영역(A) 및 상기 접속부(192)의 상부를 부분적으로 노출하는 개구(미도시)를 구비하는 층간절연막(130)이 위치한다. 상기 층간절연막(130)에 의해 하부의 게이트 패턴(180)이나 상기 저항패턴(190)의 접속부(192)와 같은 하부 도전성 구조물과 상부의 배선 구조물과 같은 상부 도전성 구조물을 전기적으로 구별할 수 있다.
상기 개구의 내부에 상기 접속부(192)와 접촉하는 저항 접속체(150) 및 상기 게이트 패턴(180)이 배치된 활성영역(A)과 접촉하는 배선 접속체(140)가 위치한다. 예를 들면, 상기 배선 접촉체(140)는 상기 기판(101)의 셀 영역에서 상기 스트링 선택 라인(SSL)과 인접한 활성영역과 접촉하는 비트라인 콘택을 포함한다. 본 실시예의 경우, 상기 저항 접속체(150) 및 배선 접속체(140)는 동일한 공정에 의해 형성되어 동일한 물질을 포함한다.
본 실시예의 경우, 상기 제1 도전막 패턴(113c, 113r)은 탄소(carbon)성분이 함유된 폴리실리콘(C-doped poly-silicon)을 포함하며 상기 제2 도전막 패턴(114c, 114r)은 인(phosphorus) 성분이 함유된 폴리실리콘(P-doped poly-silicon)을 포함한다. 이에 따라, 상기 메탈 실리사이드를 형성하기 위한 열처리 공정이 진행되는 동안 하부의 도전성 구조물들이 손상되는 것을 방지하고 실리사이드 공정이 하부로 확산되는 것을 방지할 수 있다.
상기 배선 접속체(140) 및 저항 접속체(150)는 도전성이 우수한 저저항 금속물질을 포함하며 상기 금속 실리사이드 패턴은 상기 접속체의 금속물질을 고려하여 배치될 수 있다. 예를 들면, 상기 배선 접속체나 저항 접속체가 코발트나 니켈을 포함하는 경우에는 상기 금속 실리사이드 패턴은 코발트 실리사이드나 니켈 실리사이드를 포함할 수 있다.
도시하지는 않았지만, 상기 층간절연막(130) 상에 상기 접속체(140, 150)와 접속하는 다양한 배선 구조물(미도시)들을 형성하고 상기 배선 구조물들을 외부와 절연시키는 패시베이션 막(미도시)을 배치함으로써 상기 집적회로 소자를 완성할 수 있다.
본 발명의 일실시예에 의한 집적회로 소자에 의하면, 상기 셀 트랜지스터로 기준전압을 인가하기 위한 저항패턴은 저항영역에 배치된 소자분리막의 리세스부에 배치되는 저항몸체 및 상기 리세스부를 한정하는 돌출부에 저항몸체와 단차를 갖도록 배치되고 상부에 금속 실리사이드를 구비하는 저항 접속부를 구비한다. 따라서, 상기 저항몸체의 면저항을 저하시키지 않으면서 저항 접속체와 접촉하는 상기 접속부의 접촉저항을 충분히 저하시킬 수 있다. 이에 따라, 상기 접속부의 접촉저항을 낮추고 저항패턴의 저항을 안정적으로 유지함으로써 상기 셀 트랜지스터로 인가되는 기준전압을 안정적으로 유지할 수 있다.
이하에서는 도 1에 도시된 집적회로 소자를 제조하는 방법을 상세하게 설명한다. 도 3a 내지 도 12c는 도 1에 도시된 집적회로 소자를 제조하는 방법을 나타내는 단면도들이다. 이하에서, 첨자 a는 도 1의 I-I'선을 따라 절단한 단면도를 나타내며, 첨자 b는 도 1의 II-II'선을 따라 절단한 단면도를 나타낸다. 첨자 c는 도 1의 III-III'선을 따라 절단한 단면도를 나타낸다.
도 1 및 도 3a 내지 도 3c를 참조하면, 기판(101)의 활성영역을 따라 연장하는 터널 절연막 패턴(110c) 및 부유 게이트 패턴(11c)과 상기 활성영역을 한정하는 소자분리막(102)을 형성한다.
상기 기판(101)은 실리콘 웨이퍼와 같은 반도체 기판을 포함하며 트랜지스터와 같은 반도체 소자가 배치되는 활성영역(A)과 상기 활성영역을 한정하여 서로 인접하는 상기 반도체 소자들을 전기적으로 절연하는 소자 분리막(102)으로 매립된 소자분리 영역(F)을 포함한다. 특히, 다수의 셀 트랜지스터들은 상기 기판의 셀 영역(101a)에 매트릭스 형상으로 배치되며 상기 셀 트랜지스터들을 구동하기 위한 구동회로 및 상기 셀 트랜지스터를 접지시키기 위한 접지회로를 형성하는 주변 트랜지스터들은 상기 기판의 주변영역(101b)에 배치된다. 상기 주변영역(101b)은 주변 트랜지스터들이 배치되는 주변회로 영역(101b1) 및 상기 구동회로와 연결되어 상기 셀 트랜지스터에 인가되는 기준전압을 조절하는 상기 저항패턴(190)이 배치되는 저항영역(10b2)으로 구분된다.
상기 기판(101) 상에 터널 절연막(미도시)과 부유 게이트 막(미도시)을 차례로 형성한다. 이어서, 상기 부유 게이트 막 상에 마스크 패턴(미도시)을 형성하고 상기 마스크 패턴을 식각 마스크로 이용하여 상기 부유 게이트막, 상기 터널 절연막 및 상기 기판(101)을 차례대로 제거하여 상기 기판(101)의 소자분리 영역(F)에 트렌치(미도시)를 형성한다. 이때, 상기 트렌치는 상기 셀 영역(101a) 및 주변회로 영역(101b1)에서는 라인형상으로 형성될 수 있고 상기 저항영역(101b2)에서는 일정한 크기의 함몰부로 형성될 수 있다.
이어서, 상기 트렌치를 매립할 정도로 충분한 두께를 갖는 예비 소자 분리막(미도시)을 형성하고 상기 부유 게이트 막의 상면이 노출되도록 예비 소자분리막을 평탄화시킨다. 이에 따라, 상기 예비 소자분리막은 상기 트렌치의 내부에만 잔류하여 상기 활성영역을 한정하는 소자분리막(102)으로 형성되고 상기 터널 절연막 및 부유 게이트 막은 상기 활성영역을 따라 형성되는 터널 절연막 패턴(110c) 및 부유 게이트막 패턴(111c)으로 형성된다. 따라서, 상기 소자분리막(102)과 부유 게이트 패턴(111c)은 자기 정렬공정에 의해 동시에 형성되므로 동일한 평면상에 형성된다.
예를 들면, 상기 터널 절연막 패턴(110c)은 열산화막을 포함하며 상기 부유 게이트 패턴(111c)은 불순물이 함유된 폴리실리콘, 금속 또는 금속 실리사이드의 산화물 이나 질화물을 포함할 수 있다. 또한, 상기 소자분리막(102)은 갭필 특성 및 절연특성이 우수한 USG막이나 고밀도 플라즈마 CVD 산화막을 포함한다.
본 실시예에서는 자기정렬공정에 의해 상기 소자분리막(102)과 터널 절연막 패턴(110c) 및 부유 게이트 패턴(111c)이 동시에 형성되는 것을 개시하고 있지만, 상기 소자분리막(102)과 터널 절연막 패턴(110c) 및 부유 게이트 패턴(111c)은 서로 다른 공정에 의해 개별적으로 형성될 수도 있음은 자명하다. 예를 들면, 상기 기판의 소자분리영역(F)에 형성된 트렌치를 매립하는 소자 분리막(102)을 먼저 형성하고 상기 소자분리막(102) 사이로 노출되는 기판의 활성영역(A)에 상기 터널 절연막 패턴(110c) 및 부유 게이트 패턴(111c)을 형성할 수도 있다.
도시되지는 않았지만, 상기 주변회로 영역(101b1)의 활성영역(A)에도 상기 셀 영역과 동일한 공정에 의해 터널 절연막 패턴 및 부유 게이트 패턴이 형성되는 것은 자명하다. 다만, 상기 셀 영역(101a)에서는 상기 제1 방향을 따라 연장하는 라인형상을 갖도록 소자분리막이 형성되지만, 주변영역(101b)에서는 다양한 형상으로 형성될 수 있다. 예를 들면, 상기 주변회로 영역(101b1)에서는 라인형상을 갖도록 형성되지만, 상기 저항영역(101b2)에서는 상기 함몰부를 매립하는 단일한 벌크 형상으로 형성될 수 있다.
도 1 및 도 4a 내지 도 4c를 참조하면, 상기 부유 게이트 패턴(111c)의 측면이 노출된 기판의 표면 프로파일을 따라 게이트간 유전막(112) 및 제1 도전막(113)을 형성한다.
일실시예로서, 상기 주변영역(101b)을 덮고 상기 셀 영역(101a)만 노출하는 셀 마스크 패턴(미도시)을 상기 부유 게이트 패턴(111c) 및 상기 소자 분리막(102) 상에 형성하고 상기 셀 마스크 패턴을 식각 마스크로 이용하여 상기 셀 영역에 배치된 소자 분리막(102)을 부분적으로 제거한다. 이에 따라, 상기 셀 영역(101a)에서 소자분리막(102)의 상면은 부유 게이트 패턴(111c)의 상면보다 낮게 위치하여 상기 부유 게이트 패턴(111c)의 측면이 노출된다. 상기 게이트 간 유전막(112)과 부유 게이트 패턴(111c) 사이의 접촉면적을 확대하여 유전율을 높일 수 있다.
상기 셀 마스크 패턴에 의해 상기 저항영역(101b2)에 배치된 소자 분리막(102)은 제거되지 않으므로 셀 영역에 배치된 소자 분리막(102)의 상면보다 높게 위치하게 된다.
예를 들면, 상기 부유 게이트 패턴(111c)은 폴리실리콘을 포함하고 상기 소자분리막(102)이 산화막을 포함하는 경우에는 폴리실리콘과 산화막에 대하여 식각 선택비가 우수한 HF 수용액을 에천트로 이용하는 습식식각에 의해 상기 소자 분리막(102)을 부분적으로 제거할 수 있다.
이어서, 상기 셀 마스크 패턴을 제거하고 상기 부유 게이트 패턴(111c) 및 상기 소자분리막(102)의 상면에 게이트간 유전막(112) 및 제1 도전막(113)을 차례대로 형성한다.
상기 유전막(112)은 상기 터널 절연막 패턴(110c)보다 유전율이 큰 ONO막(실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막)이나 알루미늄 산화막, 하프늄 산화막, 하프늄 알루미늄 산화막 및 지르코늄 산화막 등과 같은 고유전막(high-k dielectric layer)을 포함한다. 상기 제1 도전막(113)은 탄소 성분이 불순물로 함유된 폴리실리콘(C-doped poly-silicon)을 포함할 수 있다.
도 1 및 도 5a 내지 도 5c를 참조하면, 상기 제1 도전막(113)의 상면에 제1 마스크 패턴(172)을 형성한다. 이때, 상기 제1 마스크 패턴(172)은 셀 영역의 스트링 선택 라인이 배치되는 활성영역의 제1 도전막(113)을 부분적으로 노출하는 제1 개구(172a), 저항영역(101b2)에 형성된 상기 제1 도전막(113)을 부분적으로 노출하는 제2 개구(172b) 및 주변회로 영역(101b1)에 형성된 상기 제1 도전막(113)을 전부 노출하는 제3 개구(미도시)를 포함한다. 상기 제1 마스크 패턴(172)은 포토레지스트 패턴을 포함한다.
도 1 및 도 6a 내지 도 6c를 참조하면, 상기 제1 마스크 패턴(172)을 식각 마스크로 이용하는 식각공정을 수행하여 상기 제1 개구(172a), 제2 개구(172b) 및 제3 개구를 통하여 노출된 제1 도전막(113) 및 게이트간 유전막(112)을 제거한다. 이에 따라, 상기 셀 영역(101a)에서는 선택 트랜지스터로 형성될 영역에 상기 제1 개구(172a)와 연통하는 버팅 홀(butting hole, 182a)을 형성하고 상기 주변회로 영역(101b1)에서는 상기 제3 개구를 통하여 상기 부유 게이트 패턴(111c)의 전면(whole surface)이 노출된다.
특히, 상기 저항영역(101b2)에서는 상기 제2 개구(172b)를 통하여 노출된 제1 도전막(113) 및 게이트간 유전막(112)을 제거한 후 추가적으로 상기 소자분리막(102)을 더 제거하여 리세스부(104)를 형성한다. 따라서, 상기 리세스부(104)의 상부에는 상기 제2 개구(172b)와 연통하는 함몰공간(182b)이 형성되며 상기 함몰공간(182b)을 한정하는 상기 소자분리막(102)의 주변부는 상기 리세스부(104)와 비교하여 상대적으로 돌출된 돌출부(105)를 형성한다.
따라서, 상기 돌출부(105)의 상면에는 상기 게이트간 유전막(102) 및 상기 제1 도전막(103)이 잔류하여 적층되며 상기 리세스부(104)를 통하여 소자분리막(102)인 노출된다.
본 실시예에 있어서, 상기 소자분리막(102)은 표면으로부터 약 350Å 내지 약 550Å의 깊이(d)를 갖도록 제거되어 상기 리세스(104)는 상기 바닥면으로부터 약 350Å 내지 약 550Å의 깊이를 갖도록 형성된다.
상기 소자분리막(102)에 대한 식각은 상기 부유 게이트 패턴(111c)에 대한 식각 선택비가 높은 식각공정을 이용하여 수행되므로 상기 저항영역(101b2)에서 상기 제2 개구(172b)를 통하여 노출된 상기 소자분리막(102)을 제거하는 동안 상기 셀영역(101a) 및 상기 주변회로 영역(101b1)에서 상기 제1 개구(172a) 및 제3 개구를 통하여 노출된 부유 게이트 패턴(111c)은 거의 식각되지 않는다. 그러나, 상기 리세스의 깊이(d)가 550Å을 초과할 정도로 상기 소자분리막(102)이 제거되는 경우에는 상기 셀 영역 및 주변회로 영역에서 노출된 부유 게이트 패턴(111c)도 손상될 수 있으므로 상기 리세스의 높이는 약 550Å을 초과하지 않는 것이 바람직하다. 또한, 상기 리세스(104)의 깊이(d)가 약 350Å보다 작은 경우에는 상기 리세스(104)와 상기 돌출부(105)의 단차가 충분하지 않아 후속하는 실리사이드 공정에 의해 저항몸체도 실리사이데이션이 발행할 위험이 있다. 따라서, 상기 리세스(104)의 깊이(d)는 약 350Å 내지 약 550Å의 범위를 갖도록 형성된다.
이에 따라, 상기 게이트 간 유전막(112) 및 상기 제1 도전막(113)은 각각 약 150Å 및 약 300Å의 두께를 갖는 경우, 상기 리세스부(104)의 바닥면과 상기 제1 도전막(113)의 상면 사이의 단차(D)는 약 800Å 내지 약 1,000Å의 범위를 가질 수 있다. 상기 단차(D)는 게이트간 유전막(112) 및 제1 도전막(113)의 두께에 따라 상이할 수 있음은 자명하다.
도 1 및 도 7a 내지 도 7c를 참조하면, 상기 제1 마스크 패턴(172)을 제거하고 상기 기판(101)의 전면에 제2 도전막(114)을 형성한다.
일실시예로서, 상기 제1 도전막의 상면에 상기 버팅 홀(182a) 및 함몰공간(182b)을 매립하기에 충분한 정도의 두께를 갖도록 제1 도전막을 형성하고 상부를 평탄화시킨다.
이에 따라, 상기 스트링 선택 트랜지스터 영역에서는 상기 버팅 홀(182a)을 통하여 부유 게이트 패턴(111c)과 접촉하고 상기 셀 영역의 나머지 부분에서는 상기 제1 도전막(113) 상에 제2 도전막(114)이 형성된다. 또한, 상기 주변회로 영역(101b1)에서는 상기 부유 게이트 패턴(111c)의 전면이 노출되므로 상기 제2 도전막(114)은 상기 부유 게이트 패턴(111c) 상에 적층된다. 상기 저항영역(101b2)에서는 상기 제2 도전막(114)은 상기 리세스부(104)와 상기 돌출부(105)의 프로파일을 따라 동일한 단차(D)를 가지면서 상기 리세스(104)의 바닥면과 상기 돌출부(105)에 형성된 제1 도전막(113)의 상면과 측면 및 상기 게이트간 유전막(113)의 측면에 형성된다.
예를 들면, 상기 제2 도저막(114)은 인(phosphorus) 성분이 불순물로 함유된 폴리실리콘(P-doped poly-silicon)을 포함한다. 상기 제2 도전막(114)은 셀 영역에서는 스택 게이트의 상부를 형성하는 제어 게이트 전극의 도전성을 개선하고 저항영역에서는 후속하는 실리사이드 공정에서 하부 막질로의 실리사이드 확산을 방지할 수 있다.
또한, 상기 제2 도전막(114)은 상기 기판(101)의 전면을 통하여 균일하게 형성되므로 상기 리세스(104)에 의한 소자 분리막(102)의 단차(D)는 동일하게 유지된다.
도 1 및 도 8a 내지 도 8c를 참조하면, 상기 제2 도전막 상(114) 상에 제2 마스크 패턴(174)을 형성하고 상기 제2 마스크 패턴을 식각 마스크로 이용하는 식각 공정을 수행하여 상기 활성영역(A) 및 저항영역(101b2)에 각각 예비 게이트 패턴(180a)과 예비 저항패턴(190a)을 각각 형성한다.
일실시예로서, 상기 제2 마스크 패턴(174)은 셀 영역(101a)의 제2 도전막(114)을 노출하는 제4 개구(미도시), 상기 주변회로 영역(101b1)의 제2 도전막(114)을 노출하는 제5 개구(미도시) 및 상기 저항영역(102b2)의 제2 도전막(114)을 노출하는 제6 개구를 구비한다. 예를 들면, 상기 제1 개구는 상기 활성영역(A)과 수직한 제2 방향(y)을 따라 라인형상을 갖는 트렌치 형상을 갖도록 형성되고 상기 제2 개구는 상기 제1 방향 또는 제2 방향을 따라 라인형상을 갖는 트렌치 형상을 갖도록 형성되며 상기 제3 개구는 상기 제1 방향을 따라 라인형상을 갖는 트렌치 형상으로 형성될 수 있다.
본 실시예의 경우, 상기 제2 마스크 패턴(174)은 후속공정에서 상기 게이트 패턴의 상부에 배치되는 게이트 마스크 또는 상기 게이트 마스크 및 게이트 마스크 상부에 적층된 포토 마스크의 이중막을 포함할 수 있다. 상기 제2 마스크 패턴(174)은 상기 제2 도전막(114)에 대하여 식각 선택비를 갖는 실리콘 질화물을 포함할 수 있다.
상기 제2 마스크 패턴(174)을 식각 마스크로 이용하여 상기 제2 도전막(114), 제1 도전막(113), 게이트간 유전막(112) 및 부유 게이트 패턴(111c)을 차례로 식각하여 상기 활성영역에 예비 게이트 패턴(180a)을 형성하고 상기 저항영역(101b2)에 예비 저항패턴(190a)을 형성한다.
상기 셀 영역(101a)에서는 상기 제2 방향(y)을 따라 터널 절연막(110c)이 노출되도록 상기 제2 도전막(114), 제1 도전막(113), 게이트간 유전막(112) 및 부유 게이트 패턴(111c)을 제거하여 상기 부유 게이트 패턴(111c)은 제1 방향을 따라 일정한 간격으로 이격되어 배치되는 스택 게이트 구조물의 부유 게이트로 형성하고 상기 게이트간 유전막(112) 및 상기 제1 및 제2 도전막(113, 114)은 제2 방향을 따라 라인형상으로 제거되어 각각 셀 영역의 유전막 패턴(112c)과 셀 영역의 제1 및 제2 도전막 패턴(113c, 114c)으로 형성한다. 따라서, 상기 셀 영역에서는 상기 부유 게이트(111c), 유전막 패턴(112c), 제1 및 제2 도전막 패턴(113c, 114c)이 적층된 스택 게이트 구조물이 상기 예비 게이트 패턴(180a)으로 형성된다.
상기 주변회로 영역(101b1)에서는 일정한 방향을 따라 터널 절연막(110c)이 노출되도록 상기 부유 게이트 패턴(111c) 및 상기 제2 도전막(114)을 제거하여 부유 게이트 패턴(111c)은 일정한 간격으로 이격되어 배치되는 주변회로 트랜지스터의 하부 게이트 구조물로 형성하고 상기 제2 도전막(114)은 일정한 방향을 따라 라인형상을 갖는 제2 도전막 패턴(114c)으로 형성한다. 따라서, 상기 주변회로 영역(101b1)에서는 상기 부유 게이트(111c) 및 제2 도전막 패턴(114c)이 적층된 주변회로 트랜지스터 구조물이 상기 예비 게이트 패턴(180a)으로 형성된다.
상기 저항영역(101b2)에서는 상기 제1 방향(x)을 따라 상기 소자분리막(102)의 표면이 노출되도록 상기 제2 도전막(114), 제1 도전막(113), 게이트간 유전막(112)을 제거한다. 이에 따라, 상기 소자분리막(102) 상에 제1 방향을 따라 연장하는 라인형상을 가지며 상기 리세스부(104) 및 돌출부(105)의 표면 프로파일을 따라 예비 저항패턴(190a)이 형성된다.
본 실시예의 경우, 상기 게이트간 유전막(112) 및 상기 제1 도전막(113)은 제1 방향(x)을 따라 라인형상으로 제거되어 상기 돌출부(105) 상에만 잔류하는 저항영역의 유전막 패턴(112r)과 제1 도전막 패턴(113r)으로 형성된다. 한편, 상기 제2 도전막(114)은 상기 돌출부(105) 및 상기 리세스부(104)를 따라 연속적인 라인형상 갖는 제2 도전막 패턴(114r)으로 형성된다.
상기 예비 저항패턴(190a)은 상기 리세스부에 형성되는 상기 제2 도전막 패턴(114r)을 구비하는 예비 저항몸체(191a) 및 상기 돌출부(105)에 적층되는 유전막 패턴(112r)과 제1 및 제2 도전막 패턴(113r, 114r)을 구비하는 예비 접속부(192a)로 형성된다.
이어서, 상기 예비 게이트 패턴(180a) 및 예비 저항패턴(190a)의 측부에 스페이서(121)를 형성하고 상기 스페이서(121) 및 노출된 상기 터널 절연막(110c) 및 소자분리막(102)의 표면에 식각 저지막(122)을 형성한다. 상기 스페이서(121)는 절연성이 우수한 실리콘 산화막을 포함하며 상기 식각 저지막(122)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
도 1 및 도 9a 내지 도 9c를 참조하면, 상기 식각 저지막(122)이 형성된 상기 예비 게이트 패턴(180a) 및 예비 저항패턴(190a) 사이의 이격공간을 매립하는 보호막 패턴(123)을 형성한다.
일실시예로서, 상기 예비 게이트 패턴(180a) 및 예비 저항패턴(190a) 이 형성된 기판의 상면에 예비 게이트 패턴(180a) 및 예비 저항패턴(190a) 사이의 이격공간을 매립하기에 충분한 두께를 갖도록 보호막(미도시)을 형성하고 상기 보호막의 상부를 평탄화시켜 예비 게이트 패턴(180a) 및 예비 저항패턴(190a)의 상면에 형성된 제2 마스크 패턴(174)을 노출시킨다.
이에 따라, 상기 제2 마스크 패턴(174)과 동일한 표면을 서로 공유하도록 평탄한 상면을 구비하고 상기 예비 게이트 패턴(180a) 및 예비 저항패턴(190a) 사이의 이격공간을 매립하는 보호막 패턴(123)이 형성된다.
상기 보호막은 갭필특성 및 절연특성이 우수한 플라즈마 증강 화학 기상증착공정에 의한 테트라 에틸 올소 실리케이트막(PETEOS막)을 포함한다. 이에 따라, 상기 게이트 패턴과 저항패턴 사이의 이격공간을 충분히 매립하면서 인접하는 패턴들을 전기적으로 절연할 수 있다. 상기 보호막에 대한 평탄화 공정은 화학 기계적 연마(CMP)공정이나 에치백 공정에 의해 수행될 수 있다.
도 1 및 도 10a 내지 도 10c를 참조하면, 상기 예비 게이트 패턴(180a)의 상부에 형성된 제2 도전막 패턴(114c) 및 상기 예비 접속부(192a)의 상부에 형성된 제2 도전막 패턴(114r)을 부분적으로 노출시킨다.
일실시예로서, 상기 보호막 패턴(123)에 의해 평탄화된 표면을 갖는 기판으로부터 상기 보호막 패턴(123) 및 식각 저지막(122)의 일부, 게이트 마스크 역할을 하는 상기 제2 마스크 패턴(174) 및 상기 스페이서(121)의 일부를 제거한다. 이에 따라, 상기 활성영역(A) 및 상기 저항영역(101b2)에서 상기 제2 도전막 패턴이 부분적으로 노출된다.
예를 들면, 상기 보호막 패턴(123), 식각 저지막(122), 제2 마스크 패턴(174) 및 스페이서(121)는 화학 기계적 연마(chemical-mechanical polishing, CMP) 공정, 화학증강 연마(chemically enhanced polishing, CEP)공정 및 에치백 공정과 같은 연마공정이나 건식 또는 습식의 식각공정에 의해 제거될 수 있다.
이에 따라, 상기 예비 게이트 패턴(180a)의 이격공간은 여전히 보호막 패턴(123), 식각 저지막(122) 및 스페이서(121)의해 매립되며 상기 예비 접속부(192a) 사이의 함몰공간은 여전히 보호막 패턴(123), 식각저지막(122) 및 제2 마스크 패턴(174)에 의해 매립된다. 따라서, 상기 리세스부(104)에 배치된 상기 제2 도전막 패턴(114r)은 보호막 패턴(123), 식각저지막(122) 및 제2 마스크 패턴(174)으로 덮여 있다.
도 1 및 도 11a 내지 도 11c를 참조하면, 노출된 상기 제2 도전막 패턴(114c, 114r)의 상면에 금속 실리사이드막 패턴(115c, 115r)을 형성한다.
평탄화된 표면으로부터 돌출된 제2 도전막 패턴을 구비하는 상기 기판(101)의 상면에 표면 프로파일을 따라 금속막(미도시)을 형성한다. 따라서, 상기 활성영역에서 상기 금속막은 노출된 상기 제2 도전막 패턴(114c)의 상부를 감싸고 상기 보호막 패턴(123), 식각 저지막(122) 및 스페이서(121) 상에 형성되며 상기 저항영역에서 노출된 상기 제2 도전막 패턴(114r)의 상부를 감싸고 상기 보호막 패턴(123), 상기 식각저지막(122) 및 상기 제2 마스크 패턴(174)의 상면에 형성된다.
예를 들면, 상기 금속막은 코발트, 니켈, 텅스텐, 알루미늄, 티탄늄, 탄탈륨과 같은 저저항 금속물질을 포함할 수 있다.
이어서, 상기 금속막에 대하여 열처리 공정을 수행하여 상기 금속막과 상기 노출된 제2 도전막 패턴 사이에 실리사이드 반응을 진행시킨다. 상기 제2 도전막 패턴은 폴리실리콘을 포함하는 물질로 이루어지고 상기 보호막 패턴(123), 식각 저지막(122), 스페이서(121) 및 제2 마스크 패턴(174)은 산화물 또는 질화물로 이루어지므로 제2 도전막 패턴(114c, 114r)의 상부에서만 실리사이드 반응이 진행된다. 상기 열처리 공정으로서 급속 열처리 공정(rapid thermal process, RTP)을 이용할 수 있다. 따라서, 노출된 상기 제2 도전막 패턴(114c, 114r)의 상부는 상기 금속막과 반응하여 각각 활성영역 및 저항영역에서 금속 실리사이드 패턴(115c, 115r)으로 형성된다.
이에 따라, 상기 활성영역(A)에 형성된 예비 게이트 패턴(180a)은 부유 게이트 패턴(111c), 유전막 패턴(112c), 제1 및 제2 도전막 패턴(113c, 114c) 및 금속 실리사이드 패턴(115c)이 적층된 게이트 패턴(180)으로 형성된다. 한편, 상기 저항영역에 형성된 예비 접속부(192a)는 상기 소자분리막(102) 상에 적층된 유전막 패턴(112r), 제1 도전막 패턴(113r), 제2 도전막 패턴(114r) 및 상기 금속 실리사이드 패턴(115r)이 적층된 접속부(192)로 형성되고, 상기 리세스(104)에 형성된 제2 도전막 패턴(104r)으로 구성된 상기 예비 저항몸체(191a)는 상부에 배치된 보호막 패턴(123), 식각 저지막(122) 및 상기 제2 마스크 패턴(174)에 의해 상기 실리사이데이션 공정으로부터 보호된다. 따라서, 상기 실리사이드 공정에 의해 상기 예비 저항몸체(191a)의 전기 저항은 손상되지 않고 저항몸체(191)로 형성된다.
이어서, 상기 제2 도전막 패턴(114c, 114r)과 반응하지 않고 상기 보호막 패턴(123), 상기 식각 저지막(122), 스페이서(121) 및 상기 제2 마스크 패턴(174) 상에 잔류하는 상기 금속막은 제거한다.
상기 셀 영역에 형성된 제1 및 제2 도전막 패턴(113c, 114c)과 금속 실리사이드 패턴(115c)은 상기 제2 방향을 따라 연장하여 플래시 메모리 소자의 워드라인, 스트링 선택 라인 및 접지 선택라인을 형성한다. 상기 저항영역에 형성된 유전막 패턴(112r), 제1 및 제2 도전막 패턴(113r, 114r) 및 금속 실리사이드 패턴은 상기 소자분리막(102)의 돌출부(105) 상에서 저항 접속부(191)를 형성하고 상기 리세스부에 형성된 상기 제2 도전막 패턴(114r)은 저항몸체(192)를 형성한다.
도 1 및 도 12a 내지 도 12c를 참조하면, 상기 금속 실리사이드 패턴(115c, 115r) 및 상기 보호막 패턴(123)의 상면에 층간절연막(130)을 형성하고 상기 층간절연막을 관통하는 배선 접속체(140) 및 저항 접속체(150)를 형성한다.
상기 금속 실리사이드 패턴(115c, 115r)과 상기 금속 실리사이드 패턴(115c, 115r) 사이에 형성된 보호막 패턴(123), 식각저지막(122), 및 제2 마스크 패턴(174)을 덮고 충분한 두께를 갖는 예비 층간 절연막(미도시)을 형성하고 상기 예비 층간절연막의 상부를 평탄화시켜 상기 층간절연막(130)을 형성한다.
이어서, 상기 층간절연막(130)은 상기 활성영역(A)의 일부에 대응하는 보호막 패턴(123)의 상면을 노출하는 제1 홀(132) 및 상기 저항 접속부(192)에 형성된 상기 금속 실리사이드(115r)의 상면을 노출하는 제2 홀(134)을 구비한다. 상기 제1 홀(132)을 통하여 노출된 상기 보호막 패턴(123) 및 그 하부의 터널 절연막(110c)은 식각되어 활성영역의 기판 표면을 노출하는 콘택 홀(123a)을 형성한다. 이때, 상기 식각저지막(122)에 의해 상기 기판(101)에 대한 과식각이 방지될 수 있다.
증착 및 평탄화 공정에 의해 상기 제1 홀 및 상기 콘택 홀(123a)을 도전패턴으로 매립하여 배선 접속체(140)를 형성하고 상기 제2 개구(134)를 상기 도전패턴으로 매립하여 저항 접속체(150)를 형성한다.
이때, 상기 도전패턴은 상기 금속 실리사이드를 구성하는 금속물질과 동일한 금속물질을 포함할 수 있다. 예를 들면, 상기 금속 실리사이드 패턴이 코발트 실리사이드를 포함하는 경우에는 상기 배선 접속체(140) 및 저항 접속체(150)는 코발트로 형성될 수 있다. 본 실시예의 경우, 상기 배선 접속체(140)는 상기 스트링 선택 트랜지스터와 인접하게 배치되는 비트라인 콘택 플러그를 포함할 수 있다.
이에 따라, 상기 저항영역에서 상기 저항 접속체(150)와 상기 저항 접속부(192)는 동일한 금속물질을 포함하는 금속패턴과 금속 실리사이드로 구성되어 저항 접속체(150)와 저항 접속부(192)의 접속 안정성을 높고 접촉저항을 저하시킬 수 있다. 따라서, 상기 저항패턴(190)의 저항을 안정적으로 유지함으로써 상기 셀 트랜지스터로 기준전압을 안정적으로 인가할 수 있다.
이후, 상기 층간절연막의 상부에 소자의 필요에 따른 추가적인 배선 구조물을 형성하고 상기 배선 구조물을 외부로부터 보호하는 패시베이션 막(미도시)을 형성함으로써 상기 집적회로 소자(1000)를 완성할 수 있다.
도 13은 도 1에 도시된 집적회로 소자를 구비하는 집적회로 시스템을 나타내는 개략적인 블록도이다.
도 13을 참조하면, 본 발명의 일실시예에 의한 집적회로 시스템(2000)은 도 1에 도시된 집적회로 소자(1000)와 상기 집적회로 소자를 제어하기 위한 외부 마이크로프로세서(1100)를 포함한다.
상기 집적회로 소자(1000)는 셀 영역(400)에 다수의 셀 트랜지스터들이 매트릭스 형태로 배열되며 상기 셀 트랜지스터를 구동하기 위한 다수의 주변회로들이 상기 셀 영역(400)을 둘러싸는 주변영역에 배치된다. 예를 들면, 어드레스 디코더(500), 로우 및 칼럼 디코더(600, 700)와 제어회로(800) 및 입출력 회로(900) 등이 상기 주변영역에 배치된다. 상기 제어회로(800) 및 입출력 회로(900)에는 저항몸체와 단차를 갖도록 배치되고 상부에 금속 실리사이드 패턴이 형성된 저항 접속부를 구비하여 기준전압을 안정적으로 인가할 수 있다.
상기 집적회로 소자(1000)는 메모리 컨트롤러인 마이므로프로세서(1100)에 의해 제어된다. 상기 마이크로프로세서(1100)는 어드레스 신호, 입출력 신호 기타 다양한 제어신호를 통하여 상기 집적회로 소자와 데이터를 교환할 수 있다.
상기 집적회로 시스템(2000)은 응용되는 집적회로 시스템의 특징에 따라서 추가적인 회로 및 제어신호들이 공급될 수 있으며 이를 위하여 당업자에게 자명한 범위 내에서 변형될 수 있음은 자명하다.
도 14는 본 발명의 일실시예에 따라 도 13에 도시된 집적회로 시스템을 구비하는 전자장치를 나타내는 개략적인 블록도이다.
예를 들면, 상기 전자장치(3000)는 도 13에 도시된 집적회로 시스템(2000)을 구비하는 메모리 유닛(2110)과 상기 메모리 유닛(2110)을 제어하기 위한 프로세서 유닛(2120)을 구비하는 데이터 처리장치(2100) 및 상기 데이터 처리 장치와 연결된 입출력 장치(2200, 2300) 및 저장장치(2400)를 구비한다.
상기 메모리 유닛(2110)은 도 13에 도시된 집적회로 시스템을 포함하여 안정적인 기준신호를 인가할 수 있으며 이에 따라 셀 트랜지스터를 안정적으로 구동할 수 있다. 상기 프로세서 유닛(2120)은 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러 등 다양한 디지털 신호처리수단을 포함하여 상기 입출력 장치 및 저장장치와 상기 메모리 유닛(2120)을 제어한다.
상기 메모리 유닛(2110)과 프로세서 유닛(2120)은 별개로 형성되어 전기적으로 연결될 수도 있지만, 단일한 집적회로를 구성하도록 패키지화 하여 프로세서와 메모리 유닛 사이의 통신시간을 줄일 수 있다.
본 실시예에서 상기 메모리 유닛(2110)은 예시적으로 본 발명에 의한 집적회로 소자로서 플래시 메모리 소자를 포함하는 것으로 개시되지만, 이외에 대림소자나 노아형 플래시 메모리 소자와 같이 다른 메모리 소자를 구비할 수 있음은 자명하다.
상기 입출력 장치(2200, 2300는 키패드, 키보드, 모니터 및 평판 디스플레이 장치 등을 포함할 수 있다. 또한, 상기 전자장치(3000)는 모뎀, 드라이브 카드, 추가 저장장치 등과 같이 선택적으로 다른 유저 인터페이스장치를 더 구비할 수 있음은 자명하다.
상기 전자장치(3000)는 데스크 탑 컴퓨터, 노트북 컴퓨터 및 태블릿 컴퓨터 등과 같은 컴퓨터 시스템이나 무선전화기, 휴대폰, 스마트 폰, PDA, 디지털 음악 재생기, 통신 인터페이스 프로토콜 등과 같은 휴대용 전자기기나 무선통신 기기에 적용될 수 있다.
본 발명의 실시예들에 따르면, 저항영역에 배치되는 벌크 형상의 소자분리막의 표면에 리세스와 상기 리세스를 한정하는 돌출부를 형성하고 상기 리세스 상에 저항몸체를 배치하고 상기 돌출부 상에는 상기 저항몸체보다 돌출되어 배치되고 상부에 금속 실리사이드 패턴을 배치함으로써 저항패턴과 저항 접속체의 경계면에서 접촉저항을 낮추고 접촉과정에서의 저항 변동요인을 줄일 수 있다. 이에 따라, 상기 저항패턴의 면저항을 안정적으로 유지할 수 있고 셀 트랜지스터에 인가되는 기준전압을 일정하게 유지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
101 ; 기판 102 : 소자분리막
111c : 부유 게이트 패턴 112c, 112r: 유전막 패턴
113c,113r : 제1 도전막 패턴 114r, 114r : 제2 도전막 패턴
115c, 115r : 금속 실리사이드 패턴 121 :스페이서
122 : 식각 저지막 123 : 보호막 패턴
130: 층간절연막 140: 배선 접속체
150: 저항 접속체 180: 게이트 패턴
190: 저항 패턴 1000: 집적회로 소자

Claims (10)

  1. 소자 분리막에 의해 한정되는 활성영역을 구비하는 반도체 기판을 제공하는 단계;
    상기 소자분리막의 리세스 부에 배치되는 저항몸체 및 상기 리세스부를 한정하는 돌출부 상에 배치되고 상기 저항몸체보다 낮은 전기저항을 갖는 금속 실리사이드 패턴을 구비하는 적어도 하나의 접속부를 포함하는 저항패턴을 형성하는 단계;
    상기 활성영역에 배치되며 상기 금속 실리사이드막을 구비하는 게이트 패턴을 형성하는 단계; 및
    상기 접속부와 전기적으로 연결되는 저항 접속체를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 저항패턴 및 상기 게이트 패턴은 동시에 형성되며 상기 게이트 패턴은 상기 기판의 셀 영역(cell area) 및 상기 게이트 패턴과 전기적으로 연결되는 주변회로가 배치되는 상기 기판의 주변영역(peripheral area)에 배치되고 상기 저항패턴은 상기 주변영역의 일부인 저항영역(resistor area) 상에 배치되는 것을 특징으로 하는 집적회로 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 저항패턴을 형성하는 단계는,
    상기 활성영역 상에 터널 절연막 패턴 및 부유 게이트(floating gate) 패턴을 형성하고 상기 셀 영역에서는 상기 부유 게이트 패턴의 측면을 노출하도록 라인형상을 갖고 상기 저항영역에서는 벌크 형상을 갖도록 상기 소자분리영역에 소자 분리막을 형성하는 단계;
    상기 부유 게이트 막 및 상기 소자 분리막 상에 유전막 및 제1 도전막을 적층하는 단계;
    상기 활성영역 상의 상기 부유 게이트막을 부분적으로 노출시키는 동안 상기 저항영역 상의 상기 소자 분리막을 부분적으로 제거하여 상기 리세스부를 형성하는 단계;
    상기 셀 영역 및 주변영역의 표면 프로파일을 따라 제2 도전막을 형성하는 단계;
    상기 제2 도전막, 제1 도전막 및 상기 유전막을 패터닝하여 상기 활성영역 상에 예비 게이트 패턴을 형성하고 상기 리세스부 및 상기 돌출부에 각각 예비 저항몸체 및 예비 접속부를 형성하는 단계; 및
    상기 예비 게이트 패턴 및 상기 예비 접속부 상에 금속 실리사이드막을 형성하여 상기 활성영역 상에 위치하는 게이트 패턴과 상기 저항영역에 위치하는 저항패턴을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 저항영역 상에 형성된 상기 소자 분리막을 부분적으로 제거하는 단계는,
    상기 활성영역 및 상기 저항영역 상에 형성된 상기 제1 도전막을 부분적으로 노출하는 다수의 개구를 구비하는 제1 마스크 패턴을 상기 제1 도전막 상에 형성하는 단계; 및
    상기 제1 마스크 패턴을 식각 마스크로 이용하는 제1 식각공정을 수행하여 상기 활성영역에서 상기 제1 도전막 및 상기 유전막을 제거하여 상기 부유 게이트 패턴을 부분적으로 노출하는 동안 상기 저항영역에서는 상기 제1 도전막, 상기 유전막 및 상기 소자분리막의 상면을 차례로 제거하여 상기 소자분리막의 상면에 상기 리세스를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 제 1 마스크 패턴은 상기 셀 영역의 스트링 선택 트랜지스터에 대응하는 영역의 부유 게이트 패턴을 노출하는 제1 개구, 상기 주변회로 영역의 주변회로 트랜지스터에 대응하는 영역의 부유 게이트 패턴을 노출하는 제2 개구 및 상기 저항영역의 상기 소자분리막 패턴의 중앙부를 노출하는 제3 개구를 구비하는 것을 특징으로 하는 집적회로 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 셀 영역에 형성된 상기 제2 도전막은 상기 제1 도전막과 함께 스택 게이트 패턴의 제어 게이트를 형성하며 상기 제1 개구를 통하여 노출된 부유 게이트 패턴과 직접 접촉하는 상기 제2 도전막은 스트링 선택 트랜지스터를 형성하고 상기 제2 개구를 통하여 노출된 부유 게이트 패턴과 직접 접촉하는 상기 제2 도전막은 주변회로 트랜지스터를 형성하는 것을 특징으로 하는 집적회로 소자의 제조방법.
  7. 제 3 항에 있어서, 상기 금속 실리사이드를 형성하는 단계는,
    상기 예비 게이트 패턴 및 예비 저항패턴을 덮는 보호막을 형성하는 단계;
    상기 보호막의 상면을 평탄화 시켜 상기 예비 게이트 패턴 및 예비 저항패턴을 구성하는 상기 제2 도전막의 상부를 노출하는 보호막 패턴을 형성하는 단계;
    노출된 상기 제2 도전막을 덮도록 상기 보호막 패턴 상에 금속막을 형성하는 단계;
    열처리를 통하여 상기 금속막과 상기 제2 도전막을 반응시켜 상기 제2 도전막의 상부에 금속 실리사이드를 형성하는 단계; 및
    상기 보호막 패턴으로부터 반응하지 않은 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 저항 접속체를 형성하는 단계는,
    상기 보호막 및 상기 금속 실리사이드막의 상면에 평탄화된 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 저항영역에 형성된 금속 실리사이드막의 상면을 노출하는 개구를 형성하는 단계; 및
    상기 개구를 매립하여 상기 금속 실리사이드막과 전기적으로 연결되는 제1 도전패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조방법.
  9. 소자 분리막에 의해 한정되는 활성영역을 구비하는 반도체 기판;
    상기 소자분리막의 리세스 부를 매립하는 저항몸체 및 상기 리세스부를 한정하는 상기 소자분리막의 돌출부 상에 배치되며 상기 저항몸체보다 낮은 전기저항을 갖는 금속 실리사이드 패턴을 구비하는 적어도 하나의 접속부를 포함하는 저항패턴;
    상기 활성영역 상에 배치되며 상기 금속 실리사이드 패턴을 구비하는 게이트 패턴; 및
    상기 접속부와 전기적으로 연결되는 저항 접속체를 포함하는 것을 특징으로 하는 집적회로 소자.
  10. 제 9 항에 있어서, 상기 제2 도전막 패턴은 상기 접속부와 상기 저항몸체에 연속적으로 걸쳐서 배치되며 상기 접속부와 상기 저항몸체 사이에 800Å 내지 1,000Å의 단차를 갖는 것을 특징으로 하는 집적회로 소자.
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