JPS59219943A - 半導体装置製造方法 - Google Patents

半導体装置製造方法

Info

Publication number
JPS59219943A
JPS59219943A JP58094018A JP9401883A JPS59219943A JP S59219943 A JPS59219943 A JP S59219943A JP 58094018 A JP58094018 A JP 58094018A JP 9401883 A JP9401883 A JP 9401883A JP S59219943 A JPS59219943 A JP S59219943A
Authority
JP
Japan
Prior art keywords
structural body
semiconductor device
film
manufacturing
recession
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58094018A
Other languages
English (en)
Inventor
Haruhiko Matsuyama
松山　治彦
Fusaji Shoji
房次 庄子
Kazunari Takemoto
一成 竹元
Ataru Yokono
中 横野
Mitsuo Nakatani
中谷　光雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP58094018A priority Critical patent/JPS59219943A/ja
Publication of JPS59219943A publication Critical patent/JPS59219943A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Macromolecular Compounds Obtained By Forming Nitrogen-Containing Linkages In General (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半得体装ｔｉｉｓ造方法に関するものであり
、特に素子上への膜形成方法、記憶素子の活性領域部へ
のα線ｇへい膜の形成方法に関する。
〔従来技術〕
従来、大容量のＲａｎｄａｍ　Ａｃｃｅｓｓ　Ｍｅｍｏ
ｒｙ（以下ではＭＡＭと略す）では、素子外部、例えは
プラスチック、セラミックスなどの封止材料、特に無機
フィラーに含まれるα謙源となる不純物が放出するα線
による誤動作が問題となっている。
これを防止するには、素子の活性領域上にα線遮へい効
果のある材料を、コーティングすることか有効である。
このコーティングにより形成するαｈａへい膜には、（
り例えば特開昭５５−６８６５９に述べられているよう
に、厚さが１０μｍ以上、好ましくは３０μｍ以上必喪
で必要、（２）ピンホールやクランクか無いことが必要
である。
このため膜材としては、有機高分子材料が適する。
更に、成膜するには、その溶ｆｊ、をホ′ンテイングす
る方法、ローラコートまたはスピンコードする方法かあ
る。し力）シ、これら従来の成膜方法は以下に述べるよ
うな欠点があった。
第１図、第２図は、ボッチインク法によってα線遮へい
膜１を形成した半導体装置の例である。ボッチインクは
通常、半畳体系子４各に行われる。第１図は、リードフ
レーム３とホンテ゛インクバッド６を金線等のボンデイ
ンクワイヤ２で結フ゛尿した後、ボッチインク法により
α線遮へい膜１を形成し、更にモールド材料５で封止し
たものである。
この様な方法を用いると、α線遮へい膜１とモールド材
料５の熱膨張係数の差により、界面に応力集中部７が発
生し、ボンデインクワイヤ２が断線しやすくなる。この
ため半導体装置の信蛸性が大幅に低下する。また、これ
を防止するため、第２図のよつにα線遮へい膜１をボン
デインクバッド６の部分のみエツチング除去する方法も
ある。
この方式を用いれは、ボンデインクワイヤ２の断線は防
止できるが、ボッチインク”法ではα線遮へい膜中央部
８、α線遮へい膜端部９の膜厚差が太きいため、ボン−
ディックバッド６上のαｉｓへい膜１をエツチングする
際、レジストのマスキングが難しく、工程が繁雑化する
などエツチング精度の低下が避けられない。
才だ３０μｍ以上の厚さのエツチングには、長時間を有
する等の欠点がある。以上のボッチインク法の欠点を一
部改善する方式としてローラコート、スピンコード法が
ある。これらの方式を用いれば第３図に示すような平滑
なα＃！遮へい膜１を形成することが可能となる。しか
し、依然としてエツチングが必要なこと、また更にはこ
れらの方式ではボッチインク法のような厚い膜を１回の
塗布で形成することが難しいという欠点がある。
以上述べたように従来方式では、α線遮へい膜１の平坦
化、厚膜化、エツチングの不要化、パターンの高精度化
の全てを満足することが不可能であり、このため半導体
装置の製造工程の複雑化、高コスト化、信頼性低下など
の欠点があった。
〔発明の目的〕
本発明の目的は、このような従来技術の欠点をなくシ、
′Ｗ３略な製造工程で、低コスト、高信頼度の半導体装
置製造方法を提供することにある。
〔発明の概要〕
本発明の半導体装置製造方法は、基板上に形　゛成さイ
また少なくとも１個の半導体素子の、少なくとも活性領
域部以外を第１構造体で被覆した俊、それによって形成
された凹部に選択的に揖２構造体を形成し、更に必要に
応じて第１構造体を除去することを％做とするものであ
る。
特に、ｌ（、ＡＭ等大谷量半導体記僧素子の、α線によ
る誤動作防止用達へい膜形成に適する方法である。
本発明か従来の方法と異なる点は、予め第１構造体によ
って最小限α線遮へい膜となる第２構造体が形成される
部分に、四部を形成することにある。凹部は、第１構造
体により周囲を完全に囲まれている必要がある。これは
第２構遺体形成用溶液を凹部に充填した際、これか所望
部以外に流れ出すことを防ぐ流動障壁（以下ではダムと
略す）となるためである。更に、この第１構造体がある
ことにより、凹部に充填される溶液は、それ自身の表面
張力で第ｌ構造体の厚さに対し約１．５〜２倍の厚さま
で充填できることが大きな％徴である。このため、従来
不可能であった第２構造体の１括厚膜パターン化か可能
となった。
第１構造体は、被膜するパターンを高槓細、高相反に形
成する必要があることから、感光性重合物を用いてフォ
トプロセスによって形成することか最も好ましい。また
この厚さは第２構造体を１０μｍ以上形成する必要かめ
ること力）ら、５〜１００μｍ１好才しくは２０〜６０
μｍ以上であることが必要である。１０μｍよりうすＧ
）と十分なダム効果が得られず、また１００μｍより厚
し）と高ｆｆ［なパターン形成か難しい。
用いる感光性重合物は、一般に用０られて０６ゴム系、
）’ＶＡ系等のｍ液タイプのフォトレジストでもよいが
、基板全面に均一な厚膜を高相反、且つ１厘性よく形成
するには、一般にドライフィルムと称される、ラミ不−
トタ／Ｃブのフ・ｆルム化したフォトレジストか通する
。
５＋Ｓ２栴這俸はα線巡へい効果が組着であるものかよ
く、特にポリイミド樹脂は、半導体素子のホンデインク
、及びバッグ−ジンク時に必要な耐熱性があり、且つ成
膜時にピンホールやクラックの発生もないことから好適
な材料である。
ぽたこのホリイミド樹鼎膜を形成する場合、オリコマ−
として爪付開始温度より低温で溶融するものは特に好成
である。こイ′シは重付による硬化の前に一担１＆臓流
動することにより下地の凹凸の影響を受けず平滑な膜か
形成できること、オリゴマー充填時にをき込み易い丁、
イドを熱処理時の真鉱脱醜保作により、除云し易いこと
を見い出した７こめである。
第２層槁這体の形成方法としでは、ポリアミド酸溶液ま
たはオリゴマーのイミド樹脂溶液談たはオリゴマーのア
ミド酸溶液を、先に述べた第ｌ構造体によって形成され
た四部にスクリーン印刷法によって充填した後、これを
乾燥、熱硬化する方法か紋も適する。スクリーン印刷法
を用いることにより、多数個の半導体素子が形成されて
いる基板を１括高速処理することができ、従来方式に比
べ生性性か大幅に向上する特徴かある。
これに用いる溶液の粘度は５〜２００Ｐａ　、　ｓが適
する。粘度が５２ａ、ｓより爪いとスクリーン版のメツ
シュ上に溶液を保持することが難しく、才た２００Ｐａ
、ｓより高いと、溶液がメツシュを通りにくくなり、印
刷による充填が困難となる。このため低粘度溶液の印刷
特性を同上させる目的で、溶液中にα線諒となる不純物
のないフィラー、例えば＾純度アルミナ、高純度シリカ
などを離別し、溶成を高粘度化することは本発明の目的
を防げない。
この様な方法によって形成された第２構遺体の厚さは、
１０〜１００μｍ１好才しくは３０〜１００μｍである
必要がある。１０μｍよりうすいと第２構造体のαＮＭ
遮へい効果は低下する。また１００μｔｎより厚いと、
半導体素子の凹凸が犬さくなり、特にプラスチックによ
るモールド封止８行う除、モールド材と半導体素子の同
にボイドか発生しやすくなり、半導体装置の信頼性低下
８招く。
〔光切の英ＩＪ瓜例〕
以下、本発明を実踊例により詳述する。
笑ｊ山・列ｌ 第４図（ａ）に示すように直径４インチのシリコン半導
体基板１２に、２３４個の６４１（ビットＮＭＯＳダイ
ナミック１（ＡＭ％形成したものｌこ、第４図（ｂ）の
ごとく環化イソプレンゴム系のフォトレジスト／２−塗
布した後、９０℃で乾燥し第１＃造体形ｒＪｙ、膜１６
を形成した。
これを蕗元、机誠によってパターン化し、第４図（Ｃ）
のごとく２０μｍ厚さの第１碑造体１７を形成した。次
に第４図（ｅ）に示すごとく、第１構造体１７によって
形成された凹部に第２構迫体形成膜１８を形成した。形
成材料として、第１表に示すものを用いた。形成方法と
しては、凹部に対応した開口部を有するスクリーン版を
用い、印刷法により形成材料を凹部に充填した後、これ
を真空中（ＩＦ３Ｔｏｒｒ）で１８０℃３０分間熱処理
する工程を用い、これによって第２層構造体１９８形成
した。
この後、第４図（ｆ）に示すごとく第１構造体１８をフ
ェノール系の剥離液を用い除去し、更に３５０℃で３０
分間、Ｎ２雰囲気中で熱処理した。この後、シリコン基
板１２を素子名に切断し、チップ化したものをプラスチ
ックパッケージ化し、ソフトエラーの発生率を調べた。
この結果、ソフトエラー発生率は第２構造体１９を形成
しないものと比べ、１７１００　　以下に低減した。
またこの工程での素子都留りは９８％以上であった。
実施例２ 実施例１と同様のシリコン半導体基板１２に、第４図（
ｂ）のごとく厚さ５０μｍのドライフィルム型フォトレ
ジストをラミネートし、第１構造体形成膜１６を形成し
た。
この後、実施例１と同様の工程により、５０μｍ厚さの
第１構造体１７を形成した。この後、更に実施例１と同
様の方法で表１の材料を用い、第２構造体を形成し、第
ｌ構造体１７を除去した。
次にこの基板１２を３５０℃で３０分間、Ｎ２雰囲気中
で熱処理した後、素子名に切断し、更にこのチップ化し
たものをセラミックパッケージ封止した。
ソフトエラーの発生率をこの封止したものについて調べ
た結果、第２構造体１９を形成しないものと比べ、１／
１０００以下に低減したことを確認した。
またこの工程でのウェハ内素子部留りは９８−以上であ
った。
実施例３ 第５図（ａ）に示すように４インチ直径のシリコン半導
体基板１２に、２３４個の２５６にビットＮＭＯＳダイ
ナミック几ＡＭを形成したものに、第５図（ｂ）のごと
く厚さ５０μｍのドライフィルムレジストをラミネート
し、第１構造体形成膜１６を形成した。これ＋ｓＬ光、
光像現像ってパターン化し、第５図（Ｃ）のどと＜５０
μｍ厚さの第１構造体１７を形成した。
次に第５図（ｅ）に示すごとく、第１構造体１７によっ
て形成された四部に、選択的に第２構造体形成膜１８を
形成した。形成材料として、第２表に示すものを用いた
。形成方法としては所望の凹部に対応した開口部を有す
るスクリーン版を用い、印刷法により形成材料を四部に
充填した後、これを真空中（１Ｏ−３Ｔｏｒｒ）で、１
４０℃で３０分間、１８０℃で３０分間、３５０℃で３
０分間の温度プロファイルで熱処理する工程を用い、こ
れによって第２層構造体１９を形成した。
この恢シリコン基板１２を素子部に切断し、チップ化し
たものをプラスチックパッケージ化し、ソフトエラー発
生率を調べた。
この結果、ソフトエラー発生率は第２構造体１９を形成
しないものに比べ１　／　１０００以下に低減した。
またこの工程での素子都留りは９８％以上であった。
比較例 ここでは先に述べた実施例ｉ、２．３の比較として、従
来法によるα線遮へい膜形成方法について述べる。第６
図（ａ）に示すようにφ４インチのシリコン半導体基板
１２に、２３４個の６４にビットＮＭＯＳダイナミック
ＲＡＭを形成したものに、第１表の／Ｖ、３に示したホ
リアミド酸樹脂液−￥−４００Ｏｒｐｍ６０秒間の条件
でスピンナコートし、。
第６図の（ｂ）に示すごとくα勝遮へい材溶液膜１４を
形成し、これを１８０℃、３０分間、真空中（１０−３
Ｔｏｒｒ）で熱処理することにより、厚さ７μｍのα線
遮へい膜１を形成した。更に今述べたスビンコートミ熱
処理の工程を２回繰り返し、厚さ２０μｍのαＩＩｓ遮
へい膜ｌを形成した。
次にこのα線遮へい膜１を３５０℃で３０分間、Ｎ２中
で熱処理し、この後第６図（ｂ）のごとく環化イソプレ
ンゴム系フォトレジストを塗布し、９０℃で乾燥し、３
μｍ厚のエツチングレジスト膜１５を形成した。この後
第６図（ｅ）に示すごとく、露光、３Ａ像８よび１４０
℃３０分Ｎ２中のボストベークニヨって、エツチングレ
ジスト膜１５のパターンを形成した。
次に、第６図（ｆ）に示すごとく、（ヒドラジンヒトラ
ード）／（エチレンジアミン）　＝　７／３（容量比）
の液を用い、液温３０℃で７０分間エツチングし、α線
遮へいＭｌのパターンを形成した後、纂６図（ｇ）に示
すごとく、フェノール系の剥離液を用いて、エツチング
レジスト１５８剥離した。
この後、シリコン基板１２を素子部に切断し、チップ化
したものをプラスチックパッケージ化し、ソフトエラー
の発生率８調べた。
この精米ソフトエラー発生率は、先の実施例１と比べ、
約２０チ増化した。
該たこの工程での素子部慟りは９５９６前後と、実施例
１，２．３と比較して低い値であった。
〔発明の効果〕
以上のように本発明の半導体装置製造方法を用いれは、
特に半導体装１厭基子の宿性惧域部へのα線趣へい膜の
形成か、従来法と比べ高速、低工程数で行え、（，７７
ｈも素子の耐α線逢へい能力及び製造都留りが向上する
ので、そのもたらす利益は極めて犬である。
またこの半導体装置形成方法は、千尋体姑子の層間絶縁
膜、バツシベーシヲン膜の形成方法として片ｊいること
も５丁向しである。
【図面の簡単な説明】
第１図及び纂２図はボソデインク（こよりα線遮へい膜
を形成した午導体装置の断面図、第３図は塗布及び本発
明による方法でα耐硅へい膜を形成した半導体装置、第
４図及び第５図は本発明による子勢体装置形成法、紀６
図は従米方＃−σ、ｆｉ≦；３１１−仁４＊ａＥ噌＊ｆ
→ロトｋｆＦ７Ｊｂ−んｙ−Ａ−］−１；１１ｔｉｅ＋
ＲＨｂｙ−’７＋ｔ２１・・・α線遮へい膜　　２・・
・ポンディングワイヤ３・・・リードフレーム　４・・
・半纏体素子５・・・モールド材料　　６・・・ホンテ
インクバツド７・・・応力集中部　　　８・・・α線遮
へい膜中大部９・・・α蛛赳へい膜端部 １０・・・導体　　　　　　１１・・・を占性狽域１２
・・・シリコン十尋体基板 １３・・・ＩＪ！３縁膜　　　　１４・・・α栂遮へい
材溶液膜１５・・・エツチングレジスト膜 １６・・・第１構造体形成用族 １７・・・第１栴造体　　　１８・・・栴２構造体形成
膜１９・・・第２傳遺体 ５ 第４図（α） 」５４　図（・６・ン ／２　　　／／ ／２　　　　　／／ 茗４図（ｄ） 筋４図（Ｃ） ／２　　　　　　／／ ／２１／ ／２　　　　／／ ／２　　　　／／ ／２　　　　　　／／ 手続補正書（自発） 事件の表示 昭和５８　　年特許願第　　９！０１　Ｂ　　号発明の
名称 半導体装置製造方法 補正をする者 ＩＩ市と１係　特許出願人 名　　称　　　（５１０１株式会トド　　日　　立　　
製　　作所代　　理　　　人 補正）対象ＱＩ軸害のに勧前ま、バ蜘詐慣補正の内容

Claims (1)

  1. 【特許請求の範囲】 １、基板上に形成された少なくとも１個の半導体素子の
    、少なくとも活性領域部以外を第１構造体で被覆した後
    、それによって形成された凹部に選択的に比２構造体を
    形成し、更に必要に応じて第１構造体を除去することを
    特徴とする半導体装置製造方法。 ２、第１構造体が感光性重合物であることを特徴とする
    特許請求の範囲第１項記載の半導体装置製造方法。 ３、第１構造体の厚さが５〜１００μｍであることを特
    徴とする特許請求の範囲第１項記載の半導体装置製造方
    法。 ４、第２構造体が絶縁体であることを特徴とする特許請
    求の範囲第１項記載の半導体装置製造方法。 ５、第２構造体か、α８ｍへい効果を有することを％：
    徴とする特許請求の範囲第１項記載の半導体装１ｔｉ′
    製造方法。 ６、第２ｓ造体が、ポリイミド樹脂であることを特徴と
    する特Ｗｆ請求の範囲第１項及び第５項記載の半導体装
    置製造方法。 ７、　ポリイミド樹脂が重合開始温度より低温で溶融す
    るオリゴマーより形成されることを特徴とする特許請求
    の範囲第６項記載の半導体装置製造方法。 ８、第２構造体の厚さが１０〜１００μｍであることを
    特徴とする特許請求の範囲第１項記載の半導体装置製造
    方法。 ９、第２構造体が、ポリアミド酸溶液、又はオリゴマー
    のイミド樹脂溶液をスクリーン印刷し、これを乾燥、熱
    硬化することより形成し゛たものであることを特徴とす
    る特許請求の範囲第１項、第４項、第５項、第６項記載
    の半導体装ｔＩＬ製造方法。
JP58094018A 1983-05-30 1983-05-30 半導体装置製造方法 Pending JPS59219943A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58094018A JPS59219943A (ja) 1983-05-30 1983-05-30 半導体装置製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58094018A JPS59219943A (ja) 1983-05-30 1983-05-30 半導体装置製造方法

Publications (1)

Publication Number Publication Date
JPS59219943A true JPS59219943A (ja) 1984-12-11

Family

ID=14098772

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58094018A Pending JPS59219943A (ja) 1983-05-30 1983-05-30 半導体装置製造方法

Country Status (1)

Country Link
JP (1) JPS59219943A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016050305A (ja) * 2014-08-29 2016-04-11 ザ・ボーイング・カンパニーＴｈｅＢｏｅｉｎｇ Ｃｏｍｐａｎｙ 二官能性および混合官能性エンドキャップを有するポリイミドのナノ修飾された主鎖

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016050305A (ja) * 2014-08-29 2016-04-11 ザ・ボーイング・カンパニーＴｈｅＢｏｅｉｎｇ Ｃｏｍｐａｎｙ 二官能性および混合官能性エンドキャップを有するポリイミドのナノ修飾された主鎖

Similar Documents

Publication Publication Date Title
TW502377B (en) Semiconductor device protective overcoat with enhanced adhesion to polymeric materials and method of fabrication
JPS5850417B2 (ja) 半導体装置の製造方法
US6448653B1 (en) Method for using low dielectric constant material in integrated circuit fabrication
JP2773660B2 (ja) 半導体装置
JP3439144B2 (ja) 半導体装置およびその製造方法
JPH04261049A (ja) 半導体装置およびその製造方法
US6674158B2 (en) Semiconductor die package having a UV cured polymeric die coating
US5045918A (en) Semiconductor device with reduced packaging stress
US5869219A (en) Method for depositing a polyimide film
JPS59127843A (ja) 半導体装置の製造方法
JPS59219943A (ja) 半導体装置製造方法
JP2001168126A (ja) 半導体装置とその製造方法
JP2000188306A (ja) 半導体装置およびその製造方法
JPS5998534A (ja) 半導体装置
JPS5850025B2 (ja) ハンドウタイソウチ オヨビソノ セイゾウホウホウ
JP3515449B2 (ja) 半導体装置の製造方法
JP2001144228A (ja) 半導体装置とその製造方法
JPH07105319B2 (ja) 半導体装置の製造方法
JP2004063729A (ja) 電極構造及びその形成方法
JPS60247947A (ja) 半導体装置の製造方法
JPH01185925A (ja) 半導体装置
JPS6142412B2 (ja)
JPS63137433A (ja) 半導体装置の製造方法
JPS63239966A (ja) 半導体装置の製造方法
JPS63239955A (ja) 半導体装置の製造方法