CN108666277B - 封装结构及其形成方法 - Google Patents
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Abstract
一种封装结构及其形成方法，封装结构包括：包括芯片区域以及环绕芯片区域的外围区域的晶圆；位于芯片区域以及外围区域的晶圆上的第一钝化层；位于芯片区域的第一钝化层上的若干分立的铝电极层；位于第一钝化层上的第二钝化层，第二钝化层覆盖铝电极层的顶部和侧壁；位于芯片区域和外围区域的第二钝化层上的聚合物隔离层；位于芯片区域的聚合物隔离层中的金属再布线层，且金属再布线层与所述铝电极层电连接；位于外围区域的聚合物隔离层中的阻挡墙结构且阻挡墙结构环绕芯片区域的铝电极层。本发明避免或抑制了所述铝电极层台阶拐角区域的第二钝化层开裂问题，从而防止铝电极层被暴露出来，进而改善封装结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种封装结构及其形成方法。
背景技术
晶圆级BGA(Wafer Lever BGA，WLBGA)封装以BGA(Ball Grid Array) 技术为基础，是一种经过改进和提高的CSP封装技术。晶圆级BGA技术以晶圆为加工对象，在晶圆上同时对多个芯片进行封装、老化以及测试，然后切割晶圆形成单个器件，该单个器件可以直接贴装至基板或者印刷电路板上。
晶圆级BGA技术具有封装尺寸小且支持的键合需求广的优点，使得晶圆级BGA技术的应用越来越广，以晶圆级BGA技术封装获得的产品需求量也越来越大。
然而，采用上述封装技术获得的封装结构的性能有待提高，尤其是封装结构在经历uHAST(ubias Highly Accelerated Stress Test)之后，封装结构的性能变差的问题更加严重。
发明内容
本发明解决的问题是提供一种封装结构及其形成方法，改善封装结构的性能。
为解决上述问题，本发明提供一种封装结构，包括：晶圆，所述晶圆包括芯片区域以及环绕所述芯片区域的外围区域；位于所述芯片区域以及外围区域的晶圆上的第一钝化层；位于所述芯片区域的部分第一钝化层上的若干分立的铝电极层；位于所述第一钝化层上的第二钝化层，所述第二钝化层覆盖所述铝电极层的顶部和侧壁；位于所述芯片区域和外围区域的第二钝化层上的聚合物隔离层；位于所述芯片区域的聚合物隔离层中的金属再布线层，且所述金属再布线层与所述铝电极层电连接；位于所述外围区域的聚合物隔离层中的阻挡墙结构，所述阻挡墙结构位于所述外围区域的第一钝化层上，且所述阻挡墙结构环绕所述芯片区域的铝电极层。
本发明还提供一种封装结构的形成方法，包括：提供晶圆，所述晶圆包括芯片区域以及环绕所述芯片区域的外围区域；在所述芯片区域以及外围区域的晶圆上形成第一钝化层；在所述芯片区域的第一钝化层上形成若干分立的铝电极层；在所述第一钝化层上形成第二钝化层，所述第二钝化层覆盖所述铝电极层顶部和侧壁；在所述芯片区域和外围区域的第二钝化层上形成聚合物隔离层；在所述芯片区域的聚合物隔离层中形成金属再布线层，且所述金属再布线层与所述铝电极层电连接；在所述外围区域的聚合物隔离层中形成阻挡墙结构，所述阻挡墙结构位于所述外围区域的第二钝化层上，且所述阻挡墙结构环绕所述芯片区域的铝电极层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供一种结构性能优越的封装结构，包括位于芯片区域以及外围区域的晶圆上的第一钝化层；位于所述芯片区域的第一钝化层上的若干分立的铝电极层；位于所述第一钝化层上的第二钝化层，所述第二钝化层覆盖所述铝电极层的顶部和侧壁；位于所述第二钝化层上的聚合物隔离层，所述聚合物隔离层起到电绝缘的作用；位于所述芯片区域的聚合物隔离层中的金属再布线层，所述金属再布线层与所述铝电极层电连接；位于所述外围区域的聚合物隔离层中的阻挡墙结构，所述阻挡墙结构位于所述外围区域的第一钝化层上，且所述阻挡墙结构环绕所述芯片区域的铝电极层。所述阻挡墙结构起到阻挡应力传递至芯片区域内的作用，尤其是可以阻挡应力传递至铝电极层台阶拐角区域的第二钝化层内，从而避免所述台阶拐角区域的第二钝化层在应力老化以及外界应力影响的作用下发生开裂问题，进而避免所述铝电极层台阶拐角区域被暴露出来，改善封装结构的性能。
附图说明
图1至图5为一种封装结构制造过程各步骤对应的剖面结构示意图；
图6为本发明实施例提供的封装结构的俯视结构示意图；
图7为图6中沿AA1方向的剖面结构示意图；
图8至图15为本发明实施例提供的封装结构形成方法各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有技术提供的封装结构性能有待提高。
在对封装结构进行PFA(Physical Failure Analysis)分析后发现，位于铝电极层台阶拐角(step corner)区域附近的钝化层(passivation layers)出现裂缝(crack)，使得所述台阶拐角区域的铝电极层被暴露出来。暴露出的铝电极层容易受到腐蚀，从而导致封装结构的性能变差甚至失效。
现结合封装结构的制造方法对所述铝电极台阶拐角区域附近出现裂缝的原因进行分析。
图1至图5为一种封装结构制造过程各步骤对应的剖面结构示意图。参考图1，提供晶圆101；位于所述晶圆101上的第一钝化层102；位于所述第一钝化层102上的第二钝化层103；在所述第二钝化层103上形成图形化的铝电极层104；在所述铝电极层104露出的第二钝化层103上以及铝电极层104 上形成第三钝化层105；在所述第三钝化层105上形成第四钝化层106。
其中，所述第一钝化层102包括第一氮化硅层以及位于所述第一氮化硅层上的第一TEOS(Tetraethoxysilane)层；所述第二钝化层103包括第二氮化硅层以及位于所述第二氮化硅层上的第二TEOS层。
所述铝电极层104侧壁与所述第二钝化层103构成台阶拐角区域。其中，所述第三钝化层105的材料为TEOS，所述第四钝化层106的材料为氮化硅。
通常的，所述第四钝化层106内集中有应力，所述应力可以为压缩应力(compressive stress)或者拉伸应力(tensile tress)；并且，所述第四钝化层 106具有应力集中点(stress concentration point)10，所述应力集中点10区域的应力较其他区域应力更大，所述应力集中点10位于所述台阶拐角区域附近。
参考图2，在形成所述第四钝化层106之后会经历一段时间的空置期，所述第四钝化层106发生老化，所述应力集中点10(参考图1)老化成为应力老化点11。
由于所述应力集中点10位于所述台阶拐角区域附近，使得所述第四钝化层106的台阶拐角区域附近发生的应力老化问题最为严重。
参考图3，在经历一段时间空置期后，在所述第二钝化层106上沉积PBO(Polymide)层107。
所述PBO层107为绝缘介质层，所述PBO层107的材料为聚酰亚胺。
参考图4，在沉积所述PBO层107之后，对所述PBO层107进行固化处理。
为了提高PBO层107的电绝缘性能以及致密度，在沉积所述PBO层107 之后，还对所述PBO层107进行固化处理，所述固化处理一般为热处理过程。
一方面，由于PBO层107材料的热膨胀系数(CTE，Coefficient of ThermalExpansion)大，例如PBO层107材料的热膨胀系数为55～67ppm/k，使得在所述固化处理提供的热处理(thermal)过程中，所述PBO层107内部产生收缩(shrink)，从而对位于所述PBO层107下方的第四钝化层107产生上拉的应力作用。
另一方面，由于第四钝化层106与所述铝电极层104的热膨胀系数相差较大，例如，第四钝化层106的热膨胀系数为2.5ppm/k，所述铝电极层104 的热膨胀系数为23.2ppm/k，因此在所述固化处理提供的热处理过程中，所述第四钝化层106与所述铝电极层104之间产生热不匹配(thermal mismatch) 问题；所述铝电极层104内部产生膨胀(expand)，从而对位于所述铝电极层 104周围的第四钝化层106产生向外挤压的应力作用。
此外，由于所述铝电极层104台阶拐角区域附近的第四钝化层106中具有应力老化点11(参考图3)，在受到上述的上拉应力作用以及向外挤压应力作用的双重影响下，所述铝电极层104台阶拐角区域附近的第四钝化层106 发生开裂，且位于所述第四钝化层106下方的第三钝化层105也发生开裂，造成铝电极层104被暴露出来。
参考图5，对封装结构进行HT uHAST测试。
在将所述封装结构用于HT uHAST(high temperature ubias HighlyAccelerated Stress Test)测试时，所述HT uHAST测试为高加速温湿度应力测试，封装结构处于高温度、高湿度以及偏置应力条件下，这将进一步的造成所述铝电极层104台阶拐角区域附近的裂缝变大，露出的铝电极层104被腐蚀，且铝电极层104被腐蚀的问题更为严重，甚至造成封装结构性能失效。
并且，由于芯片边缘区域受到的应力作用较其他区域受到的应力作用大，因此芯片边缘区域具有的铝电极开裂问题较其他区域的铝电极开裂问题更为严重。
通常采用调整Al电极层104以及第四钝化层106的工艺参数的方法，或者降低封装结构的uHAST测试的测试条件，以期望抑制上述铝电极层104被腐蚀的问题。然而，上述两种方法对封装结构性能的改善程度均较差。
为解决上述问题，本发明提供一种封装结构，抑制或避免了铝电极层台阶拐角区域的钝化层开裂的问题，从而防止所述铝电极层被暴露出来，改善封装结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图7为本发明实施例提供的封装结构的结构示意图。
参考图6及图7，其中，图6为俯视结构示意图，图7为图6中沿AA1 方向的剖面结构示意图，所述封装结构包括：
晶圆201，所述晶圆201包括芯片区域I以及环绕所述芯片区域I的外围区域II；
位于所述芯片区域I以及外围区域II的晶圆201上的第一钝化层202；
位于所述芯片区域I的部分第一钝化层202上的若干分立的铝电极层 203；
位于所述第一钝化层202上的第二钝化层205，所述第二钝化层205覆盖所述铝电极层203的顶部和侧壁；
位于所述芯片区域I和外围区域II的第二钝化层205上的聚合物隔离层 206；
位于所述芯片区域I的聚合物隔离层206中的金属再布线层207，且所述金属再布线层207与所述铝电极层203电连接；
位于所述外围区域II的聚合物隔离层206中的阻挡墙结构，所述阻挡墙结构位于所述外围区域I的第一钝化层202上，且所述阻挡墙结构环绕所述芯片区域I的铝电极层203。
以下将结合附图对本发明实施例提供的封装结构进行详细说明。
需要说明的是，为了便于图示和说明，图6中仅示意出第二钝化层205、金属再布线层207、第二电极层208和密封环结构210。
本实施例中，所述晶圆201内具有前端(front-end)结构。具体地，所述晶圆201内可以具有前端顶层金属层(UTM，Upper Top Metal)，所述晶圆201 内还可以具有NMOS晶体管、PMOS晶体管、电阻器、电感器或者电容器。
所述芯片区域I为具有前端结构的区域，在封装结构中起到实际电学作用的区域；所述外围区域II环绕所述芯片区域I。本实施例中，在平行于所述晶圆201表面方向上，所述芯片区域I的形状为方形。在其他实施例中，在平行于所述晶圆表面方向上，所述芯片区域的形状还可以为圆形或不规则形状。
所述第一钝化层202起到电绝缘201与所述铝电极203之间的作用。所述第一钝化层202的材料为TEOS或者氮化硅中的一种或两种。
本实施例中，所述第一钝化层202为叠层结构，包括第一氮化硅层、位于第一氮化硅层上的第一TEOS层、位于第一TEOS层上的第二氮化层以及位于第二氮化硅层上的第二TEOS层，其中，所述第一氮化硅层的厚度为0.5k 埃～1k埃，例如为0.5k埃、0.75k埃、1k埃，所述第一TEOS层的厚度为3.5k 埃～4.5k埃，例如为3.5k埃、4k埃、4.5k埃，所述第二氮化硅层的厚度为0.5k 埃～1k埃，例如为0.5k埃、0.75k埃、1k埃，所述第二TEOS层的厚度为3.5k埃～4.5k埃，例如为3.5k埃、4k埃、4.5k埃。
在其他实施例中，所述第一钝化层还可以仅包括氮化硅层以及位于氮化硅层上的TEOS层，或者，所述第一钝化层为氮化硅层或者TEOS层的单层结构。
本实施例中，所述若干铝电极层203在所述晶圆201上平行排列；所述铝电极层203的厚度为2μm～5μm。
根据所述晶圆201内的前端顶层金属层的位置和数量，确定所述铝电极层203的位置和数量。所述第二钝化层205用于对所述铝电极层203提供电绝缘作用。所述第二钝化层206的材料包括氮化硅。
本实施例中，所述第二钝化层205为叠层结构，包括TEOS层以及位于所述TEOS层上的氮化硅层。所述第二钝化层205为叠层结构的好处包括：由于在所述氮化硅层与所述铝电极层203之间具有TEOS层，所述TEOS层起到过渡作用，有利于提高铝电极层203与所述氮化硅层之间的结合性，避免或抑制由于铝电极层203与所述氮化硅层之间直接接触造成的应力突变问题。
其中，所述TEOS层的厚度不宜过薄也不宜过厚。若所述TEOS层的厚度过薄，所述TEOS层起到铝电极层203与氮化硅层之间的过渡作用有限；若所述TEOS层的厚度过厚，不利于满足半导体小型化微型化的发展趋势。为此，本实施例中，所述TEOS层的厚度为3.5k埃～4.5k埃。
本实施例中，所述氮化硅层的厚度为5.5k埃～6.5k埃，例如为5.5k埃、 6k埃、6.5k埃。
需要说明的是，在其他实施例中，所述第二钝化层还可以为氮化硅层的单层结构。
所述聚合物隔离层206为所述封装结构提供绝缘条件；所述聚合物隔离层206的材料为聚合物材料。本实施例中，所述聚合物隔离层206的材料为聚酰亚胺(PBO)。
所述金属再布线层207位于所述聚合物隔离层207中，且所述金属再布线层207与所述铝电极层203电连接。本实施例中，所述金属再布线层207 的数量与所述铝电极层203的数量相同。
所述金属再布线层207的作用包括：一方面，所述金属再布线层207为球焊(ballbonding)提供基础；另一方面，所述金属再布线层207有利于对位于晶圆201内的前端顶层金属层的位置进行重新分布，从而合理安排所述金属再布线层207中进行球焊的位置。
本实施例中，同一金属再布线层207包括金属线以及位于相邻金属线之间的金属垫，其中，在平行于所述晶圆201表面且垂直于所述金属再布线层 207延伸方向上，所述金属垫的宽度尺寸大于金属线的宽度尺寸。所述金属垫为进行球焊提供工艺基础。
本实施例中，所述金属再布线层207的材料为铜。与铝相比，采用铜作为金属再布线层207的材料时，在所述金属再布线层207上进行球焊的可靠性更高。
所述封装结构还包括：位于所述金属再布线层207与所述铝电极层203 之间的金属插塞(未图示)，且所述金属插塞电连接所述金属再布线层207与所述铝电极层203。
本实施例中，所述阻挡墙结构位于第二区域II的第一钝化层202上且位于所述聚合物隔离层206中，同时，所述阻挡墙结构环绕所述芯片区域I的铝电极层203。由于所述阻挡墙结构环绕所述芯片区域I的铝电极层203，使得所述阻挡墙结构起到阻挡应力传递至芯片区域I内的作用，尤其是可以阻挡应力传递至铝电极层203台阶拐角区域的第二钝化层205内，从而避免所述台阶拐角区域的第二钝化层205在应力老化以及外界应力影响的作用下发生开裂问题，进而避免铝电极层203台阶拐角区域被暴露出来。
具体地，当所述聚合物隔离层206经历热处理时其内部产生收缩，所述阻挡墙结构可以阻挡所述收缩产生的应力传递至铝电极层203台阶拐角区域；所述阻挡墙结构还可以起到抑制所述聚合物隔离层206收缩的作用。所述第二钝化层205与所述铝电极层203的热膨胀系数相差较大，当所述第二钝化层205以及铝电极层203经历热处理时，所述第二钝化层205与所述铝电极层203之间产生热不匹配问题，所述铝电极层203内部产生膨胀，从而对位于所述铝电极层203周围的第二钝化层205产生向外挤压的应力作用；由于所述阻挡墙结构的阻挡作用，可以阻碍所述铝电极层203周围的第二钝化层 205向外挤压，从而避免或抑制所述铝电极层203内部进一步膨胀。
上述作用均有利于避免或抑制所述铝电极层203台阶拐角区域的第二钝化层205的开裂问题，防止铝电极层203被暴露出来，提高封装结构的电学性能，例如改善封装结构的CPI(Chip Package Interaction)性能。本实施例中，所述阻挡墙结构顶部与所述金属再布线层207的顶部齐平；所述阻挡墙结构底部与所述铝电极层203底部齐平。
在垂直于所述晶圆201表面且沿所述第一钝化层202指向聚合物隔离层 206的方向上，所述阻挡墙结构包括：位于所述外围区域II的第一钝化层202 上的第一电极层204，所述第一电极层204与所述铝电极层203处于同层；与所述第一电极层204电连接的电极插塞209，所述电极插塞209在所述晶圆 201上的投影图形环绕所述芯片区域I铝电极层203在所述晶圆201上的投影图形；与所述电极插塞209电连接的第二电极层208，所述第二电极层208与所述金属再布线层207处于同层。
所述电极插塞209位于所述聚合物隔离层206内，所述电极插塞209可以有效地抑制所述聚合物隔离层206中的应力扩散，因此通过使所述电极插塞209在所述晶圆201上的投影图形环绕所述芯片区域I铝电极层203在所述晶圆201上的投影图形的方案，从而可以有效阻挡所述应力传递至所述铝电极层203台阶拐角区域。
其中，所述第一电极层204的材料与所述铝电极层203的材料相同，所述电极插塞209的材料以及所述第二电极层208的材料与所述金属再布线层 207的材料相同。
本实施例中，所述第一电极层204的材料为铝；所述电极插塞209的材料为铜；所述第二电极层208的材料为铜。
本实施例中，所述电极插塞209的数量为多个。且在平行于所述晶圆201 表面方向上，相邻电极插塞209之间的距离不宜多大；若相邻电极插塞209 之间的距离过大，则所述阻挡墙结构起到的阻挡应力扩散至铝电极层203台阶拐角区域的阻挡能力差，使得应力仍能够通过相邻电极插塞209之间的区域传递至铝电极层203台阶拐角区域附近。
为此，本实施例中，在平行于所述晶圆201表面方向上，相邻电极插塞 209之间的距离小于或等于所述电极插塞209的宽度尺寸的2倍。
需要说明的是，在其他实施例中，所述电极插塞的数量还可以为1，且所述电极插塞构成封闭环形，相应的，所述第一电极层构成封闭环形，所述第二电极层构成封闭环形。
本实施例中，所述第一电极层204环绕所述芯片区域I的铝电极层203，且所述第一电极层204包括相互分立且顺次排布的第一子电极层。具体地，本实施例中，在平行于所述晶圆201表面方向上，所述芯片区域I的形状为方形，所述第一子电极层的数量为4，且每一第一子电极层对应位于所述芯片区域I的一侧。
需要说明的是，在其他实施例中，所述第一电极层环绕所述芯片区域的铝电极层，且所述第一电极层构成封闭环形。
本实施例中，所述第二电极层209环绕所述芯片区域I的铝电极层203，且所述第二电极层209包括相互分立且顺次排布的第二子电极层。具体地，本实施例中，在平行于所述晶圆201表面方向上，所述芯片区域I的形状为方形，所述第二子电极层的数量为4，且每一第二子电极层对应位于所述芯片区域I的一侧。
需要说明的是，在其他实施例中，所述第二电极层环绕所述芯片区域的铝电极层，且所述第二电极层构成封闭环形。
本实施例中，所述第二电极层208在所述晶圆201上的投影图形与所述第一电极层204在所述晶圆201上的投影图形相重合。其好处包括：由于所述第一电极层204和第二电极层208在所述晶圆201上的投影图形相重合，使得在垂直于晶圆201表面方向上，所述第一电极层204与所述第二电极层 208相互平衡，避免所述第一电极层204或者第二电极层208向铝电极层203 台阶拐角区域引入额外的应力作用。
本实施例中，所述封装结构还包括：位于所述外围区域II的晶圆201上的密封环结构(SR，Seal Ring)210，其中，所述阻挡墙结构位于所述密封环结构210与所述芯片区域I之间。所述密封环结构210有利于防止晶圆201 在切割时受到机械损伤。
所述密封环结构210贯穿所述外围区域II的第一钝化层202，且所述第二钝化层206还位于所述密封环结构210顶部和侧壁。
相应的，本发明还提供一种上述封装结构的形成方法，以下将结合附图对本发明实施例提供的封装结构的形成方法进行详细说明。
图8至图15为本发明实施例提供的封装结构形成方法各步骤对应的结构示意图。
参考图8及图9，图8为俯视结构示意图，图9为图8中沿AA1方向的剖面结构示意图，提供晶圆301，所述晶圆301包括芯片区域I以及环绕所述芯片区域I的外围区域II。
有关所述晶圆301、芯片区域I以及外围区域II的详细描述可参考前述实施例的相应说明，在此不再赘述。
继续参考图8及图9，在所述芯片区域I以及外围区域II的晶圆301上形成第一钝化层302；在所述芯片区域I的第一钝化层302上形成若干分立的铝电极层303。
所述第一钝化层302的材料为TEOS或者氮化硅中的一种或两种。
本实施例中，所述第一钝化层302为叠层结构，包括第一氮化硅层、位于第一氮化硅层上的第一TEOS层、位于第一TEOS层上的第二氮化层以及位于第二氮化硅层上的第二TEOS层；采用化学气相沉积工艺，形成所述第一钝化层302。
在其他实施例中，还可以采用物理气相沉积或者原子层沉积工艺，形成所述第一钝化层。
本实施例中，在形成所述第一钝化层302之后，还包括步骤：在所述外围区域II的晶圆301上形成密封环结构310，所述密封环结构310贯穿所述外围区域II的第一钝化层302。
后续的工艺步骤包括：在所述芯片区域I的部分第一钝化层302上形成若干分立的铝电极层；在所述第一钝化层302上形成第二钝化层，所述第二钝化层覆盖所述铝电极层顶部和侧壁；在所述芯片区域I和外围区域II的第二钝化层上形成聚合物隔离层；在所述芯片区域I的聚合物隔离层中形成金属再布线层，且所述金属再布线层与所述铝电极层电连接；在所述外围区域II的聚合物隔离层中形成阻挡墙结构，所述阻挡墙结构位于所述外围区域II的第二钝化层上，且所述阻挡墙结构环绕所述芯片区域I的铝电极层。
本实施例中，在垂直于所述晶圆301表面且沿所述第一钝化层302指向聚合物隔离层的方向上，所述阻挡墙结构包括：第一电极层，所述第一电极层与所述铝电极层处于同层；与所述第一电极层电连接的电极插塞，所述电极插塞在所述晶圆301上的投影图形环绕所述芯片区域I铝电极层303在所述晶圆301上的投影图形；与所述电极插塞电连接的第二电极层，所述第二电极层与所述金属再布线层处于同层
所述电极插塞位于所述聚合物隔离层内，所述电极插塞可以有效地抑制所述聚合物隔离层中的应力扩散，因此通过使所述电极插塞在所述晶圆301 上的投影图形环绕所述芯片区域I铝电极层303在所述晶圆301上的投影图形的方案，从而可以有效阻挡所述应力传递至所述铝电极层303台阶拐角区域。
为了节约工艺步骤，在形成所述铝电极层的工艺步骤中，形成所述第一电极层；在形成所述金属再布线层的工艺步骤中，形成所述第二电极层。
以下将结合附图对形成所述电极插塞、第二电极层、金属再布线层以及聚合物隔离层的工艺步骤进行详细说明。
本实施例中，在形成所述铝电极层303的工艺步骤中，在所述外围区域 II的第一钝化层302上形成第一电极层304，且所述第一电极层304与所述铝电极层303处于同层。
所述第一电极层304的材料与所述铝电极层303的材料相同。本实施例中，所述第一电极层304的材料为铝。
形成所述第一电极层304以及铝电极层303的工艺步骤包括：在所述第一钝化层302上形成电极膜；图形化所述电极膜，在所述晶圆301上形成所述第一电极层304以及铝电极层303。
所述第一电极层304环绕所述芯片区域I的铝电极层303，且所述第一电极层304包括相互分立且顺次排布的第一子电极层。具体地，本实施例中，在平行于所述晶圆301表面方向的剖面上，所述芯片区域I的形状为方形；且所述第一子电极层的数量为4，每一第一子电极层对应位于所述芯片区域I的一侧。
需要说明的是，在其他实施例中，所述第一电极层环绕所述芯片区域的铝电极层，且所述第一电极层构成封闭环形。
如无特别说明，后续工艺步骤中提供的结构示意图均为在图9基础上的结构示意图。
参考图10，在所述第一钝化层302上形成第二钝化层305，所述第二钝化层305覆盖所述铝电极层303的顶部和侧壁。
本实施例中，所述第二钝化层305还覆盖所述第一电极层304的顶部和侧壁，且所述第二钝化层305还覆盖所述密封环结构310的顶部和侧壁。
所述第二钝化层305的材料包括氮化硅。本实施例中，所述第二钝化层 305为叠层结构，包括TEOS层以及位于所述TEOS层上的氮化硅层。在其他实施例中，所述第二钝化层还可以为氮化硅层的单层结构。
本实施例中，采用化学气相沉积工艺形成所述第二钝化层305。在其他实施例中，还可以采用物理气相沉积工艺或者原子层沉积工艺形成所述第二钝化层。
参考图11，在所述芯片区域I和外围区域II的第二钝化层305上形成第一聚合物隔离层316。
所述第一聚合物隔离层316作为位于所述第二钝化层305上的聚合物隔离层的一部分。
本实施例中，所述第一聚合物隔离层316的材料为聚酰亚胺(PBO)，且采用化学气相沉积工艺形成所述第一聚合物隔离层316。
参考图12，图形化位于所述外围区域II的第一聚合物隔离层316，在所述外围区域II的第一聚合物隔离层316中形成露出所述第一电极层304的第一通孔319以及位于所述第一通孔319上方的第一沟槽318；图形化位于所述芯片区域I的第一聚合物隔离层316，在所述芯片区域I的第一聚合物隔离层 316中形成露出所述铝电极层303的第二通孔(未图示)以及位于所述第二通孔上方的第二沟槽317。
在平行于所述晶圆301表面方向上，所述第一沟槽318的宽度尺寸大于所述第一通孔319的宽度尺寸，所述第二沟槽317的宽度尺寸大于所述第二通孔的宽度尺寸。
所述第一通孔319用于后续形成电极插塞；所述第一沟槽318用于后续形成第二电极层；所述第二通孔用于后续形成金属插塞；所述第二沟槽317 用于后续形成金属再布线层。
其中，所述第一通孔319与所述第一沟槽318相互贯穿，所述第二通孔与所述第二沟槽317相互贯穿。
本实施例中，所述第一通孔319的数量为多个，且在平行于所述晶圆301 表面方向上，相邻第一通孔319之间的距离小于或等于所述第一通孔319的宽度尺寸的2倍。在其他实施例中，所述第一通孔的数量还可以为1，且所述第一通孔构成封闭环形。
本实施例中，所述第一沟槽318环绕所述芯片区域I的铝电极层303，且所述第一沟槽318包括相互分立且顺次排布的第一子沟槽。具体地，本实施例中，在平行于所述晶圆301表面方向的剖面上，所述芯片区域I的形状为方形，所述第一子沟槽的数量为4，且每一第一子沟槽对应位于所述芯片区域I 的一侧。在其他实施例中，所述第一沟槽环绕所述芯片区域的铝电极层，且所述第二沟槽构成封闭环形。
此外，本实施例中，后续形成的金属再布线层包括金属线以及位于相邻金属线之间的金属垫，因此，同一第一沟槽317包括金属线沟槽以及位于相邻金属线沟槽之间的金属垫沟槽，其中，在平行于所述晶圆301表面且垂直于所述第一沟槽317延伸方向上，所述金属垫沟槽的宽度尺寸大于所述金属线沟槽的宽度尺寸。
本实施例中，在同一道工艺步骤中，图形化位于所述外围区域II的第一聚合物隔离层305以及位于所述芯片区域I的第一聚合物隔离层305。
参考图13及图14，图13为俯视结构示意图，图14为图13中沿AA1方向的剖面结构示意图，形成填充满所述第一通孔319(参考图12)的电极插塞309；形成填充满所述第一沟槽318(参考图12)的第二电极层308；形成填充满所述第二通孔的金属插塞(未图示)；形成填充满所述第二沟槽317(参考图12)的金属再布线层307，其中，所述电极插塞309电连接所述金属再布线层307与所述铝电极层303。
需要说明的是，为了便于图示和说明，图13中仅示意出第二钝化层305、金属再布线层307、第二电极层308和密封环结构310。
本实施例中，在同一道工艺步骤中，形成所述电极插塞309、第二电极层 308、金属插塞以及所述金属再布线层307。
所述第二电极层308的材料、所述电极插塞309的材料与所述金属再布线层307的材料相同。本实施例中，所述第二电极层308的材料为铜，所述电极插塞309的材料为铜，所述金属再布线层307的材料为铜。
有关所述电极插塞309、第二电极层308、金属插塞以及金属再布线层307 的详细描述可参考前述实施例的相应说明，在此不再赘述。
参考图15，在所述第一聚合物隔离层316、第二电极层308以及金属再布线层307上形成第二聚合物隔离层326，所述第二聚合物隔离层326和第一聚合物隔离层316构成所述聚合物隔离层。
本实施例中，所述第二聚合物隔离层326的材料为聚酰亚胺(PBO)，且采用化学气相沉积工艺形成所述第二聚合物隔离层326。
在其他实施例中，还可以采用物理气相沉积工艺或者原子层沉积工艺形成所述第二聚合物隔离层。
本实施例中，所述第一电极层304、电极插塞309以及第二电极层308构成位于所述聚合物隔离层中的阻挡墙结构，所述阻挡墙结构位于所述外围区域II的第二钝化层305上，且所述阻挡墙结构环绕所述芯片区域I的铝电极层303。
在形成所述第二聚合物隔离层326之后，还包括步骤，刻蚀去除位于所述密封环结构310上的第二聚合物隔离层326以及第一聚合物隔离层316。
在形成所述阻挡墙结构之后，还包括步骤，对所述聚合物隔离层进行退火处理。所述退火处理有利于提高所述聚合物隔离层的致密度和硬度，改善所述聚合物隔离层的电绝缘性能。
在所述退火处理过程中，所述阻挡墙结构起到阻挡应力传递至芯片区域I 内的作用，尤其是可以阻挡应力传递至所述铝电极层303台阶拐角区域的第二钝化层305内，从而避免所述台阶拐角区域的第二钝化层305在应力老化以及外界应力影响的作用下发生开裂问题，进而避免所述铝电极层303台阶拐角区域被暴露出来。
具体地，在所述退火处理过程中所述聚合物隔离层内部会产生收缩，所述阻挡墙结构可以阻挡所述收缩产生的应力传递至铝电极层303台阶拐角区域；且所述阻挡墙结构还可以抑制所述聚合物隔离层收缩。另外，在所述退火处理过程中，所述阻挡墙结构可以阻碍所述铝电极层303周围的第二钝化层305向外挤压，抑制所述铝电极层303内部膨胀问题。
上述作用均有利于避免或抑制所述铝电极层303台阶拐角区域的第二钝化层305的开裂问题，防止所述铝电极层303被暴露出来，提高形成的封装结构的电学性能，例如改善封装结构的CPI性能。
此外，在形成所述封装结构之后，还包括对所述封装结构进行封装性能测试，例如对所述封装结构进行uHAST测试。由于本实施例形成的封装结构中具有阻挡墙结构，在所述封装性能测试过程中，所述阻挡墙结构对所述芯片区域I的铝电极层303以及第二钝化层305提供保护作用，抑制或避免位于所述铝电极层303周围的第二钝化层305的开裂问题，从而防止所述铝电极层303被暴露出来。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种封装结构，其特征在于，包括：
晶圆，所述晶圆包括芯片区域以及环绕所述芯片区域的外围区域；
位于所述芯片区域以及外围区域的晶圆上的第一钝化层；
位于所述芯片区域的第一钝化层上的若干分立的铝电极层；
位于所述第一钝化层上的第二钝化层，所述第二钝化层覆盖所述铝电极层的顶部和侧壁；
位于所述芯片区域和外围区域的第二钝化层上的聚合物隔离层；
位于所述芯片区域的聚合物隔离层中的金属再布线层，且所述金属再布线层与所述铝电极层电连接；
位于所述外围区域的晶圆上的密封环结构；
位于所述外围区域的聚合物隔离层中的阻挡墙结构，所述阻挡墙结构位于所述密封环结构与所述芯片区域之间，所述阻挡墙结构位于所述外围区域的第一钝化层上，且所述阻挡墙结构环绕所述芯片区域的铝电极层。
2.如权利要求1所述的封装结构，其特征在于，所述第二钝化层的材料包括氮化硅；所述聚合物隔离层的材料为聚酰亚胺。
3.如权利要求1或2所述的封装结构，其特征在于，所述第二钝化层包括TEOS层以及位于所述TEOS层上的氮化硅层。
4.如权利要求1所述的封装结构，其特征在于，所述阻挡墙结构顶部与所述金属再布线层顶部齐平；所述阻挡墙结构底部与所述铝电极层底部齐平。
5.如权利要求1或4所述的封装结构，其特征在于，在垂直于所述晶圆表面且沿所述第一钝化层指向聚合物隔离层的方向上，所述阻挡墙结构包括：第一电极层，所述第一电极层与所述铝电极层处于同层；与所述第一电极层电连接的电极插塞，所述电极插塞在所述晶圆上的投影图形环绕所述芯片区域铝电极层在所述晶圆上的投影图形；与所述电极插塞电连接的第二电极层，所述第二电极层与所述金属再布线层处于同层。
6.如权利要求5所述的封装结构，其特征在于，所述第一电极层的材料为铝；所述电极插塞的材料为铜；所述第二电极层的材料为铜。
7.如权利要求5所述的封装结构，其特征在于，所述电极插塞的数量为1，所述电极插塞构成封闭环形；所述第一电极层构成封闭环形；所述第二电极层构成封闭环形。
8.如权利要求5所述的封装结构，其特征在于，所述电极插塞的数量为多个；且在平行于所述晶圆表面方向上，相邻电极插塞之间的距离小于或等于所述电极插塞的宽度尺寸的2倍。
9.如权利要求5所述的封装结构，其特征在于，所述第一电极层环绕所述芯片区域的铝电极层，且所述第一电极层构成封闭环形；或者，所述第一电极层环绕所述芯片区域的铝电极层，且所述第一电极层包括相互分立且顺次排布的第一子电极层。
10.如权利要求9所述的封装结构，其特征在于，在平行于所述晶圆表面方向的剖面上，所述芯片区域的形状为方形；所述第一子电极层的数量为4，且每一第一子电极层对应位于所述芯片区域的一侧。
11.如权利要求5所述的封装结构，其特征在于，所述第二电极层环绕所述芯片区域的铝电极层，且所述第二电极层构成封闭环形；或者，所述第二电极层环绕所述芯片区域的铝电极层，且所述第二电极层包括若干相互分立且顺次排布的第二子电极层。
12.如权利要求11所述的封装结构，其特征在于，在平行于所述晶圆表面方向的剖面上，所述芯片区域的形状为方形；所述第二子电极层的数量为4，且每一第二子电极层对应位于所述芯片区域的一侧。
13.如权利要求5所述的封装结构，其特征在于，所述第二电极层在所述晶圆上的投影图形与所述第一电极层在所述晶圆上的投影图形相重合。
14.如权利要求1所述的封装结构，其特征在于，所述金属再布线层的材料为铜；所述封装结构还包括：
位于所述金属再布线层与所述铝电极层之间的金属插塞，且所述金属插塞电连接所述金属再布线层与所述铝电极层。
15.一种封装结构的形成方法，其特征在于，包括：
提供晶圆，所述晶圆包括芯片区域以及环绕所述芯片区域的外围区域；
在所述芯片区域以及外围区域的晶圆上形成第一钝化层；
在所述外围区域的晶圆上的形成密封环结构；
在所述芯片区域的第一钝化层上形成若干分立的铝电极层；
在所述第一钝化层上形成第二钝化层，所述第二钝化层覆盖所述铝电极层顶部和侧壁；
在所述芯片区域和外围区域的第二钝化层上形成聚合物隔离层；
在所述芯片区域的聚合物隔离层中形成金属再布线层，且所述金属再布线层与所述铝电极层电连接；
在所述外围区域的聚合物隔离层中形成阻挡墙结构，所述阻挡墙结构位于所述密封环结构与所述芯片区域之间，所述阻挡墙结构位于所述外围区域的第一钝化层上，且所述阻挡墙结构环绕所述芯片区域的铝电极层。
16.如权利要求15所述的形成方法，其特征在于，在形成所述阻挡墙结构之后，还包括步骤，对所述聚合物隔离层进行退火处理。
17.如权利要求15所述的形成方法，其特征在于，所述第二钝化层的材料包括氮化硅。
18.如权利要求15所述的形成方法，其特征在于，在垂直于所述晶圆表面且沿所述第一钝化层指向聚合物隔离层的方向上，所述阻挡墙结构包括：第一电极层，所述第一电极层与所述铝电极层处于同层；与所述第一电极层电连接的电极插塞，所述电极插塞在所述晶圆上的投影图形环绕所述芯片区域铝电极层在所述晶圆上的投影图形；与所述电极插塞电连接的第二电极层，所述第二电极层与所述金属再布线层处于同层；
在形成所述铝电极层的工艺步骤中，形成所述第一电极层；
在形成所述金属再布线层的工艺步骤中，形成所述第二电极层。
19.如权利要求18所述的形成方法，其特征在于，形成所述电极插塞、第二电极层、金属再布线层以及聚合物隔离层的工艺步骤包括：
在所述芯片区域和外围区域的第二钝化层上形成第一聚合物隔离层；
图形化位于所述外围区域的第一聚合物隔离层，在所述外围区域的第一聚合物隔离层中形成露出第一电极层的第一通孔以及位于第一通孔上方的第一沟槽；
图形化位于所述芯片区域的第一聚合物隔离层，在所述芯片区域的第一聚合物隔离层中形成露出铝电极层的第二通孔以及位于第二通孔上方的第二沟槽；
形成填充满所述第一通孔的电极插塞；
形成填充满所述第一沟槽的第二电极层；
形成填充满所述第二通孔的金属插塞，所述金属插塞电连接所述金属再布线层与所述铝电极层；
形成填充满所述第二沟槽的金属再布线层；
在所述第一聚合物隔离层、第二电极层以及金属再布线层上形成第二聚合物隔离层，所述第二聚合物隔离层和第一聚合物隔离层构成所述聚合物隔离层。
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