CN101419948A - 半导体装置及其制造方法 - Google Patents

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CN101419948A CN200810171397.5A CN200810171397A CN101419948A CN 101419948 A CN101419948 A CN 101419948A CN 200810171397 A CN200810171397 A CN 200810171397A CN 101419948 A CN101419948 A CN 101419948A
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Abstract

本发明提供半导体装置及其制造方法，可避免切割时的应力或裂纹到达密封环以及芯片区域而使半导体装置的可靠性下降的危险。半导体装置具备形成于基板(11)上的元件；形成于基板(11)上的绝缘膜(13～18)；在绝缘膜(13～18)中，以包围元件所形成的区域且贯穿绝缘膜(13～18)的方式形成的密封环(103)；以及空隙区域(105)，其从元件看形成在位于更靠密封环(103)外侧部分的绝缘膜(13～18)，且含有空隙(41～44)。

Description

半导体装置及其制造方法
技术领域
本发明涉及具有以包围芯片区域周围的形式形成的密封环和对其进行保护的机构的半导体装置及其制造方法。
背景技术
一般情况下，通过在例如硅等半导体晶片上，以矩阵状配置由多个元件构成且具有规定功能的多个IC电路来制作半导体装置。
另外，在晶片上，配置了多个芯片区域彼此之间，以设计成格子状的切割区域(划线)所隔开。经过半导体制造工序在一张晶片上形成多个芯片区域之后，沿着切割区域把该晶片切割成一个个芯片，由此形成半导体装置。
这里，在对晶片进行切割而分割成一个个芯片时，切割区域附近的芯片区域受到机械式撞击，结果对于分离后的芯片即半导体装置，有时会在切割断面产生局部的裂纹或缺口。
针对该问题，一般提出通过在芯片区域的周围设置环状的防御壁即密封环(seal ring)，以避免切割时裂纹在芯片区域上的传播的技术。此外，密封环除可避免切割时的裂纹的传播外，还具有防止水分或活动离子从芯片外部侵入的功效。
然而，一旦密封环的局部受切割时的撞击而被破坏时，水分或活动离子则会从芯片外部侵入，将无法确保芯片的可靠性。
针对这一问题，在专利文献1中提出如下方法，在芯片最表面上形成的钝化膜上设置开口部，以避免切割时的应力经由钝化膜传递给芯片区域。
图20表示具有以往的密封环的半导体装置(在晶片中的状态)的截面构造。
如图20所示，在由硅晶片构成的半导体基板111上，设置有多个芯片区域142，其由切割区域141划分出来并通过切割而成为半导体芯片。在半导体基板111上，形成有元件分离膜112、多个(第一～第六)层间绝缘膜113～118以及钝化膜119的层叠结构。在芯片区域142上设置有构成晶体管等元件的活性层106，并且活性层106由元件分离膜112所包围。
在第一层间绝缘膜113中形成有与活性层106连接的第一通孔121。在第二层间绝缘膜114中形成有与第一通孔121连接的第一布线122。在第三及第四层间绝缘膜115和116中形成和第一布线122连接的第二通孔123，并且在第四层间绝缘膜116中形成与第二通孔123连接的第二布线124。在第五及第六层间绝缘膜117和118中形成和第二布线124连接的第三通孔125，并且在第六层间绝缘膜118中形成和第三通孔125相连的第三布线126。在钝化膜119上形成和第三布线126相连的衬垫127。
另外，如图20所示，在芯片区域142的周缘部的多个层间绝缘膜113～118的层叠结构中，形成有贯穿该层叠结构且连续包围芯片区域142的密封环143。密封环143例如交替使用布线形成用掩模和通孔形成用掩模来形成。
具体而言，密封环143的构成包括：形成于半导体基板111的导电层107、形成于第一层间绝缘膜113且与导电层107相连的第一密封通孔131、形成于第二层间绝缘膜114且和第一密封通孔131相连的第一密封布线132、形成于第三及第四层间绝缘膜115和116且与第一密封布线132连接的第二密封通孔133、形成于第四层间绝缘膜116且和第二密封通孔133相连的第二密封布线134、形成于第五及第六层间绝缘膜117和118且与第二密封布线134连接的第三密封通孔135、形成于第六层间绝缘膜118且和第三密封通孔135相连的第三密封布线136。此外，在本申请中，将密封环中由布线形成用掩模形成的部分称为密封布线，将密封环中由通孔形成用掩模形成的部分称为密封通孔。另外，如专利文献1所示，在钝化膜119上相比密封环143更靠切割区域141一侧，形成有通到第六层间绝缘膜118的开口部144。
另外，在专利文献2中，如图21所示，记载了在密封环的外侧，通过蚀刻除去预先埋入到布线层中的由铜构成的布线材料来形成空心槽的技术。
专利文献1：日本特开2004—79596号公报
专利文献2：日本特开2005—142262号公报
专利文献3：日本特开2006—59976号公报
上述说明中的专利文献1所公开的半导体装置，由于在芯片最表面的钝化膜上形成了开口，因此具有可以防止切割晶片时所产生的裂纹或撞击朝芯片区域传播的情况发生的效果。然而，该效果仅局限于钝化膜部。也就是说，在钝化膜以下存在的层间绝缘膜上，切割晶片时产生的裂纹或撞击会在层间绝缘膜传播而到达密封环。受切割撞击的影响，当在密封环的一部分上产生缺口或裂纹时，无法充分防止水分或活动离子侵入到芯片区域。
另外，由于密封环被连续设置在芯片区域的周缘部，因此吸收了裂纹或撞击而遭破坏的密封环的一部分，有时会处于从因切割而单片化了的半导体装置(半导体芯片)的端部飞出的状态。如果对该状态下的半导体装置进行封装，该密封环残骸会与接合线接触而导致不良品出现。
此外，为了防止随着半导体元件以及连接于它们的布线的细小化的布线间电容增大、甚至导致半导体装置的处理速度降低，开发出使用相对介电常数偏低的(低介电常数)的氧化硅膜等的层间绝缘膜来防止布线间电容的增大。
然而，一般情况下由于低介电常数的层间绝缘膜的机械强度很低，因此低介电常数的层间绝缘膜对于切割时产生应力的耐性，与以往使用过来的材料所组成的层间绝缘膜的情况相比不足。结果低介电常数的层间绝缘膜容易因切割而受损。因此，像以往那样想要仅通过密封环来实现防止切割时裂纹等的传播的功能、以及防止水分或活动离子等从外部侵入到芯片区域内的功能，变得越来越困难。
另外，上述说明的专利文献2中所公开的半导体装置，由于要通过蚀刻由铜组成的布线材料来形成空心槽，因此存在空心槽极其难以形成的问题。另外，空心槽宽度与布线宽度大体相同，空心槽稍大会导致一个空心槽的占有面积增大。由此存在即便想要在密封环和切割部位之间形成多个空心槽而不能形成的问题。即，存在空心槽形成时的设计自由度降低的问题。
发明内容
鉴于此，本发明的目的在于，通过避免在通过切割将晶片分割成一个个芯片(半导体装置)时生成的芯片侧面缺口或裂纹等到达密封环将密封环破坏，来防止该切口或裂纹进一步传播到芯片区域内，由此避免半导体装置的耐湿性和可靠性下降。
为了实现上述目的，本发明所涉及的半导体装置，具备：形成于基板的元件；形成于基板上的绝缘膜；在绝缘膜中，以包围元件所形成的区域且贯穿绝缘膜的方式形成的密封环；以及空隙区域，其形成在从元件看位于密封环外侧的部分的绝缘膜，且至少含有一个空隙。
根据本发明的半导体装置，在从元件看位于密封环外侧的位置形成含有至少一个空隙的空隙区域。因此，当在划分芯片区域的切割区域对晶片切割，得到一个个半导体装置(半导体芯片)时，可以利用空隙区域阻止产生的裂纹或应力等到达密封环。因此，可以避免密封环产生缺损或密封环遭到破坏，可以使密封环可靠地发挥其原有功能、即保护芯片区域的内部的功能。
此外，绝缘膜具有将多个层间绝缘膜层叠的结构，且具备：形成在多个层间绝缘膜中至少一个层间绝缘膜且与元件电连接的通孔；以及形成在多个层间绝缘膜中至少一个层间绝缘膜且与元件电连接的布线，密封环包括形成有通孔的层间绝缘膜上形成的密封通孔、和形成有布线的层间绝缘膜上形成的密封布线，空隙区域至少含有形成在多个层间绝缘膜中的形成有密封布线的层间绝缘膜上的空隙。
作为形成有密封布线的层间绝缘膜，有使用低介电常数绝缘膜的层间绝缘膜。通常低介电常数绝缘膜机械强度偏低，因此在形成有密封布线的层间绝缘膜上形成空隙，可以获得防止切割时的密封布线的损伤和破坏，来保护芯片区域的内部的显著效果。
优选为空隙的宽度比上述布线的宽度小。特别优选为比半导体装置具备的布线中具有最小宽度的布线的宽度小。
这样一来，可以防止Cu等布线材料被埋入到空隙内，容易形成空隙。从而获得更加可靠地防止切割时的撞击的效果。另外通过缩窄空隙的宽度，使得一个空隙所占面积变小。因此，即便在密封环和切割位置之间想要配置多个空隙的情况下，也可容易实现。也就是具有与空隙形成有关的自由度升高的效果。
另外，也可以含有将通孔和布线一体形成的双嵌入布线。
作为通孔和布线的构成可以这样进行设定。
另外通孔和布线还可以分别形成在多个层间绝缘膜中的不同层间绝缘膜之中。
另外，优选为多个层间绝缘膜中形成有上述布线的层间绝缘膜，由介电常数比多个层间绝缘膜中形成有通孔的层间绝缘膜低的膜构成。
这样一来，可以降低形成布线的层间绝缘膜上的布线间的电容。
另外，优选为，还具备形成于绝缘膜上的钝化膜，密封环除绝缘膜之外，还贯通钝化膜，空隙区域还包括其它空隙，该其他空隙从元件看形成于比密封环更靠外侧的部分的钝化膜中。
这样一来，在含有钝化膜的半导体装置中，针对在钝化膜内传递的切割时的裂纹或应力，也可以通过空隙区域来防止朝芯片区域内部方向的传播。
另外，优选为钝化膜具有由多个膜组成的层叠结构。
这样一来，可以缓和钝化膜上的膜应力，并且可以将一部分的膜做成低介电常数的膜来降低电容。
另外，优选为空隙区域含有在绝缘膜的厚度方向上不连续配置的多个空隙。
这样一来，可以抑制由于设置空隙区域而使半导体装置的结构强度的下降、以及避免切割时的裂纹或应力等到达密封环。
另外，优选为空隙区域含有沿绝缘膜的厚度方向以相邻方式配置的多个空隙。
这样一来，对于绝缘间的厚度方向多个空隙相邻的范围内，可以可靠地防止切割时的裂纹或应力等。
另外，优选为空隙区域包括：从元件看以无间断连续包围密封环的外侧的方式形成的空隙。
这样一来，即便从元件看从任何方向传来切割时的裂纹或应力，仍可以利用空隙区域避免到达密封环。
另外，优选为空隙区域包括：从元件看以不连续包围密封环的外侧的方式配置的多个空隙。
这样一来，针对耐撞击性弱的部位等选择性地形成空隙，特别可以避免裂纹或应力在该部位上的传播。
另外，优选为从元件看，在上述空隙区域的外侧，还具备至少一个含有至少一个空隙的另一空隙区域。
换言之，组合空隙区域和另一空隙区域将其称之为多个空隙区域，这样一来优选为利用设置于密封环外侧的两个以上的空隙区域，以双重以上包围密封环。
这样一来，可以更加可靠地避免裂纹或应力向芯片区域的内部方向侵入。也就是，考虑在以双重以上包围密封环的外侧的多个空隙区域中，最靠近晶片切割部分(切割区域中实际由切割装置的刀片所切断的区域)的空隙区域未完全吸收切割时的裂纹或撞击等的情况。此时，即便裂纹或撞击等向芯片区域的内部方向侵入，通过在外侧的空隙区域的内侧再形成至少一个空隙区域，该内侧的空隙区域可防止撞击或裂纹等继续向芯片区域的内部方向行进。
另外，优选为另一空隙区域包括：从元件看以无间断连续包围密封环的外侧的方式形成的空隙。
另外，优选为另一空隙区域包括：从元件看以不连续包围密封环的外侧的方式形成的多个空隙。
另外，优选为空隙区域和另一空隙区域，分别包括从元件看以不连续包围密封环的外侧的方式形成的多个空隙，空隙区域上的多个空隙彼此间的部分和另一空隙区域上的多个空隙间的部分被配置成，在垂直于密封环延伸方向的方向上互不相邻。
这样一来，可以通过配置成双重以上的多个空隙区域可靠地避免切割时的裂纹或应力等向芯片区域内侧方向传递。这样的效果归功于：外侧的空隙上的不连续部分(空隙彼此间的部分)和内侧的空隙不连续部分在相对于密封环的延伸方向垂直的方向上互不相邻。也就是，即使裂纹或应力等没有被最靠近晶片切割部分所配置的空隙所阻止，而穿过空隙的不连续部分向芯片区域的内部方向侵入，也必将由其内侧的另一空隙所阻止。
换言之，当从晶片切割区域看芯片区域的情况下，由于将以双重以上地包围密封环的多个空隙区域中的空隙以无间隙地配置，因此可以可靠地防止裂纹或撞击等从晶片切割部分向芯片区域的内部方向的行进。由此，可以在切割时的裂纹或撞击等到达密封环之前将它们阻止，因此不会使密封环缺损或者破环密封环。其结果可以避免密封环作为能够可靠地保护芯片区域的内部的功能遭受破坏。
另外，优选为以包围上述密封环的方式配置的多个空隙中至少一个空隙，被形成为沿上述密封环延伸方向的尺寸与其它空隙的不同。
也就是，最好将多个空隙的沿密封环的方向上的尺寸形成为不一样。
这样一来，例如通过在撞击易于集中的部位配置长形的空隙，其他部分配置短的空隙，可以将切割时的裂纹或撞击等细分散并吸收。这样，在切割时的裂纹或撞击等到达密封环之前来防止它们的侵入，因此不会使密封环缺损或者破环密封环。其结果可以避免密封环作为能够可靠地保护芯片区域的内部的功能遭受破坏。
为了实现上述目的，本发明的半导体装置的制造方法，具备：在基板上形成元件的工序；在形成了元件的基板上形成层间绝缘膜的工序；在层间绝缘膜形成用于形成与元件进行电连接的布线和通孔中至少一者的第一凹部、包围第一凹部且用于形成密封环的至少一部分的第二凹部、用于在从元件看位于第二凹部外侧形成空隙的第三凹部的工序；以及通过将导电膜埋入到第一凹部和第二凹部，而形成布线和通孔中至少一者、和密封环的至少一部分，并且剩余出第三凹部作为空隙的工序。
根据本发明的半导体装置的制造方法，可以制造出以密封环包围和形成于半导体基板上的元件电连接的通孔和布线，且在密封环的外侧形成空隙的半导体装置。由此制造出来的半导体装置，具有既已说明过的本发明的半导体装置的效果。
另外，也可以通过双嵌入法将通孔和所述布线一体形成在第一凹部。
如以上说明的那样，根据本发明，在具备形成于基板的元件、设置于形成了该元件的芯片区域的周缘部且包围元件或布线层等周围的密封环的半导体装置中，以包围密封环的方式设置有含有至少一个空隙的空隙区域。另外，既可以将该空隙形成为连续或不连续的结构，也可以设置多个空隙区域，而做成以双重以上包围密封环的外侧的结构。特别是优选为形成为双重以上且不连续形成的空隙各自的不连续的部分互不相邻。
另外，通过使空隙的宽度小于芯片区域上形成的布线的宽度，可以避免Cu等布线材料被埋入到空隙内，容易形成空隙。结果可以获得有效地防止切割时的撞击的效果。另外，由于空隙的宽度偏窄，故一个空隙的占有面积较小，当欲在密封环和切割位置之间形成多个空隙时，具有可容易形成的效果。即，具有空隙形成时的设计自由度变高的效果。
根据上述本发明的特征，由于可以利用单重或双重以上的空隙在从晶片取出一个个芯片(半导体装置)时由切割所产生的晶片的缺口或裂纹等到达密封环之前将它们阻止，因此可以避免密封环的破坏，进而避免作为半导体装置的芯片区域的破坏，由此可以防止半导体芯片的耐湿性和可靠性的下降。
附图说明
图1是表示设有本发明第一实施方式所涉及的半导体装置的晶片一部分的俯视图。
图2是图1的II-II’线的剖面图。
图3是图1中II-II’线的附近放大俯视图。
图4(a)～(d)是表示本发明的第一实施方式所涉及的半导体装置的制造方法的各工序的剖面图。
图5(a)～(c)延续于图4(d)，表示第一实施方式所涉及的半导体装置的制造方法的各工序的剖面图。
图6(a)～(c)延续于图5(c)，表示第一实施方式所涉及的半导体装置的制造方法的各工序的剖面图。
图7(a)和(b)延续于图6(c)，表示第一实施方式所涉及的半导体装置的制造方法的各工序的剖面图。
图8(a)和(b)延续于图7(b)，表示第一实施方式所涉及的半导体装置的制造方法的各工序的剖面图。
图9是表示设有本发明第二实施方式所涉及的半导体装置的晶片一部分的俯视图。
图10是图9的X-X’线的剖面图。
图11是图9中X-X’线的附近放大俯视图。
图12是表示设有本发明第三实施方式所涉及的半导体装置的晶片一部分的俯视图。
图13是图12的XIII-XIII’线的剖面图。
图14是图12中XIII-XIII’线的附近放大俯视图。
图15是表示设有本发明第四实施方式所涉及的半导体装置的晶片一部分的俯视图。
图16是图15的XVI-XVI’线的剖面图。
图17是图15中XVI-XVI’线的附近放大俯视图。
图18是表示第一到第四实施方式所涉及的半导体装置的一个变化例的剖面图。
图19是表示第一到第四实施方式所涉及的半导体装置的另一个变化例的剖面图。
图20是以往的半导体装置的剖面图。
图21是另一以往半导体装置的剖面图。
符号说明如下：
11—基板(半导体基板)；12—元件分离膜；13—第一层间绝缘膜；14—第二层间绝缘膜；15—第三层间绝缘膜；16—第四层间绝缘膜；17—第五层间绝缘膜；18—第六层间绝缘膜；19—钝化膜；21—第一通孔(via)；21a—第一通路孔(via hole)；22—第一布线；22a—第一布线槽；22b—布线槽图案；23—第二通孔；23a—第二通路孔；23b—第二通路孔图案；24—第二布线；24a—第二布线槽；24b—第二布线槽图案；25—第三通孔；26—第三布线；27—衬垫；27a—衬垫开口部；27a—衬垫槽；27b—衬垫槽图案；31—第一密封通孔；31a—第一密封通路孔；32—第一密封布线；32a—第一密封布线槽；32b—密封布线槽图案；33—第二密封通孔；33a—第二密封通路孔；33b—第二密封通孔图案；34—第二密封布线；34a—第二密封布线槽；34b—第二密封布线槽图案；35—第三密封通孔；36—第三密封布线；37—帽(cap)；37a—帽槽；37b—帽槽形成图案；41—第一空隙；41a—第一空隙形成用槽；41b—第一空隙形成用图案；42—第二空隙；42a—第二空隙形成用槽；42b—第二空隙形成用图案；43—第三空隙；44—第四空隙；44a—第四空隙形成用槽；44b—第四空隙槽形成图案；45、46—空隙；51—抗蚀剂；52—通孔图案形成用抗蚀剂；53—抗蚀剂；54—钝化膜加工用抗蚀剂；54—抗蚀剂；61—活性层；62—导电层；101—切割区域；102—芯片区域；103—密封环；105、105a、105b—空隙区域。
具体实施方式
以下，参照附图并对本发明的各实施方式进行说明。
本发明的第一特征在于，在与形成布线结构的同一工序中形成密封环和含有至少一个空隙的空隙区域。另外，由于使空隙区域的空隙以包围密封环的方式无间断连续地形成于密封环的外侧，因此在晶片切割时即便产生的裂纹或应力等并向芯片区域方向传播，也不会到达密封环。即，由于空隙形成于密封环的外侧，会使切割时的裂纹或应力被空隙所吸收。因此，可以防止裂纹等到达密封环而给密封环带来损伤所引起的半导体芯片的可靠性下降(第一实施方式)。
另外，本发明的第二特征在于，形成于密封环外侧的空隙区域包括多个与密封环并列且不连续形成的空隙。由此，可以细致地分散并吸收切割时的应力。另外可以选择性地将空隙配置于应力容易集中的部位，或者改变空隙的长度，避免吸收切割时所产生的裂纹或应力再向芯片方向传播，可以防止半导体芯片的可靠性的降低(第二实施方式)。
另外，本发明的第三特征在于，形成于密封环的外侧的空隙区域包括双重以上的包围密封环的空隙。由此，即便形成于切割区域侧的空隙无法吸收切割时所产生的裂纹或应力来防止其传播，裂纹或应力沿芯片方向传播，形成于密封环侧的空隙仍能够将其吸收而防止传播。因此，可以防止密封环受损，而导致半导体芯片可靠性降低(第三实施方式)。
另外，本发明的第四特征在于，以不连续且双重以上地包围密封环外侧的方式形成的并被包括在空隙区域中的多个空隙，被形成为彼此间的不连续部分相互不相邻。由此在从晶片切割部分看芯片区域时，由于会无间隙地配置双重以上的空隙，因此与具有双重以上构造的空隙彼此间的不连续部分相互相邻的情况相比，可以更加可靠地保护密封环和芯片区域(第四实施方式)。
(第一实施方式)
以下，参照附图并对本发明的第一实施方式所涉及的半导体装置及其制造方法进行说明。
图1是表示设有本发明第一实施方式所涉及的半导体装置的晶片一部分的俯视图。
如图1所示，在形成例如以硅基板等作代表的半导体基板11的晶片上，配置有分别成为半导体装置的多个芯片区域102。各芯片区域102上设置有由多个元件组成且具有规定的功能的IC(integrated circuit)电路。此外，各芯片区域102由被设置成格子状的切割区域101所划分。
这里，一个半导体装置(也就是一个半导体芯片)包括：配置由多个元件组成且具有规定功能的IC电路的芯片区域102、以包围该芯片区域102的方式设置于芯片区域102的周缘部的密封环103、以及以包围密封环103的方式设置于密封环103的外侧的本发明的空隙区域105。像这样形成有多个半导体装置的半导体晶片，是在各芯片完成后，沿着切割区域101进行切割，从而分离出一个个半导体装置来的。
设置空隙区域105的用处是用来减轻切割时密封环103所承受的撞击或应力等。因此，当然是从存在有密封环103的一侧看，必须在相比空隙区域105位于更外侧进行切割。
接着，图2是图1的II-II’线的剖面图。也就是，是包括位于芯片区域102的周缘部的密封环103和空隙区域105的半导体装置端部(具体而言，是芯片区域102的布线结构、密封环103的结构和空隙区域105)的剖面图。另外，图3是图1中II-II’线的附近放大俯视图。
如图2和图3所示，切割前的半导体装置包括切割区域101和芯片区域102。在半导体基板11(以下，称作基板11)上，形成有元件分离膜12、绝缘膜(第一～第六层间绝缘膜13～18)和钝化膜19。另外，在绝缘膜中，芯片区域102的与切割区域101边界附近，形成有密封环103，其包括第一、第二、第三通孔31、33、35和第一、第二、第三密封布线32、34、36。同时，在该密封环103的外侧(切割区域101的与芯片区域102的边界附近)形成有包括第一～第四空隙41～44的空隙区域105。另外，在芯片区域102的相比密封环103更靠内侧的部分，形成有布线结构，其包括第一、第二、第三通孔21、23、25和第一、第二、第三布线22、24、26。在钝化膜19中，在第三布线26上形成有衬垫27，在第三密封布线36上形成有帽37。
以下，对于具有图2和图3所示结构的半导体装置的制造方法，参见对应的附图进行说明。
首先，如图4(a)所示，在半导体基板11上形成元件分离膜12，在芯片区域102形成构成晶体管等元件的活性层61，并且在基板11的芯片区域102的周缘部(切割区域101附近的密封环形成区域)，形成与活性层同样构成的导电层62。
下面，在基板11上堆积第一层间绝缘膜13。之后，使用平板印刷法和干蚀刻法，在芯片区域102的第一层间绝缘膜13形成用于将第一通孔21形成于活性层61上的通路孔21a。同时，在密封环形成区域的第一层间绝缘膜13形成用于将第一密封通孔31形成于导电层62上的第一密封通路孔31a。这里，密封通孔是构成密封环的部分，可通过将导电材料埋入到连续包围芯片区域的槽部来形成。密封通孔具有与芯片区域的通孔有同等程度宽的线状结构。
另外，在本实施方式中，当在芯片区域102的第一层间绝缘膜13形成通路孔21a时，同时形成用于形成第一密封通孔31的密封通路孔31a，但也可以分开形成通路孔21a和密封通路孔31a。
接着，进行图4(b)所示的工序。首先，在第一通路孔21a和第一密封通路孔31a形成Ti和TiN等势垒金属。之后，埋入W等金属、使用CMP(Chemical Mechanical Polishing)除去多余的势垒金属和金属，分别形成第一通孔21和第一密封通孔31。
接着，在第一层间绝缘膜13上形成第二层间绝缘膜14。再用平板印刷法在第二层间绝缘膜14形成抗蚀剂51，其具有用于形成布线槽的布线槽图案22b、用于形成密封布线槽的密封布线槽图案32b和用于形成第一空隙41的第一空隙形成用图案41b。这里，密封布线是构成密封环103的部分，是通过将导电材料埋入连续包围芯片区域102的槽部来形成的。
另外，第一空隙形成用图案41b的尺寸最好形成为窄于布线槽图案22b的最小宽度。例如，当上述的最小宽度记做X时，将第一空隙形成用图案41b的宽度设为0.8X。该理由后边进行说明。
接着，如图4(c)所示，使用干蚀刻法，在芯片区域102的第二层间绝缘膜14，形成用于形成第一布线22的第一布线槽22a，该第一布线槽22a与第一通孔21连接。同时，在密封环形成区域的第二层间绝缘膜14形成用于形成第一密封布线32的第一密封布线槽32a，该第一密封布线槽32a与第一密封通孔31相连接。接着，在切割区域101的第二层间绝缘膜14，形成用于形成第一空隙41的第一空隙形成用槽41a。
接着，进行图4(d)所示的工序。首先，通过溅射法在第一布线槽22a和第一密封布线槽32a形成Ta、TaN等的势垒金属，之后通过镀层法形成由Cu组成的金属膜，再通过CMP法除去从第一布线槽22a和第一密封布线槽32a露出的部分的势垒金属和Cu。由此，在芯片区域102的第二层间绝缘膜14中，形成第一布线22和第一密封布线32。
另外，此时，由于第一空隙形成用槽41a被加工成比布线图案的最小尺寸还小的尺寸，故开口的宽度较为狭小，在第一空隙形成用槽41a的内部只能局部形成上述势垒金属，或者开口部被封堵。因此，在第一空隙形成用槽41a的内部无法形成Cu等的金属镀层。结果在切割区域101，可以在第二层间绝缘膜14中形成第一空隙41。
接着，如图5(a)所示，在第二层间绝缘膜14上依次形成第三层间绝缘膜15和第四层间绝缘膜16。再使用平版印刷法在第四层间绝缘膜16形成通孔图案形成用抗蚀剂52，其具有用于形成第二通路孔23a的第二通路孔图案23b、和用于形成第二密封通路孔33a的第二密封通孔图案33b。
接着，如图5(b)所示，使用干蚀刻法在芯片区域102的第四层间绝缘膜16形成用于形成与第一布线22连接的第二通孔23的第二通路孔23a。同时，在密封环形成区域的第四层间绝缘膜16形成用于形成与第一布线32连接的第二密封通孔33的第二密封通路孔33a。之后进行灰化和清洗处理，除去通孔图案形成用抗蚀剂52。
接着，如图5(c)所示，使用平版印刷法在第四层间绝缘膜16形成抗蚀剂53，其具有用于形成第二布线槽24a的第二布线槽图案24b、用于形成第二密封布线槽34a的第二密封布线槽图案34b以及用于形成第二空隙形成用槽42a的第二空隙形成用槽图案42b。
这里，第二空隙形成用图案42b最好形成为窄于第二布线槽图案24b的最小宽度(X)的尺寸，例如形成为0.8X以下的宽度。
接着，进行图6(a)所示的工序。这里，使用干蚀刻法在芯片区域102的第四层间绝缘膜16以与通路孔23a连接的方式形成用于形成第二布线24的第二布线槽24a。同时，在密封环形成区域的第四层间绝缘膜16以与第二密封通路孔33a连接的方式形成用于形成第二密封布线34的第二密封布线槽34a。另外，在切割区域101的第四层间绝缘膜16形成用于形成第二空隙42的第二空隙形成用槽42a。之后进行灰化和清洗处理，除去抗蚀剂53。
接着，如图6(b)所示，使用干蚀刻法除去第一布线22和第一密封布线32上部分的第三层间绝缘膜15。从而使第一布线22和第一密封布线32的上部露出。
接着，进行图6(c)所示的工序。这里，通过溅射法在第二通路孔23a和第二布线槽24a、在第二密封通路孔33a和第二密封布线槽34a形成由Ta、TaN等构成的势垒金属，之后通过镀层法形成由Cu组成的金属膜。之后通过CMP法除去露出部分的势垒金属和Cu。由此，在芯片区域102的第四层间绝缘膜16中，形成第二通孔23、第二布线24、第二密封通孔33和第二密封布线34。也就是使用同时以金属埋入通路孔和布线槽的双嵌入法(dual damascene)来形成通孔、布线、密封通孔以及密封布线。
另外此时由于将第二空隙形成用槽42a的开口宽度形成比布线图案的最小尺寸X还小的0.8X，因此第二空隙形成用槽42a的内部只能部分形成上述势垒金属，或者开口部被封堵。因此，在第二空隙形成用槽42a的内部无法形成Cu等的金属镀层。结果在切割区域101，可以在第四层间绝缘膜16中形成第二空隙42。
接着，进行图7(a)所示的工序。首先，在第四层间绝缘膜16上依次形成第五层间绝缘膜17和第六层间绝缘膜18。再使用与图5(a)～(c)和图6(a)～(c)所示的相同方法在芯片区域102上，在第五和第六层间绝缘膜17和18中形成第三通孔25、在第六层间绝缘膜18中形成第三布线26。同时，在密封环形成区域，在第五和第六层间绝缘膜17和18中形成第三密封通孔35、在第六层间绝缘膜18中形成第三密封布线36。进一步，在切割区域101，在第六层间绝缘膜18形成第三空隙43。
接着，进行图7(b)所示的工序，首先在本实施方式示例中，在作为位于最上面位置的布线层的第六层间绝缘膜18上，形成作为该布线层的保护膜的钝化膜19。接着，利用平版印刷法在钝化膜19上形成钝化膜加工用抗蚀剂54，其具有用于形成衬垫开口部27a的衬垫槽图案27b、用于在密封环上部形成帽槽37a的帽槽形成图案37b、以及用于形成第四空隙形成用槽44a的第四空隙形成用图案44b。
此外，第四空隙形成用图案44b最好形成为窄于衬垫槽图案27b和帽槽形成图案37b的最小宽度(X)的尺寸，例如形成为0.8X以下。
接着，如图8(a)所示，使用干蚀刻法在芯片区域102的钝化膜19，形成用于形成与第三布线26连接的衬垫27的衬垫槽27a。同时，在密封环形成区域的钝化膜19，形成用于形成与第三密封布线36连接的帽37的帽槽37a。还在切割区域101的钝化膜19，形成用于形成第四空隙44的第四空隙形成用槽44a。之后，进行灰化和清洗处理，除去抗蚀剂54。
接着，进行图8(b)的工序。这里，在衬垫槽27a、帽槽37a依次形成由Ta、TaN等构成的势垒金属和Al等的金属膜，之后使用平版印刷法和干蚀刻法使势垒金属和金属膜图案化，形成衬垫27和帽37。
此时，由于第四空隙形成用槽44a的开口的宽度较为狭小，故在第四空隙形成用槽44a的内部只能部分形成上述势垒金属，或者开口部被封堵。结果，在切割区域101，在钝化膜19中可以形成第四空隙44。
通过以上的工序，在基板11(晶片)上完成多个半导体装置的形成。这样一来根据上述半导体装置的制造方法，可以在分别形成芯片区域102的第一、第二、第三通孔21、23、25和第一、第二、第三布线22、24、26、衬垫27的同时，分别依次形成第一、第二、第三密封通孔31、33、35和第一、第二、第三密封布线32、34、36和帽37，能够构成密封环103。并且，可以在密封环103的外侧形成沿层间绝缘膜的层叠方向不连续分布第一、第二、第三、第四空隙41、42、44、44的空隙区域105。另外，通过设定第一、第二、第三、第四的空隙形成用槽41a、42a、43a、44a的宽度，可以在分别形成布线和密封布线的工序中同时形成空隙。这样，本实施方式的半导体装置，可以无需设置用于形成空隙的新工序来进行制造。
本实施方式所涉及的半导体装置具有如下的效果。
形成了多个半导体装置的晶片、即基板11，通过被沿切割区域101(参照图1)进行切割，而分离出一个个半导体装置(半导体芯片)。此时，从切割的部分产生由于撞击、应力等或它们的结合引起的裂纹，并向芯片区域102方向传播。然而，该撞击、应力、裂纹等将被空隙区域105所吸收。换言之，撞击、应力或裂纹等向芯片区域102方向的进一步传播受到阻止。由此，由于密封环103不会受到损害，因此可确保密封环原有功能之一、即避免水分或活动离子从外部侵入到芯片区域102内的功能。因此，形成可靠性极高的半导体装置。
另外，将以金属埋入本实施方式的半导体装置中的空隙形成用槽内部的半导体装置作为对比例，而对本实施方式的半导体装置与对比例相比的优越的理由进行说明。
在以金属埋入形成于钝化膜的空隙形成用槽(相当于第四空隙形成用槽44a的部分)内部的对比例的情况下，金属受到切割时的撞击影响而部分变形，有暴露出钝化膜表面的危险。一旦对该状态下的半导体装置进行封装，上述暴露出来的金属会接触到接合线而形成不良品。另一方面，如果不将金属埋入到形成于钝化膜的空隙形成用槽内部的话(本实施方式的情况)，则不存在金属受切割时的撞击的影响而从钝化膜表面露出的危险。由此，在空隙形成用槽内部，与埋入金属的情况相比，不埋入金属的情况更为优越。
另外，对于第一、第二以及第三空隙形成用槽41a、42a、43a而言，如果也埋入金属，则存在切割时绝缘膜变形而剥离出来的危险。此时也会与先前说明的相同形成不良品。这样，最好如本实施方式那样形成空隙。
此外，该方法也通用于后边说明的第二～第四实施方式的情况。
另外，在第一实施方式所涉及的半导体装置中，为了可靠地保护布线(22、24、26)和密封布线(32、34、36)，而以包围密封布线的方式形成空隙(41、42、43)。为使布线彼此间的介电常数下降，多在形成有布线的层使用低介电常数绝缘膜。因此，为了发挥设置空隙区域105的效果，重要的是对形成有布线的层上所设置的密封布线进行可靠地保护。由此，与仅在形成通孔(21、23、25)和密封通孔(31、33、35)层上形成空隙的情况(例如，专利文献3)相比，在形成布线和密封布线的层上形成空隙的情况在吸收切割时的撞击的问题上更为优选。此外，这里所提到的“层”(level)是表示从通孔、密封通孔、布线、密封布线的各自下面的高度到上面的高度范围内所包含的空间。
另外，优选空隙(41、42、43)的槽的宽度小于布线(22、24、26)的宽度(特别是具有最小宽度的布线的布线宽度)。通过这样设定，可以避免埋入Cu等布线材料到空隙内，容易形成空隙。结果得到能有效地防止切割时的撞击的效果。另外，由于空隙的宽度较为狭小，故一个空隙的占有面积小。因此，当欲在密封环和切割部位之间形成多个空隙的情况下，具有能够容易形成的效果。即，具有空隙形成时的设计自由度变高的效果。
对于以上的说明，也通用于后边即将说明的第二～第四实施方式的情况。
(第二实施方式)
以下，参照附图对本发明的第二实施方式所涉及的半导体装置及其制造方法进行说明。
图9是表示设有本发明第二实施方式所涉及的半导体装置的晶片一部分的俯视图。
如图9所示，在形成例如以硅基板等作代表的半导体基板11的晶片上，配置有分别形成半导体装置的多个芯片区域102。各芯片区域102上设置有由多个元件组成且具有规定的功能的IC电路。此外，各芯片区域102由被设置成格子状的切割区域101所划分。
这里，一个半导体装置(也就是一个半导体芯片)具备：配置由多个元件组成且具有规定功能的IC电路的芯片区域102、以包围该芯片区域102的方式设置于芯片区域102的周缘部的密封环103、以及在密封环103的外侧含有以包围密封环103的方式沿平行于密封环103的方向不连续配置的多个空隙的本发明的空隙区域105。像这样形成有多个半导体装置的半导体基板11，是在各芯片完成后沿着切割区域101进行切割，从而分离出一个个半导体装置来的。
这里，空隙区域105所设置的用处是用来减轻切割时密封环103所承受的撞击或应力等。因此，当然从存在有密封环103的一侧看，需要在相比空隙区域105位于更外侧进行切割。
接着，图10是图9的X-X’线的剖面图。也就是，是包括位于芯片区域102的周缘部的密封环103和空隙区域105在内的半导体装置端部(具体而言，是芯片区域102的布线结构、密封环103的结构和空隙区域105)的剖面图。另外，图11是图9中X-X’线的附近放大俯视图。
如图9～图11所示，切割前的半导体装置包括切割区域101和芯片区域102。在芯片区域102的与切割区域101边界附近形成有密封环103，同时，在该密封环103的外侧(切割区域101的与芯片区域102的边界附近)形成有空隙区域105，其含有多个与密封环103平行且不连续配置的空隙。
如上述说明的那样，第二实施方式所涉及的半导体装置，除了在密封环103的外侧沿长边方向不连续地配置与密封环103平行形成的空隙区域105所包含的多个空隙之外，与第一实施方式所涉及的半导体装置为同一结构。另外，第二实施方式所涉及的半导体装置的制造方法，仅是对用于形成空隙形成用槽图案的平版印刷用掩模进行的变更，这样可以使用与利用图4(a)～(d)、图5(a)～(c)、图6(a)～(c)、图7(a)和(b)、图8(a)和(b)说明过的第一实施方式所涉及的半导体装置的制造方法相同的方法。
根据本发明的第二实施方式所涉及的半导体装置，得到如下效果。也就是，形成有半导体装置的晶片、即基板11，通过被沿切割区域101进行切割，而分离出一个个半导体装置(半导体芯片)。此时，从切割的部分产生由于撞击、应力等或它们结合引起的裂纹，并向芯片区域102方向传播。然而，该撞击、应力、裂纹等将被不连续配置的空隙分散成细小的部分而吸收。另外，也可以在应力容易集中的部位选择性地配置空隙，也可以改变空隙的长度。结果可以吸收切割时产生的裂纹或应力、防止其向芯片方向传播。这样，由于密封环103不受到损害，因此可确保密封环原有功能之一的避免水分或活动离子从外部侵入到芯片区域102内的功能。由此，制造出可靠性极高的半导体装置。
(第三实施方式)
以下，参照附图对本发明的第三实施方式所涉及的半导体装置及其制造方法进行说明。
图12是表示设有本发明第三实施方式所涉及的半导体装置(具有双重包围芯片区域的空隙区域的半导体装置)的晶片一部分的俯视图。
如图12所示，在例如以硅基板等作代表的半导体的晶片(基板11)上，配置有分别形成半导体装置的多个芯片区域102。各芯片区域102上设置有由多个元件组成且具有规定的功能的IC电路。此外，各芯片区域102由被设置成格子状的切割区域101所划分。
这里，一个半导体装置(也就是一个半导体芯片)包括：配置由多个元件组成且具有规定功能的IC电路的芯片区域102、以包围该芯片区域102的方式设置于芯片区域102的周缘部的密封环103、以及以双重包围密封环103的方式设置于密封环103的外侧的多个空隙区域105a和105b。也就是，第三实施方式所涉及的半导体装置，除了具有空隙区域为双重的结构以外，具有与第一实施方式所涉及的半导体装置同样的结构。可以看作是在图2中相当于空隙区域105的空隙区域105a的外侧还具有另一空隙区域105b。但是，在本实施方式中，对应布局上的富余问题，最好设置具有双重以上(3重或4重等)结构的空隙区域。
接着，图13是图12的XIII-XIII’线的剖面图。图14是图12中XIII-XIII’线的附近放大俯视图。
如图12～图14所示，切割前的半导体装置包括芯片区域102和切割区域101，在芯片区域102的与切割区域101边界附近形成有密封环103，同时，在该密封环103的外侧(切割区域103的与芯片区域102的边界附近)形成有双重结构的空隙区域105a、105b。
第三实施方式所涉及的半导体装置的制造方法，除了对所使用的光掩模的双重结构的空隙形成用掩模图案的布局以外，与第一实施方式所涉及的半导体装置的制造方法相同。
根据第三实施方式所涉及的半导体装置的制造方法，在形成芯片区域102的第一、第二、第三通孔21、23、25和第一、第二、第三布线22、24、26的同时，可以形成包括第一、第二、第三密封通孔31、33、35和第一、第二、第三密封布线32、34、36的密封环103。另外，在密封环103的外侧，可以形成具有双重结构的空隙区域(空隙区域105a和105b)。
根据本发明的第三实施方式所涉及的半导体装置具有如下效果。也就是，形成有半导体装置的基板11，通过被沿切割区域101进行切割，而分离出一个个半导体装置(半导体芯片)。此时，从切割的部分产生由于撞击、应力等或它们的结合引起的裂纹，并向芯片区域102方向传播。即便该撞击、应力、裂纹等使得外侧的空隙区域105b遭受破坏，且撞击等继续向芯片区域102的内部方向传播，也可以通过空隙区域105b的内侧的空隙区域105a来吸收撞击、应力、裂纹等。因此可以避免撞击等继续向芯片区域102的内部方向传播。由此，由于可以防止密封环103遭受损害，因此可确保密封环103原有功能之一的避免水分或活动离子从外部侵入到芯片区域102内的功能，由此，制造出可靠性极高的半导体装置。
(第四实施方式)
以下，参照附图对本发明的第四实施方式所涉及的半导体装置及其制造方法进行说明。
图15是表示设有本发明第四实施方式所涉及的半导体装置(是在密封环周围具有包括多个空隙的空隙区域的半导体装置，其中多个空隙以成双重、不连续且不连续部分相互不相邻的方式配置于芯片区域)的晶片一部分的俯视图。
如图15所示，在例如以硅基板等作代表的半导体的晶片、即基板11上，配置有分别形成半导体装置的多个芯片区域102。各芯片区域102上设置有由多个元件组成且具有规定的功能的IC电路。此外，各芯片区域102由被设置成格子状的切割区域101所划分。
这里，一个半导体装置(也就是一个半导体芯片)包括：配置由多个元件组成且具有规定功能的IC电路的芯片区域102、以包围该芯片区域102的方式设置于芯片区域102的周缘部的密封环103、以及以双重包围密封环103的方式设置于密封环103的外侧的两个空隙区域105a和105b。而且，空隙区域105a和105b分别含有不连续配置的多个空隙，同时空隙区域105a和空隙区域105b中的空隙的不连续部分被配置成相互不相邻。也就是，第四实施方式所涉及的半导体装置，除了形成下述双重结构以外，具有与第三实施方式所涉及的半导体装置同样的结构，该双重结构如下：两个空隙区域105a和105b都含有不连续配置的空隙且空隙的不连续部分彼此不相邻。
用图16和图17对这一状态进行表示。图16是图15的XVI-XVI’线的剖面图。也就是，是包括位于芯片区域102的周缘部的密封环103的半导体装置端部(具体而言，是芯片区域102的布线结构和密封环103的结构)的剖面图。另外，图17是图15中XVI-XVI’线的附近放大俯视图。另外，图16中示出分别构成双重结构空隙区域105a和105b的多个空隙相互相邻的部位(例如图17中的A线)的剖面。
此外，在第四实施方式中，对应布局上的富余问题，最好设置具有双重以上(3重或4重等)结构的空隙区域105。
另外，具有图15～17所示构造的第四实施方式所涉及的半导体装置的制造方法，除了对所使用的光掩模的双重结构的空隙形成用掩模图案的布局以外，基本上与第一实施方式所涉及的半导体装置的制造方法相同。
如以上说明的那样，根据第四实施方式所涉及的半导体装置的制造方法，在形成芯片区域102的通孔21、23、25和布线22、24、26的同时，可以形成包括密封通孔31、33、35和密封布线32、34、36的密封环103。另外，在密封环103的外侧，可以形成具有双重结构的空隙区域105a、105b。
根据本发明的第四实施方式所涉及的半导体装置具有如下效果。也就是，形成有半导体装置的晶片、即基板11，通过被沿切割区域101进行切割，而分离出一个个半导体装置(半导体芯片)。
如果切割时产生的裂纹或撞击等侵入芯片区域102内，则有给密封环103乃至其内侧的部分带来损害的危险。为此在本实施方式的半导体装置中设置有空隙区域，但由于各个空隙区域105a和105b都具有空隙被不连续配置的构成，这样会考虑到裂纹或撞击等穿过空隙的不连续部分。然而，在本实施方式的半导体装置中，外侧空隙区域105b中包含的空隙不连续部分、和内侧空隙区域105a中包含的空隙不连续部分，在垂直于密封环103延伸方向的方向上呈互不相邻。这样，穿过外侧的空隙区域105b的不连续部分(也就是未遭到空隙区域105b阻止)的裂纹或撞击，必然会受到内侧的空隙区域105a的空隙的阻止。
换言之，在从切割区域101侧看芯片区域102的情况下，由于构成多重空隙区域的多个空隙被无间隙地配置，因此可以可靠地防止裂纹或撞击等从晶片切割部分向芯片区域的内部方向的行进。这样，由于可以在切割时的裂纹或撞击等到达密封环之前对其进行阻止，因此不会损坏密封环或破坏密封环。因此，不会破坏能够可靠地保护芯片区域的内部的密封环的功能。以上由于可以防止密封环103遭受损害，因此可确保密封环103原有功能之一的避免水分或活动离子从外部侵入到芯片区域102内的功能，由此，可以提供出可靠性极高的半导体装置。此外，只要是不连续部分互不相邻的结构，可以任意选定空隙区域105a和105b内的空隙的长度。
设置沿平行于密封环延伸的连续的空隙，是导致机械强度下降的原因。为此，优选为将空隙形成为不连续。这样一来尽管认为裂纹或撞击可穿过不连续部分，但通过以不连续部分以不相邻的方式将空隙配置成双重以上，可以避免裂纹或撞击到达密封环。
另外，在从上述第一到第四实施方式中，作为密封环103使用了密封通孔和宽度比密封通孔更宽的密封布线的层叠结构。但是将密封布线的宽度设为与密封通孔的宽度相同也不存在任何问题。另外，作为密封环103使用密封通孔和密封布线的层叠结构，但仅通过密封通孔来形成也不存在任何问题。通过做成该结构，与使用密封布线和密封通孔的层叠结构的情况相比，由于可以减小半导体装置内密封环103沿宽度方向(沿着芯片区域102的周缘，垂直于密封环103所延伸方向的方向)的占有区域，因此有利于半导体装置的小型化。
另外，在从上述第一到第四实施方式中，除去最下层的布线(第一通孔21和第一布线22)，通过双嵌入方式来形成。然而，还可以使用单嵌入法，在形成了通孔(和密封通孔)或者布线(和密封布线)的开口部、即通路孔或者布线槽之后，分别独立地埋入金属。此时的剖面形状的例子示于图18中。这里，第四层间绝缘膜16和第六层间绝缘膜18均为双层的层叠结构，在各自的下侧层(形成有第二通孔23和第三通孔25的层)也都形成空隙45和46。因此，图18的结构中，在被层叠的层间绝缘膜的厚度方向上，多个空隙(41～46)是以相邻形成的空隙区域105。
与之相对，也可以仅以通孔形成或者布线形成中任意一个掩模来进行空隙形成，形成多个与密封环103平行且不连续的空隙。
另外，在使用双嵌入方式的情况下，还可以使用通孔形成和布线形成这两者的掩模来形成空隙，此时空隙为与密封环103平行且连续的结构(例如图19所示的剖面形状)。
为了得到这样的结构，例如在图5(a)所示的工序中，在抗蚀剂52中空隙41上方设置空隙形成用图案。利用该空隙形成用图案，在图5(b)的工序中，除第二通路孔23a和第二密封通路孔33a之外还形成空隙形成用槽。这样一来，经过图6(c)的工序，可以设置贯穿第三和第四层间绝缘膜15和16的图19的空隙42。
另外，在从上述第一到第四实施方式中，空隙区域105(105a和105b)中的空隙，只要形成于至少一个层间绝缘膜即可。另外，还可以选择性地只形成于使用通常由作为机械强度较低的膜而被熟知的例如含碳氧化硅膜构成的层间膜的层上。
另外，在从上述第一到第四实施方式中，空隙区域105(105a和105b)形成于切割区域101。然而，空隙区域105(105a和105b)由于只要被设置在晶片切割部分和密封环103之间即可，因此并不局限于各实施方式的形成位置。例如，还可以将空隙区域105(105a、105b)设置于密封环103的外侧、芯片区域102内的与切割区域101的边界附近。
另外，在从上述第一到第四实施方式中，虽然将密封环103设置在芯片区域102的与切割区域101的边界附近，但取而代之，也可以设置在空隙区域105的内侧、例如切割区域101中的切割后也作为半导体装置(半导体芯片)的端部而残留的部分(也就是切割区域101上与芯片区域102的边界附近)。
另外，在从上述第一到第四实施方式中，是在重叠了六层的层间绝缘膜上形成三层布线和三层通孔，但层间绝缘膜的层数并不局限于六层，且布线和通孔也不局限于三层，可以根据芯片结构来或多或少地进行设定。
另外，在从上述第一到第四实施方式中，作为密封环103表示为沿纵向一串的密封环结构，但并不局限于一串密封环结构。例如也可以具有两串以上的结构，而且还可以具有密封环结构分支出一部分的结构。
另外，在从上述第一到第四实施方式中，虽然以铜作为构成各布线、各通孔和密封环103的导电材料，但并不受此局限，还可以使用W、Al和Cu中的至少一个构成。这样一来，可以由与半导体装置的芯片区域102上形成的布线和通孔相同的材料来形成密封环103。
另外，在从上述第一到第四实施方式中，还可以在钝化膜19形成专利文献1所示的狭缝(图20中的144)。只要是形成在相比密封环103靠向切割区域101一侧，且相比由切割刀所切除部分靠向芯片区域102一侧，部位没有特别限定。
另外，在从上述第一到第四实施方式中，虽然第一～第六层间绝缘膜和钝化膜被分别作为单一的膜使用，但也可以制成以两种以上的膜形成至少任意一个层间绝缘膜或者钝化膜。
例如，对于第四层间绝缘膜而言，也可以做成由具有与形成布线的层和形成通孔的层互不相同的相对介电常数的含碳氧化硅膜来形成的结构。此时，对于两种含碳氧化硅膜而言，也可以是形成布线的层间绝缘膜的相对介电常数(k1)低于形成通孔的层间绝缘膜的相对介电常数(k2)(k1<k2)那样的组合。也就是采用不同的层间绝缘膜的组合，即形成布线的层间绝缘膜与形成通孔的层间绝缘膜相比，碳浓度更高或者空穴量更多(由此相对介电常数低)。
另外，作为用于布线层的层间绝缘膜的相对介电常数低于用于通孔层的层间绝缘膜的相对介电常数的组合，还可以对通孔层使用TEOS等的氧化硅膜或者含氟氧化硅膜，对布线层使用含氟的氧化硅膜或者含碳的氧化硅膜。
根据上述的膜结构，就可以降低形成有布线的层上的布线间的电容。虽然相对介电常数较低的绝缘膜通常机械强度偏低容易受到切割的损伤，但通过针对应用该机械强度偏低膜的层选择性地形成本发明的空隙，就能够避免切割时的应力或裂纹的传播，保护密封环。
另外，对于第三层间绝缘膜通常要求防Cu扩散的功能和通孔图案形成时的抗蚀(etch stop)功能。因此，将第三层间绝缘膜做成例如含氮的碳化硅膜和含氧的碳化硅膜的层叠构造，可使膜的相对介电常数降低，因此得到如下效果：具有防Cu扩散的功能和抗蚀功能，并且避免布线的布线间电容增大。
一般情况下，SiN含有N可具有防Cu扩散功能，这样相对介电常数约为7。SiC的相对介电常数约为3.5，但防Cu扩散功能偏低。因此，通过加入N形成SiCN，可以使其具有低相对介电常数(约4.8)和防Cu扩散功能。另外，SiCO与SiCN相比虽然为低介电常数(约4.6)，但由于含有O而将Cu氧化。因此，SiCN在Cu侧层叠被使用。有上述说明可知SiCN、SiCO对于低介电常数膜等的层间膜都具有抗蚀功能。
另外，作为做成由两种以上的膜构成钝化膜的层叠结构，被认为具有如下效果。例如，在形成于与第六层间绝缘膜同层的布线的正上方，形成相对介电常数与氮化硅膜相比偏低的含氧或含氮碳化硅膜，并在其表面形成氮化硅膜，从而可以防止布线的布线之间电容增大。
另外，具有通过做成层叠结构来缓和单一钝化膜的膜应力的效果。也就是，即便因膜应力的缘故产生翘曲，层叠结构的情况下，其各自的膜厚与一层结构膜相比偏薄，各个应力量也降低。另外，在层叠结构中由于界面的存在，缓和了变形。因此通过将钝化膜做成层叠结构，可以缓和膜应力。
产业上的可利用性
如上述说明的那样，本发明是涉及具有以包围芯片区域周围的方式形成的密封环和对密封环进行保护的机构的半导体装置及其制造方法，是利用形成于密封环外侧的空隙区域阻止切割时产生的裂纹或应力等，从而获得保持密封环功能的效果、即对芯片区域的内部进行可靠地保护的效果，非常有效。

Claims (19)

1.一种半导体装置，具备：
形成于基板的元件；
形成于上述基板上的绝缘膜；
在上述绝缘膜中，以包围上述元件所形成的区域且贯穿上述绝缘膜的方式形成的密封环；以及
空隙区域，其形成在从上述元件看位于上述密封环外侧的部分的上述绝缘膜，且至少含有一个空隙。
2.根据权利要求1所述的半导体装置，其特征在于，
上述绝缘膜具有将多个层间绝缘膜层叠的结构，且具备：
形成在上述多个层间绝缘膜中至少一个层间绝缘膜且与上述元件电连接的通孔；以及
形成在上述多个层间绝缘膜中至少一个层间绝缘膜且与上述元件电连接的布线，
上述密封环包括形成有上述通孔的上述层间绝缘膜上形成的密封通孔、和形成有上述布线的上述层间绝缘膜上形成的密封布线，
上述空隙区域至少含有形成在所述多个层间绝缘膜中的形成有上述密封布线的层间绝缘膜上的空隙。
3.根据权利要求1或2所述的半导体装置，其特征在于，
空隙的宽度比上述布线的宽度小。
4.根据权利要求2所述的半导体装置，其特征在于，
上述布线和上述通孔，分别形成在上述多个层间绝缘膜中的不同层间绝缘膜中。
5.根据权利要求4所述的半导体装置，其特征在于，
上述多个层间绝缘膜中形成有上述布线的层间绝缘膜，由介电常数比上述多个层间绝缘膜中形成有上述通孔的层间绝缘膜低的膜构成。
6.根据权利要求2所述的半导体装置，其特征在于，
包括将上述通孔和上述布线一体形成的双嵌入布线。
7.根据权利要求1或2所述的半导体装置，其特征在于，
还具备形成于上述绝缘膜之上的钝化膜，
上述密封环被形成为：除上述绝缘膜之外，还贯通上述钝化膜，
上述空隙区域还包括其它空隙，该其他空隙形成于从上述元件看比上述密封环更靠外侧的部分的上述钝化膜中。
8.根据权利要求7所述的半导体装置，其特征在于，
上述钝化膜具有由多个膜构成的层叠结构。
9.根据权利要求1或2所述的半导体装置，其特征在于，
上述空隙区域包括沿上述绝缘膜的厚度方向不连续配置的多个空隙。
10.根据权利要求1或2所述的半导体装置，其特征在于，
上述空隙区域包括以沿上述绝缘膜的厚度方向相邻的方式配置的多个空隙。
11.根据权利要求1或2所述的半导体装置，其特征在于，
上述空隙区域包括：从上述元件看以无间断连续包围上述密封环的外侧的方式形成的空隙。
12.根据权利要求1或2所述的半导体装置，其特征在于，
上述空隙区域包括：从上述元件看以不连续包围上述密封环的外侧的方式形成的多个空隙。
13.根据权利要求1或2所述的半导体装置，其特征在于，
从上述元件看，在上述空隙区域的外侧，还具备至少一个含有至少一个空隙的另一空隙区域。
14.根据权利要求13所述的半导体装置，其特征在于，
上述另一空隙区域包括：从上述元件看以无间断连续包围上述密封环的外侧的方式形成的空隙。
15.根据权利要求13所述的半导体装置，其特征在于，
上述另一空隙区域包括：从上述元件看以不连续包围上述密封环的外侧的方式形成的多个空隙。
16.根据权利要求13所述的半导体装置，其特征在于，
上述空隙区域和上述另一空隙区域，分别包括从上述元件看以不连续包围上述密封环的外侧的方式形成的多个空隙，
上述空隙区域中的多个空隙彼此间的部分和上述另一空隙区域中的多个空隙间的部分被配置成，在垂直于上述密封环延伸方向的方向上互不相邻。
17.根据权利要求12所述的半导体装置，其特征在于，
以包围上述密封环的方式配置的多个空隙中至少一个空隙，被形成为沿上述密封环延伸方向的尺寸与其它空隙不同。
18.一种半导体装置的制造方法，具备：
在基板上形成元件的工序；
在形成了上述元件的上述基板上形成层间绝缘膜的工序；
在上述层间绝缘膜形成用于形成与上述元件进行电连接的布线和通孔中至少一者的第一凹部、包围上述第一凹部且用于形成密封环的至少一部分的第二凹部、用于在从上述元件看位于上述第二凹部外侧形成空隙的第三凹部的工序；以及
通过将导电膜埋入到上述第一凹部和上述第二凹部，而形成上述布线和上述通孔中至少一者、和上述密封环的至少一部分，并且剩余出上述第三凹部作为空隙的工序。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于，
通过双嵌入法将上述通孔和上述布线一体形成在上述第一凹部。
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