CN103915409A - 电化隔离元件及其制造方法 - Google Patents

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Abstract

本发明提供一种电化隔离元件及其制造方法。上述电化隔离元件包括导线架，其包括第一裸片座、第一导脚和第二导脚；基板，设置于第一裸片座上；高压半导体电容，形成于基板上，其中高压半导体电容包括内连线结构，包括金属层间介电层结构；彼此隔开的第一电极板、第二电极板和第三电极板，位于金属层间介电层结构上，其中第一电极板、第二电极板和与第一电极板、第二电极板重叠的金属层间介电层结构的第一部分构成第一电容，其中第一电极板、第三电极板和与第一电极板、第三电极板重叠的金属层间介电层结构的第二部分构成第二电容。本发明实施例的电子裸片可以在不增加金属层间介电层结构厚度的条件下提升电子裸片的崩溃电压。

Description

电化隔离元件及其制造方法
技术领域
本发明涉及一种电化隔离元件及其制造方法，尤其涉及一种电化隔离元件的电极板设计及其制造方法。
背景技术
电源供应器是电脑之中的一个组件，负责将交流电转成稳定的直流电，给电脑内其它的组件所使用的电源。为了在使用者界面上维持安全的电压，电源供应器对高压侧和控制信号侧之间的电化隔离(galvanic isolation)非常重要。公知的一种电化隔离器为电容耦合型隔离器(capacitively coupledisolator)。然而，为了达到承受及隔离高电压(瞬态和操作电压)的能力，上述电容耦合型隔离器的介电质需具有相当大的厚度和绝缘强度。因而，现今的电容耦合型隔离器会有应力和体积庞大的缺点。
因此，在此技术领域中，需要一种电化隔离元件，以改善上述缺点。
发明内容
有鉴于此，本发明的目的在于提供一种改良式的电化隔离元件及其制造方法。
本发明的一实施例提供一种电化隔离元件。上述电化隔离元件包括一导线架，其包括一第一裸片座、一第一导脚和一第二导脚；一基板，设置于上述第一裸片座上；一高压半导体电容，形成于上述基板上，其中上述高压半导体电容包括一内连线结构，包括一金属层间介电层结构；彼此隔开的一第一电极板、一第二电极板和一第三电极板，位于上述金属层间介电层结构上，其中上述第一电极板、上述第二电极板和与上述第一电极板、上述第二电极板重叠的上述金属层间介电层结构的一第一部分构成一第一电容，以及其中上述第一电极板、上述第三电极板和与上述第一电极板、上述第三电极板重叠的上述金属层间介电层结构的一第二部分构成一第二电容；一第一焊线，电性连接至上述第二电极板和上述第一导脚；一第二焊线，电性连接至上述第三电极板和上述第二导脚；一成型材质，包裹上述高压电容裸片、上述第一裸片座、上述第一焊线和上述第二焊线。
本发明的另一实施例提供一种电化隔离元件基座的制造方法。上述电化隔离元件基座的制造方法包括提供一电子裸片，电子裸片包括一基板，设置于上述第一裸片座上；一高压半导体电容，形成于上述基板上，其中上述高压半导体电容包括一内连线结构，包括一金属层间介电层结构；彼此隔开的一第一电极板、一第二电极板和一第三电极板，位于上述金属层间介电层结构上，其中上述第一电极板、上述第二电极板和与上述第一电极板、上述第二电极板重叠的上述金属层间介电层结构的一第一部分构成一第一电容，以及其中上述第一电极板、上述第三电极板和与上述第一电极板、上述第三电极板重叠的上述金属层间介电层结构的一第二部分构成一第二电容；一保护层，形成于上述内连线结构上，其中上述保护层由包括聚酰亚胺的一材料形成，其中上述保护层具有两个开口，其中上述第一焊线和上述第二焊线分别穿过两个上述开口；将上述第一电子裸片设置于上述导线架的上述第一裸片座上；进行一接线工艺，将上述第二电极板借由上述第一焊线电性连接至第一导脚，且将上述第三电极板借由上述第二焊线电性连接至上述第二导脚；形成一成型材质，包裹上述第一电子裸片、上述第一裸片座、上述第一焊线和上述第二焊线。
本发明实施例提供一种包含高压半导体电容裸片(电子裸片)的电化隔离元件及其制造方法。上述电子裸片为利用晶片级工艺(wafer level process)制造的电子裸片。上述电子裸片包括多个串联的电容元件，其借由交错设置于内连线结构中的金属层间介电层结构的上、下表面上的多个分离的金属层图案以及夹设于其中的金属层间介电层结构来构成多个串联的电容元件。而上述电容元件的介电质厚度皆等于金属层间介电层结构的厚度。因此，本发明实施例的电子裸片(高压半导体电容裸片)可以在不增加金属层间介电层结构厚度的条件下提升电子裸片(高压半导体电容裸片)的崩溃电压。另外，借由上述电容元件的彼此分离的电极板(内连线层别金属层)的配置，可增加基板材质的使用弹性，例如可以使用硬度较大的玻璃晶片，使电容元件连接至焊线的金属层图案直接设置于玻璃晶片的顶面，以利于接线工艺的进行。并且，高压半导体电容裸片(电子裸片)可借由玻璃晶片搭配上述彼此分离的电极板(内连线层别金属层)的配置，因而电容元件的介电质可使用高分子材质，可进一步简化高压半导体电容的介电质的工艺。再者，本发明实施例可提供具有单裸片座、双裸片座或多裸片座的电化隔离元件，以将具不同崩溃电压的高压电容裸片、例如感测电子元件裸片等其他的集成电路裸片整合于同一电化隔离元件中。
附图说明
图1显示本发明一实施例的电化隔离元件的剖面示意图。
图2A为本发明一实施例的电化隔离元件的部分剖面示意图，其显示本发明一实施例的包括一高压半导体电容的一电子裸片的配置。
图2B为图2A所示的电子裸片的等效电路图。
图3A为本发明另一实施例的电化隔离元件的部分剖面示意图，其显示本发明另一实施例的包括一高压半导体电容的一电子裸片的配置。
图3B为图3A所示的电子裸片的等效电路图。
图4A为本发明又一实施例的电化隔离元件的部分剖面示意图，其显示本发明又一实施例的包括一高压半导体电容的一电子裸片的配置。
图4B为图4A所示的电子裸片的等效电路图。
图5为本发明又另一实施例的电化隔离元件的部分剖面示意图，其显示本发明又另一实施例的包括一高压半导体电容的一电子裸片的配置。
图6A～图6H为本发明一实施例的一电化隔离元件的一电子裸片的部分制造流程的剖面示意图。
图7A～图7K为本发明另一实施例的一电化隔离元件的一电子裸片的部分制造流程的剖面示意图。
图8A～图8F为本发明又一实施例的一电化隔离元件的一电子裸片的部分制造流程的剖面示意图。
图9为本发明实施例的电化隔离元件的制造流程图。
图10A、图10B显示本发明其他实施例的电化隔离元件的剖面示意图。
[主要元件附图标记说明]
200、300～基板；
201、301～顶面；
202～层间介电层结构；
202a、202b、210a、210b、210c、302、304～介电层；
204～第二电极板；
206～第三电极板；
208、308～下表面；
212～介层孔插塞堆叠结构；
213、313～上表面；
214～第一电极板；
210、310～金属层间介电层结构；
220～第四电极板；
222～第六电极板；
224～第五电极板；
230、230a、230b、230c～保护层；
232a、232b、234、238a、238b、242a、242b、304、306、314、332a、332b、336a、336b、340a、340b、3440a、344b～金属层图案；
236a、236b、240a、240b、244a、244b、330a、330b、334a、334b、338a、338b、342a、342b、346a、336b～介层孔插塞；
250、350～密封环结构；
270、370～内连线结构；
310a、310b～介电层图案；
312、314、512a、514a、512、514、304a、304b～开口；
500、500a～500g～电子裸片；
500a1～500g1～高压半导体电容；
501～粘着材料；
502、502a、502b、602a、602b、602c～裸片座；
504、604～导脚；
504a、604a～第一导脚；
504b、604b～第二导脚；
506～成型材质；
508～第一焊线；
510～第二焊线；
518～第三焊线；
520～第四焊线；
508a、508b、510a、510b、518a、518b、520a、520b～末端；
514、614～导线架；
516～成型盖；
550～第二电子裸片；
552～第三电子裸片；
600、600A、600B～电化隔离元件；
902、904、906、908～步骤；
C1～第一电容；
C2～第二电容；
C3～第三电容；
C4～第四电容；
C5～第五电容；
C～总电容值。
具体实施方式
为了让本发明的目的、特征、及优点能更明显易懂，下文特举实施例，并配合所附的图，做详细说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。且实施例中附图标号的部分重复是为了简化说明，并非意指不同实施例之间的关联性。
图1显示本发明一实施例的电化隔离元件600的剖面示意图。在本实施例中，电化隔离元件600可为使用一焊线技术(bonding wire technology)的一封装体。另外，在本实施例中，电化隔离元件600可为崩溃电压为5000V以上的一高压电容封装。如图1所示，本发明一实施例的电化隔离元件600包括一导线架503、一电子裸片500、第一和第二焊线508和510、一成型材质506。
在本发明的一实施例中，导线架503具有一裸片座(die attach pad(DAP))502和多个导脚(lead)504。并且，导线架503的裸片座502位于导线架503的中心部分。如图1所示，电子裸片500可借由粘着材料501设置(固着)于裸片座502上，且电子裸片500可借由焊线508和510电性连接至导线架503的不同导脚(lead)504a和504b。在本发明一实施例中，电子裸片500可视为一高压电容裸片500。
如图1所示，成型材质506包裹电子裸片500以及焊线508和510。在本发明的一实施例中，成型材质506可由例如树脂(resin)的成型材料形成，其可将焊线508和510彼此隔开而不致短路。
另外，电化隔离元件600可包括例如成型盖(mold cap)516的选择性元件。上述成型盖(mold cap)516包围裸片座502、电子裸片500、成型材质506和导线架503的部分导脚504，且导线架503的其他部分导脚504从成型盖516暴露出来。并且，成型材质506填满成型盖516的内部空间。
接着利用图2A、图2B、图3A、图3B、图4A、图4B和图5说明本发明实施例的电子裸片500a～500d的配置。本发明不同实施例中的电子裸片500a～500d为利用晶片级工艺(wafer level process)制造的电子裸片。每一个电子裸片500a～500d包括多个串联的电容元件。借由交错设置(staggeredarrangement)于内连线结构中的金属层间介电层(IMD layer)结构的上、下表面上的多个分离的电极板(内连线层别金属层)以及夹设于多个分离电极板中的金属层间介电层结构来构成多个串联的电容元件。而每一个电容元件的介电质厚度皆等于金属层间介电层结构的厚度。
并且，在本发明的一实施例中，在一俯视图中，本发明实施例的电子裸片的位于金属层间介电层结构的一表面的电性连接至焊线的第一电极板会与一个位于金属层间介电层结构的相对表面的第二电极板重叠。再者，在本发明一实施例中，位于金属层间介电层结构的上述表面的电性浮接的电极板会与两个位于金属层间介电层结构的上述相对表面的电极板重叠。因此，本发明实施例的电子裸片可以在不增加金属层间介电层结构厚度的条件下提升电子裸片的崩溃电压。
图2A为本发明一实施例的电化隔离元件的部分剖面示意图，其显示本发明一实施例的包括一高压半导体电容500a1的电子裸片500a的配置。图2B为图2A所示的电子裸片500a的等效电路图。上述图式中的各元件如有与图1所示相同或相似的部分，则可参考前面的相关叙述，在此不做重复说明。
如图2A所示，电子裸片500a包括一基板200、一高压半导体电容500a1、第一和第二焊线508和510、一成型材质506。在本发明的一实施例中，设置于裸片座(DAP)502的基板200可包括一半导体基板或一绝缘体基板。在本实施例中，基板200可视为半导体基板200。
如图2A所示，在本发明的一实施例中，包括一内连线结构270的高压半导体电容500a1形成于基板200上。上述内连线结构270形成于基板200的一顶面201上。在图2A所示的实施例中，内连线结构270包括一金属层间介电层结构210、一第一电极板(内连线层别金属层)214、一第二电极板(内连线层别金属层)204和一第三电极板(内连线层别金属层)206。在本发明的一实施例中，金属层间介电层结构210可为单层或多层结构。上述金属层间介电层结构210可由包括但并非限制于氮化硅、氧化硅、氮氧化硅、聚酰亚胺(polyimide)或上述任意组合的材料形成。
如图2A所示，在本发明的一实施例中，第一电极板214形成于金属层间介电层结构210的一上表面213上。并且，第二电极板204和第三电极板206形成于金属层间介电层结构210的一下表面208上且彼此隔开。在本发明的一实施例中，第一电极板214为一最顶层内连线金属层(Mtop)。并且，第二电极板204和第三电极板206为位于最顶层内连线金属层下方的内连线金属层(例如第一层金属层(M1)图案)。并且，于一俯视图中，第一电极板214是设计分别与第二电极板204和第三电极板206部分重叠。第二电极板204和第三电极板206分别借由穿过金属层间介电层结构210的介层孔插塞堆叠结构212及位于介层孔插塞堆叠结构212上的焊垫216、218电性连接至焊线508、510。如图2A所示，上述第一电极板214、上述第二电极板204和与上述第一电极板214及上述第二电极板204重叠的上述金属层间介电层结构210的一第一部分构成一第一电容C1。并且，上述第一电极板214、上述第三电极板206和与上述第一电极板214及上述第三电极板206重叠的上述金属层间介电层结构210的一第二部分构成与第一电容C1串联的一第二电容C2。
因此，如图2B所示，电子裸片500a的总电容值C为第一电容C1串联第二电容C2的等效电容值。上述电子裸片500a的总电容值C为(C1*C2)/(C1+C2)。
在本发明的一实施例中，高压半导体电容500a1还包括一保护层230，形成于内连线结构270上。如图2A所示，上述保护层230由包括聚酰亚胺(polyimide)的一材料形成。在本发明的一实施例中，上述保护层230具有分别供第一焊线508和第二焊线510穿过的两个开口512、514。如图2A所示，第一焊线508借由穿过金属层间介电层结构210的介层孔插塞堆叠结构212及焊垫216电性连接至第二电极板204和导线架的一导脚(例如图1所示的导线架503的第一导脚504a)。并且，第二焊线510借由穿过金属层间介电层结构210的介层孔插塞堆叠结构212及焊垫218电性连接至第三电极板206和导线架的另一导脚(例如图1所示的导线架503的第二导脚504b)。一成型材质506，包裹高压半导体电容500a1、裸片座502、第一焊线508和第二焊线510。
图3A为本发明另一实施例的电化隔离元件的部分剖面示意图，其显示本发明一实施例的包括一高压半导体电容500b1的一电子裸片500b的配置。图3B为图3A所示的电子裸片500b的等效电路图。上述图式中的各元件如有与图2A、图2B所示相同或相似的部分，则可参考前面的相关叙述，在此不做重复说明。如图3A所示，电子裸片500a和电子裸片500b的不同处为，电子裸片500b的内连线结构270还包括一第四电极板220，形成于金属层间介电层结构210的上表面213上。在本实施例中，第四电极板220是设计与第一电极板214属于相同的内连线金属层层别，且与第一电极板214彼此隔开。并且，于一俯视图中，第四电极板220设计与第三电极板206部分重叠。如图3A所示，上述第一电极板214、上述第二电极板204和与上述第一电极板214及上述第二电极板204重叠的上述金属层间介电层结构210的一第一部分构成一第一电容C1。并且，上述第一电极板214、上述第三电极板206和与上述第一电极板214及上述第三电极板206重叠的上述金属层间介电层结构210的一第二部分构成一第二电容C2。另外，上述第三电极板206、上述第四电极板220和与上述第三电极板206及上述第四电极板220重叠的上述金属层间介电层结构210的一第三部分构成与第三电容C3。上述第一电容C1、第二电容C2和第三电容C3以串联方式连接。
如图3B所示，电子裸片500b的总电容值C为串联第一～第三电容C1、C2、C3的等效电容值。电子裸片500b的总电容值C为(C1*C2*C3)/(C1+C2+C3)。
图4A为本发明又一实施例的电化隔离元件的部分剖面示意图，其显示本发明又一实施例包括一高压半导体电容500c1的一电子裸片500c的配置。图4B为图4A所示的电子裸片500c的等效电路图。上述图式中的各元件如有与图2A、图2B、图3A、图3B所示相同或相似的部分，则可参考前面的相关叙述，在此不做重复说明。如图4A所示，电子裸片500b和电子裸片500c的不同处为，电子裸片500c的内连线结构270还包括一第五电极板224和第六电极板222。如图4A所示，第一电极板214、第四电极板220和第五电极板224位于金属层间介电层结构210的上表面213上。而第二电极板204、第三电极板206和第六电极板222位于金属层间介电层结构210的下表面208上。在本实施例中，第一电极板214、第四电极板220和第五电极板224是设计属于相同的内连线金属层层别，而第二电极板204、第三电极板206和第六电极板222属于相同的内连线金属层层别。并且，于一俯视图中，第六电极板222设计分别与第四电极板220和第五电极板224部分重叠。如图4A所示，上述第一电极板214、上述第二电极板204和与上述第一电极板214及上述第二电极板204重叠的上述金属层间介电层结构210的一第一部分构成一第一电容C1。并且，上述第一电极板214、上述第三电极板206和与上述第一电极板214及上述第三电极板206重叠的上述金属层间介电层结构210的一第二部分构成一第二电容C2。另外，上述第三电极板206、上述第四电极板220和与上述第三电极板206及上述第四电极板220重叠的上述金属层间介电层结构210的一第三部分构成与第三电容C3。再者，上述第四电极板220、上述第六电极板222和与上述第四电极板220及上述第六电极板222重叠的上述金属层间介电层结构210的一第四部分构成与第四电容C4。并且，上述第六电极板222、上述第五电极板224和与上述第六电极板222及上述第五电极板22重叠的上述金属层间介电层结构210的一第五部分构成与第五电容C5。上述第一电容C1、第二电容C2、第三电容C3、第四电容C4和第五电容C5以串联方式连接。
如图4B所示，电子裸片500c的总电容值C为串联第一电容～第五电容C1、C2、C3、C4、C5的等效电容值。电子裸片500c的总电容值C为(C1*C2*C3*C4*C5)/(C1+C2+C3+C4+C5)。
图5为本发明又另一实施例的电化隔离元件600的部分剖面示意图，其显示本发明又另一实施例的包括一高压半导体电容500d1的一电子裸片500d的配置。上述图式中的各元件如有与图2A、图2B、图3A、图3B、图4A、图4B所示相同或相似的部分，则可参考前面的相关叙述，在此不做重复说明。如图5所示，电子裸片500d的高压半导体电容500d1设置于例如一玻璃晶片的一绝缘体基板300上。一金属层间介电层结构310可为一高分子(polymer)层。
如图5所示，电子裸片500d的一高压半导体电容500d1形成于绝缘体基板300上，且绝缘体基板300设置于裸片座502上。在本发明的一实施例中，高压半导体电容500d1包括一内连线结构。上述内连线结构包括一金属层间介电层结构310、位于金属层间介电层结构310上的一第一电极板214、一第二电极板204和一第三电极板206。上述第一电极板214、第二电极板204和第三电极板206彼此隔开。上述第一电极板214、上述第二电极板204和与上述第一电极板214及上述第二电极板204重叠的上述金属层间介电层结构310的一第一部分构成一第一电容C1。并且，上述第一电极板214、上述第三电极板206和与上述第一电极板214及上述第三电极板206重叠的上述金属层间介电层结构310的一第二部分构成与第一电容C1串联的一第二电容C2。因此，如图5所示，电子裸片500d的总电容值C为第一电容C1串联第二电容C2的等效电容值。上述电子裸片500d的总电容值C为(C1*C2)/(C1+C2)。
如图5所示，第一焊线508电性连接至第二电极板204和导线架的一导脚(例如图1所示的导线架503的第一导脚504a)。并且，第二焊线510电性连接至第三电极板206和导线架的另一导脚(例如图1所示的导线架503的第二导脚504b)。一成型材质506，包裹高压半导体电容500d1、裸片座502、第一焊线508和第二焊线510。
在图5所示的实施例中，第一电极板214为上述金属层间介电层结构310的一最顶层内连线金属层(Mtop)。并且，第二电极板204和第三电极板206为上述金属层间介电层结构310的位于最顶层内连线金属层下方的内连线金属层。
在本发明一实施例中，电子裸片500a～500d仅由二个或二个以上的电容元件串联构成，其中不具有其他的电子元件或集成电路。然而，在本发明一实施例中，电子裸片500A～500d中也可整合例如感测元件的其他电子元件或集成电路。可利用同一晶片级工艺来同时制造电子裸片500a～500d的上述高压半导体电容、电子元件和集成电路。
接着说明由高压电容裸片构成的电化隔离元件的制造流程。图9为本发明实施例的电化隔离元件的制造流程图。请参考图9，首先，进行步骤902，提供如图1、图2A、图2B、图3A、图3B、图4A、图4B所示的具有一高压半导体电容的一电子裸片500、500a、500b、500c或500d(例如高压电容裸片500、500a～500d)。之后，进行步骤904，将上述电子裸片固着于如图1所示的一导线架503的一裸片座502上。然后，进行步骤906，进行一接线工艺，将如图1、图2A、图2B、图3A、图3B、图4A、图4B所示的上述电子裸片的高压半导体电容的第二电极板204借由第一焊线508电性连接至第一导脚504a，且将上述高压半导体电容的第三电极板206借由第二焊线510电性连接至第二导脚504b。接着，进行步骤908，沉积例如图1所示的成型材质506)，包裹上述电子裸片500、上述裸片座502、上述第一焊线508和上述第二焊线510。
接着，利用图6A～图6H、图7A～图7L、图8A～图8F说明图9所示的本发明实施例的电化隔离元件的制造流程的步骤902、904。图6A～图6H为本发明一实施例的一电化隔离元件的的电子裸片500e制造方法的剖面示意图。在本实施例中，电子裸片500e为具有一密封环结构(seal ringstructure)的高压半导体电容裸片。并且，上述电子裸片500e利用例如一硅(Si)基板的半导体基板制作，上述密封环结构可保护内部的电容元件以隔绝外界水气或化学物质的污染及外力破坏。首先，如图6A所示，提供一基板200。在本实施例中，基板200例如可为硅基板。接着，可利用化学气相沉积法(CVD)或原子层沉积法(ALD)等薄膜沉积方式，于基板200的顶面201上依序形成介电层202a、202b。在本发明一实施例中，介电层202a、202b可为层间介电层(ILD)结构202的一部分。
接着，请参考图6B，可利用物理气相沉积法(PVD)、电镀法或原子层沉积法(ALD)等薄膜沉积方式，于层间介电层(ILD)结构202上沉积一金属层(图未显示)。接着，进行包括一光刻工艺和一非等向性蚀刻工艺的一图案化工艺，移除部分上述金属层，于晶片200的顶面201上形成金属层图案234，于金属层图案234的两侧形成金属层图案232a、232b。在本发明一实施例中，金属层图案234、232a、232b位于同一内连线金属层层别。
接着，请参考图6C，可利用化学气相沉积法(CVD)或原子层沉积法(ALD)等薄膜沉积方式，于层间介电层(ILD)结构202上沉积一介电层210a，并覆盖金属层图案234、232a、232b。之后，进行包括一光刻工艺和一非等向性蚀刻工艺的一图案化工艺，移除位于金属层图案232a、232b上的部分介电层210a，以于金属层图案232a、232b上形成穿过介电层210a的开口(图未显示)。然后，于上述开口的侧壁上形成例如可包括钛(Ti)、氮化钛(TiN)或上述组合的阻障层(图未显示)。接着，于上述开口中填入例如可包括钨或多晶硅的导电材料，以于上述开口中形成介层孔插塞236a、236b，上述介层孔插塞236a、236b分别连接至金属层图案232a、232b。
接着，请参考图6D，可重复图6B、图6C的形成金属层图案、介电层以及介层孔插塞的工艺，于上述介层孔插塞236a、236b上形成介电层210b和210c，形成被介电层210b覆盖的金属层图案238a、238b，形成被介电层210c覆盖的金属层图案242a、242b，形成穿过介电层210b的介层孔插塞240a、240b，形成穿过介电层210c的介层孔插塞244a、244b。注意位于金属层图案234正上方没有任何的金属层图案被介电层210b、210c覆盖。如图6D所示，上述金属层图案238a、238b分别连接至上述介层孔插塞236a、236b，上述介层孔插塞240a、240b分别连接至上述金属层图案238a、238b，上述金属层图案242a、242b分别连接至上述介层孔插塞240a、240b，而上述介层孔插塞244a、244b分别连接至上述金属层图案242a、242b。
接着，请参考图6E，重复图6B的形成金属层图案工艺，于介电层210c上形成彼此隔开的金属层图案246a、246b、248和252。在本实施例中，金属层图案246a、246b分别连接至上述介层孔插塞244a、244b，而金属层图案248和252是设计与金属层图案234重叠。在本实施例中，金属层图案234的俯视面积是设计大于金属层图案248和252的俯视面积，因而金属层图案234分别与金属层图案248和252部分重叠。在图6E所示的实施例中，垂直堆叠的上述介电层210a、210b、210c构成金属层间介电层结构210。另外，上述金属层间介电层结构210、上述金属层图案234、232a、232b、238a、238b、242a、242b与上述介层孔插塞236a、236b、240a、240b、244a、244b构成电子裸片500e的一内连线结构270。并且，上述金属层间介电层结构210的介电层210a、210b、210c可为上述内连线结构270的金属层间介电层(IMD layer)，上述金属层图案234、232a、232b、238a、238b、242a、242b可为上述内连线结构270的不同内连线金属层别(interconnection metal layered-level)的金属层图案。上述介层孔插塞236a、236b、240a、240b、244a、244b可为上述内连线结构270的不同内连线介层孔插塞层别(interconnection via plug level)的介层孔插塞。然而，在本发明其他实施例中，内连线结构270的介电层的层数和金属层图案的层数并无限制，可依据设计需求而定。
如图6E所示，形成上述内连线结构期间，是于金属层间介电层结构210中形成一密封环结构250。上述密封环结构250围绕上述金属层图案234、248和252。在本实施例中，上述密封环结构250由分别穿过上述介电层210a、210b、210c的多个介层孔插塞236a、236b、240a、240b、244a、244b和与上述介电层210a、210b、210c交错堆叠的上述金属层图案232a、232b、238a、238b、242a、242b、246a、246b垂直堆叠且彼此连构成。然而，在本发明其他实施例中，上述密封环结构250的介层孔插塞的数量和金属层图案的数量并无限制，可依据内连线结构层数的设计而定。
图6F、图6G是显示保护层(保护层结构)的形成方式，上述保护层覆盖内连线结构的顶面，保护其下方的电容元件以隔绝外界水气或化学物质的污染及外力破坏。
接着，请参考图6F，于上述内连线结构上依序形成保护层230a、230b，并覆盖金属层间介电层结构210和金属层图案246a、246b、248和252。在本发明的一实施例中，上述保护层230a、230b可由相同或不同的材质形成。在本实施例中，上述保护层230a可由氧化硅形成，而上述保护层230b可由氮化硅形成。然后，可进行包括一光刻工艺和一非等向性蚀刻工艺的一图案化工艺，移除位于金属层图案248和252上的部分保护层230a、230b，以于金属层图案248和252上形成穿过保护层230a、230b的开口512a、514a，以定义后续焊线的接线位置。
接着，请参考图6G，于上述保护层230a、230b再形成一保护层230c。在本实施例中，上述保护层230c可由聚酰亚胺(polyimide)形成。然后，可进行包括一光刻工艺和一非等向性蚀刻工艺的一图案化工艺，移除位于开口512a、514a上的部分保护层230c，以于金属层图案248和252上形成穿过保护层230a、230b、230c的开口512、514，暴露出部分金属层图案248和252，以定义后续焊线的接线位置。在本发明一实施例中，保护层230a、230b、230c一起构成一保护层(保护层结构)230。在本发明的一实施例中，可利用一重布线(RDL)工艺形成上述保护层230。经过上述工艺之后，完成本发明一实施例的一电化隔离元件的的电子裸片500e。
接着，请参考图6H，进行一接线(wire bonding)工艺，将焊线508、510分别穿过保护层230的开口512、514，直接接合至金属层图案248和252。在本实施例中，电子裸片500e的内连线结构的金属层间介电层(IMD)结构210、金属层图案234、248和252构成两个串联的电容元件。如图6H所示，上述金属层图案(第一电极板)234、上述金属层图案(第二电极板)248和与上述金属层图案234及上述金属层图案248重叠的上述金属层间介电层结构210的一第一部分构成一第一电容C1。并且，上述金属层图案(第一电极板)234、上述金属层图案(第三电极板)252和与上述金属层图案234及上述金属层图案252重叠的上述金属层间介电层结构210的一第二部分构成与第一电容C1串联的一第二电容C2。在本实施例中，金属层图案(第一电极板)234为一最底层内连线金属层(例如第一层内连线金属层(M1))。并且，金属层图案(第二电极板)248和金属层图案(第三电极板)252为位于最底层内连线金属层上方的内连线金属层(例如最顶层内连线金属层(Mtop))。然而，在本发明其他实施例中，金属层图案234和金属层图案248、252的层别可以互换，因而结构会类似于如图2A所示的的电子裸片500a，而金属层图案248、252可借由穿过金属层间介电层(IMD)结构210的介层孔插塞堆叠结构(类似于如图2A所示的介层孔插塞堆叠结构212)以及其上的焊垫(类似于如图2A所示的焊垫216)电性连接至第一焊线508和第二焊线510。
图7A～图7L为本发明另一实施例的一电化隔离元件的电子裸片500f制造方法的剖面示意图。上述图式中的各元件如有与图6A～图6H所示相同或相似的部分，则可参考前面的相关叙述，在此不做重复说明。在本实施例中，电子裸片500f为具有一密封环结构的高压半导体电容裸片，且上述电子裸片利用例如硅基板的半导体基板制作，上述密封环结构可保护内部的电容元件以隔绝外界水气或化学物质的污染及外力破坏。首先，如图7A所示，提供例如硅基板的基板200。接着，进行沉积工艺和后续图案化工艺，于基板200的顶面201上形成介电层302，以及穿过介电层302的开口304a、304b。在本发明一实施例中，介电层302可为层间介电层(ILD)的一部分，且开口304a、304b接近基板200的边缘。
接着，如图7B所示，可进行类似于图6C的工艺，以于开口304a、304b中形成介层孔插塞330a、330b。之后，如图7C、图7D所示，可重复图6B、图6C的形成金属层图案、介电层以及介层孔插塞的工艺，于上述介层孔插塞330a、330b上形成介电层304，形成被介电层304覆盖的金属层图案332a、332b，形成穿过介电层304的介层孔插塞334a、334b。在本实施例中，介电层304为金属层间介电层(IMD)。
接着，如图7E所示，可进行类似于图6B的工艺，于介电层304上形成金属层图案234，且同时于金属层图案234的两侧形成金属层图案336a、336b。在本发明一实施例中，金属层图案234、336a、336b位于同一内连线金属层层别。在本实施例中，金属层图案234、336a、336b为第二层内连线金属层(M2)图案。
接着，如图7F、图7G所示，可进行类似于图6B、图6C的形成金属层图案、介电层以及介层孔插塞的工艺，于上述金属层图案234、336a、336b上形成介电层210a、210b和210c，形成被介电层210b覆盖的金属层图案340a、340b，形成被介电层210c覆盖的金属层图案344a、344b，形成穿过介电层210a的介层孔插塞338a、338b，形成穿过介电层210b的介层孔插塞342a、342b，形成穿过介电层210c的介层孔插塞346a、346b。注意位于金属层图案234正上方没有任何的金属层图案被介电层210a、210b、210c覆盖。如图7G所示，上述介层孔插塞338a、338b分别连接至下方的金属层图案336a、336b和上方的金属层图案340a、340b，上述介层孔插塞342a、342b分别连接至下方的金属层图案340a、340b和上方的金属层图案344a、344b，上述金属层图案344a、344b分别连接至上方的上述介层孔插塞346a、346b。
接着，如图7H所示，可进行类似图6E的工艺，于介电层210c上形成彼此隔开的金属层图案348a、348b、248和252。在本实施例中，金属层图案348a、348b分别连接至上述介层孔插塞346a、346b，而金属层图案248和252是设计与金属层图案234重叠。如图7H所示的上述金属层图案234、248和252的配置方式及层别类似于图6E。在图7H所示的实施例中，垂直堆叠的上述介电层210a、210b、210c构成金属层间介电层结构210。另外，上述金属层间介电层结构210、上述金属层图案234、248、252、332a、332b、336a、336b、340a、340b、344a、344b与上述介层孔插塞330a、330b、334a、334b、338a、338b、342a、342b、346a、346b构成电子裸片的一内连线结构370。
如图7H所示，形成上述内连线结构370之后，是于金属层间介电层(IMD)结构210中形成一密封环结构350。上述密封环结构350围绕上述金属层图案234、248和252。在本实施例中，上述密封环结构250由分别穿过上述介电层302、304、210a、210b、210c的多个介层孔插塞330a、330b、334a、334b、338a、338b、342a、342b、346a、346b和与上述介电层302、304、210a、210b、210c交错堆叠的上述金属层图案332a、332b、336a、336b、340a、340b、344a、344b垂直堆叠且彼此连接构成。
图7I、图7J是显示保护层(保护层结构)的形成方式。接着，请参考图7I，可进行类似图6F、图6G的工艺，于上述内连线结构上依序形成具有开口512a、514a的保护层230a、230b。之后，于上述保护层230a、230b再形成一保护层230c，再于金属层图案248和252上形成穿过保护层230a、230b、230c的开口512、514，暴露出部分金属层图案248和252，以定义后续焊线的接线位置。在本发明一实施例中，保护层230a、230b、230c构成一保护层(保护层结构)230。经过上述工艺之后，完成本发明一实施例的一电化隔离元件的的电子裸片500f。
接着，请参考图7K，可进行类似图6H的接线(bonding)工艺，将焊线508、510分别穿过保护层230的开口512、514，直接接合至金属层图案248和252。在本实施例中，电子裸片500f的电容元件的配置及连接方式类似于电子裸片500e。然而，在本发明其他实施例中，金属层图案234和金属层图案248、252的层别可以互换，因而结构会类似于如图2A所示的的电子裸片500a，而金属层图案248、252可借由穿过金属层间介电层结构210的介层孔插塞堆叠结构(类似于如图2A所示的介层孔插塞堆叠结构212)以及其上的焊垫(类似于如图2A所示的焊垫216)电性连接至第一焊线508和第二焊线510。
图8A～图8F为本发明又一实施例的一电化隔离元件的电子裸片500g制造方法的剖面示意图。在本实施例中，电子裸片500g利用例如玻璃基板的绝缘体基板制作。首先，如图8A所示，提供一基板300。接着，可进行沉积工艺和后续图案化工艺，直接于基板300的顶面301上形成彼此隔开的金属层图案204、206。在本发明一实施例中，金属层图案204、206位于同一内连线金属层层别。
接着，请参考图8B，可进行另一道沉积工艺和后续图案化工艺，于基板300的顶面301上形成一介电层图案310a。在本发明一实施例中，介电层图案310a覆盖部分的金属层图案304、306。另外，介电层图案310a除可作为最终电容元件的介电质之外，也可做为一平坦层，以使电子裸片的电性浮接的电极板形成于一平坦表面上。如第8B图所示，金属层图案304、306靠近基板300的边缘的部分从介电层图案310a暴露出来。在本发明一实施例中，介电层图案310a可由氧化硅、高分子(polymer)或上述组合的材质形成。
接着，请参考图8C，可进行另一道沉积工艺和后续图案化工艺，于介电层图案310a上形成另一介电层图案310b。在本发明一实施例中，介电层图案310b可由氧化硅、高分子(polymer)或上述组合的材质形成。在本发明一实施例中，介电层图案310b的侧壁对齐于介电层图案310a的侧壁。在本发明一实施例中，介电层图案310a、310b构成金属层间介电层结构310。
接着，请参考图8D，可进行另一道沉积工艺和后续图案化工艺，于金属层间介电层结构310上形成一金属层图案314。在本发明一实施例中，金属层图案314分别与金属层图案304、306部分重叠。
接着，请参考图8E，可进行另一道沉积工艺和后续图案化工艺，于金属层间介电层结构310上形成一保护层316，并覆盖金属层图案314及金属层间介电层结构310的顶面。如图8E所示，金属层图案304、306靠近基板300的边缘的部分从金属层间介电层结构310和保护层316暴露出来。经过上述工艺之后，完成本发明一实施例的一电化隔离元件的电子裸片500g。
接着，请参考图8F，进行一接线(bonding)工艺，将焊线508、510直接接合至金属层图案304、306暴露出来的部分。电子裸片500g与图5显示的电子裸片500d不同处为，电子裸片500g的金属层间介电层结构310是设计覆盖部分的金属层图案304、306，使金属层图案304、306靠近基板300的边缘的部分从金属层间介电层结构310和保护层316暴露出来，以利于焊线508、510直接接合至金属层图案304、306，且金属层图案314为电性浮接。在本发明其他实施例中，可先沉积介电层之后再利用光刻和蚀刻工艺定义出暴露出部分金属层图案304、306，以利于焊线508、510直接接合至金属层图案304、306，以形成类似于图5显示的电子裸片500d的结构。
在本发明其他实施例中，可设计具有单裸片座、双裸片座或多裸片座的电化隔离元件，以将具不同崩溃电压的高压电容裸片、例如感测电子元件裸片等其他的集成电路裸片整合于同一电化隔离元件中。图10A、图10B显示本发明其他实施例的电化隔离元件600A、600B的剖面示意图。如图10A所示，在本发明一实施例中，电化隔离元件600A为具双裸片座的电化隔离元件，其用以封装三个集成电路裸片。如图10A所示，电化隔离元件600A的导线架503包括两个彼此分离的裸片座502a、502b和导脚504(包括导脚504a和504b)。在本实施例中，可利用一裸片固着工艺，将崩溃电压相近的第一电子裸片(高压半导体电容裸片)500和一第二电子裸片550借由粘着材料501固着于上述裸片座502a。利用另一裸片固着工艺，将与高压电容裸片500的崩溃电压差异较大的一第三电子裸片552借由粘着材料501固着于上述裸片座502b。进行一接线工艺，将位于上述裸片座502a上的第二电子裸片550连接至第二焊线510的末端510b和第四焊线520的末端520a，且借由第二焊线510的末端510a电性连接至第一电子裸片(高压半导体电容裸片)500，借由第四焊线520的末端520b电性连接至导脚504b。另外，固着于上述裸片座502a上的第一电子裸片(高压半导体电容裸片)500连接至第二焊线510的末端510a和第一焊线508的末端508a，且借由第一焊线508的末端508b电性连接至位于上述裸片座502b上的第三电子裸片552。并且，第三电子裸片552连接至第三焊线518的末端518a和第一焊线508的末端508b，且借由第三焊线518的末端518b电性连接至导脚504a。在本实施例中，成型材质506包裹第一电子裸片(高压半导体电容裸片)500、第二电子裸片550、第三电子裸片552以及第一焊线508、第二焊线510、第三焊线518和第四焊线520。
如图10B所示，在本发明另一实施例中，电化隔离元件600B为具三裸片座的电化隔离元件，其用以封装三个集成电路裸片。如图10B所示，电化隔离元件600B的导线架614包括三个彼此分离的裸片座602a、602b、602c和导脚604(包括导脚604a、604b)。在本实施例中，可将第一电子裸片(高压半导体电容裸片)500、第二电子裸片550、第三电子裸片552借由粘着材料501分别固着于上述裸片座602a、602b、602c上。进行一接线工艺，将位于上述裸片座602a上的第一电子裸片(高压半导体电容裸片)500连接至第二焊线510的末端510a和第一焊线508的末端508a，且借由第二焊线510电性连接至第二电子裸片550，且借由第一焊线508电性连接至位于上述裸片座602c上的电子元件裸片552。并且，位于上述裸片座602a上的第二电子裸片550连接至第二焊线510的末端510b和第四焊线520的末端520a，且借由第四焊线520电性连接至导脚604b。另外，位于上述裸片座602c上的第三电子裸片552连接至第三焊线518的末端518a和第一焊线508的末端508b，且借由第一焊线518电性连接至导脚604a。在本实施例中，成型材质506包裹第一电子裸片(高压半导体电容裸片)500、第二电子裸片550、第三电子裸片552以及第一焊线508、第二焊线510、第三焊线518和第四焊线520。
本发明实施例提供一种包含高压半导体电容裸片(电子裸片)的电化隔离元件及其制造方法。上述电子裸片为利用晶片级工艺(wafer level process)制造的电子裸片。上述电子裸片包括多个串联的电容元件，其借由交错设置于内连线结构中的金属层间介电层结构的上、下表面上的多个分离的金属层图案以及夹设于其中的金属层间介电层结构来构成多个串联的电容元件。而上述电容元件的介电质厚度皆等于金属层间介电层结构的厚度。因此，本发明实施例的电子裸片(高压半导体电容裸片)可以在不增加金属层间介电层结构厚度的条件下提升电子裸片(高压半导体电容裸片)的崩溃电压。另外，借由上述电容元件的彼此分离的电极板(内连线层别金属层)的配置，可增加基板材质的使用弹性，例如可以使用硬度较大的玻璃晶片，使电容元件连接至焊线的金属层图案直接设置于玻璃晶片的顶面，以利于接线工艺的进行。并且，高压半导体电容裸片(电子裸片)可借由玻璃晶片搭配上述彼此分离的电极板(内连线层别金属层)的配置，因而电容元件的介电质可使用高分子材质，可进一步简化高压半导体电容的介电质的工艺。再者，本发明实施例可提供具有单裸片座、双裸片座或多裸片座的电化隔离元件，以将具不同崩溃电压的高压电容裸片、例如感测电子元件裸片等其他的集成电路裸片整合于同一电化隔离元件中。
虽然本发明已以实施例公开于上，然其并非用以限定本发明，任何熟悉此技术的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定的范围为准。

Claims (25)

1.一种电化隔离元件，包括：
一导线架，其包括一第一裸片座、一第一导脚和一第二导脚；
一基板，设置于该第一裸片座上；
一高压半导体电容，形成于该基板上，其中该高压半导体电容包括：
一内连线结构，包括：
一金属层间介电层结构；以及
彼此隔开的一第一电极板、一第二电极板和一第三电极板，位于该金属层间介电层结构上，
其中该第一电极板、该第二电极板和与该第一电极板、该第二电极板重叠的该金属层间介电层结构的一第一部分构成一第一电容，以及
其中该第一电极板、该第三电极板和与该第一电极板、该第三电极板重叠的该金属层间介电层结构的一第二部分构成一第二电容；
一第一焊线，电性连接至该第二电极板和该第一导脚；
一第二焊线，电性连接至该第三电极板和该第二导脚；以及
一成型材质，包裹该高压电容裸片、该第一裸片座、该第一焊线和该第二焊线。
2.如权利要求1所述的电化隔离元件，其中该高压半导体电容还包括：
一保护层，形成于该内连线结构上，其中该保护层由包括聚酰亚胺的一材料形成。
3.如权利要求2所述的电化隔离元件，其中该保护层具有两个开口，其中该第一焊线和该第二焊线分别穿过两个该开口。
4.如权利要求3所述的电化隔离元件，其中该基板和该高压半导体电容构成一第一电子裸片。
5.如权利要求4所述的电化隔离元件，其中该基板为一绝缘基板。
6.如权利要求5所述的电化隔离元件，其中该第一电极板为一最顶层内连线金属层，且其中该第二电极板和该第三电极板为位于该最顶层内连线金属层下方的内连线金属层。
7.如权利要求5所述的电化隔离元件，其中该高压半导体电容还包括一密封环结构，围绕该第一电极板、该第二电极板和该第三电极板。
8.如权利要求5所述的电化隔离元件，其中该导线架还包括：
一第二裸片座，其与该第一裸片座隔开；以及
一第二电子裸片，设置于该第二裸片座上，其中该成型材质包裹该第二电子裸片。
9.如权利要求8项所述的电化隔离元件，还包括一第三电子裸片，设置于该第一裸片座上，其中该成型材质包裹该第三电子裸片。
10.如权利要求8所述的电化隔离元件，还包括：
一第三裸片座，其与该第一裸片座和该第二裸片座隔开；以及
一第三电子裸片，设置于该第三裸片座上，其中该成型材质包裹该第三电子裸片。
11.如权利要求4所述的电化隔离元件，其中该基板为一硅基板。
12.如权利要求11所述的电化隔离元件，还包括：
一第一焊垫，形成于该内连线结构上，电性耦接至该第二电极板；以及
一第二焊垫，形成于该内连线结构上，电性耦接至该第三电极板。
13.如权利要求11所述的电化隔离元件，还包括一第一介电层，形成于该硅基板的一顶面上。
14.如权利要求13所述的电化隔离元件，其中该第一电极板为一最底层内连线金属层，且其中该第二电极板和该第三电极板为位于该最底层内连线金属层上方的内连线金属层。
15.如权利要求14所述的电化隔离元件，其中该高压半导体电容的该保护层由包括聚酰亚胺、氧化物、氮化物或上述组合的该材料形成。
16.如权利要求15所述的电化隔离元件，其中该高压半导体电容还包括一密封环结构，围绕该第一电极板、该第二电极板和该第三电极板。
17.如权利要求11所述的电化隔离元件，其中该导线架还包括：
一第二裸片座，其与该第一裸片座隔开；以及
一第二电子裸片，设置于该第二裸片座上，其中该成型材质包裹该第二电子裸片。
18.如权利要求17所述的电化隔离元件，还包括一第三电子裸片，设置于该第一裸片座上，其中该成型材质包裹该第三电子裸片。
19.如权利要求17所述的电化隔离元件，还包括：
一第三裸片座，其与该第一裸片座和该第二裸片座隔开；以及
一第三电子裸片，设置于该第三裸片座上，其中该成型材质包裹该第三电子裸片。
20.一种电化隔离元件的制造方法，包括下列步骤：
提供如权利要求4所述的该第一电子裸片；
将该第一电子裸片设置于该导线架的该第一裸片座上；
进行一接线工艺，将该第二电极板借由该第一焊线电性连接至第一导脚，且将该第三电极板借由该第二焊线电性连接至该第二导脚；以及
形成一成型材质，包裹该第一电子裸片、该第一裸片座、该第一焊线和该第二焊线。
21.如权利要求20所述的电化隔离元件的制造方法，其中该保护层由一重布线工艺形成。
22.如权利要求20所述的电化隔离元件的制造方法，其中该导线架还包括：
一第二裸片座，其与该第一裸片座隔开。
23.如权利要求22所述的制造方法，还包括：
于该第二裸片座上设置一第二电子裸片，其中该成型材质包裹该第二电子裸片；以及
于该第一裸片座上设置一第三电子裸片，其中该成型材质包裹该第三电子裸片；
其中该接线工艺还包括将该第一电子裸片的该第二电极板借由该第一焊线电性连接至该第二电子裸片，将该第一电子裸片的该第三电极板借由该第二焊线电性连接至该第三电子裸片，将该第二电子裸片借由一第三焊线电性连接至该第一导脚，且将该第三电子裸片借由一第四焊线电性连接至该第二导脚。
24.如权利要求22所述的电化隔离元件的制造方法，其中该导线架还包括：
一第三裸片座，其与该第一裸片座和该第二裸片座隔开。
25.如权利要求24所述的电化隔离元件制造方法，还包括：
于该第二裸片座上设置一第二电子裸片，其中该成型材质包裹该第二电子裸片；以及
于该第三裸片座上设置一第三电子裸片，其中该成型材质包裹该第三电子裸片；
其中该接线工艺还包括将该第一电子裸片的该第二电极板借由该第一焊线电性连接至该第二电子裸片，将该第一电子裸片的该第三电极板借由该第二焊线电性连接至该第三电子裸片，将该第二电子裸片借由一第三焊线电性连接至该第一导脚，且将该第三电子裸片借由一第四焊线电性连接至该第二导脚。
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