TWI533414B - 電化隔離元件及其製造方法 - Google Patents

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TWI533414B TW102148608A TW102148608A TWI533414B TW I533414 B TWI533414 B TW I533414B TW 102148608 A TW102148608 A TW 102148608A TW 102148608 A TW102148608 A TW 102148608A TW I533414 B TWI533414 B TW I533414B
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許偉展
吳立德
石正楓
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Description

電化隔離元件及其製造方法
本發明係關於一種電化隔離元件及其製造方法，特別係關於一種電化隔離元件的電極板設計及其製造方法。
電源供應器是電腦之中的一個組件，負責將交流電轉成穩定的直流電，給電腦內其它的組件所使用的電源。為了在使用者介面上維持安全的電壓，電源供應器對高壓側和控制信號側之間的電化隔離(galvanic isolation)非常重要。習知的一種電化隔離器為電容耦合型隔離器(capacitively coupled isolator)。然而，為了達到承受及隔離高電壓(暫態和操作電壓)的能力，上述電容耦合型隔離器的介電質需具有相當大的厚度和絕緣強度。因而，現今的會電容耦合型隔離器會有應力和體積龐大的缺點。
因此，在此技術領域中，需要一種電化隔離元件，以改善上述缺點。
有鑑於此，本發明之目的在於提供一種改良式的電化隔離元件及其製造方法。
本發明之一實施例係提供一種電化隔離元件。上 述電化隔離元件包括一導線架，其包括一第一晶片座、一第一導腳和一第二導腳；一基板，設置於上述第一晶片座上；一高壓半導體電容，形成於上述基板上，其中上述高壓半導體電容包括一內連線結構，包括一金屬層間介電層結構；彼此隔開的一第一電極板、一第二電極板和一第三電極板，位於上述金屬層間介電層結構上，其中上述第一電極板、上述第二電極板和與上述第一電極板、上述第二電極板重疊的上述金屬層間介電層結構的一第一部分係構成一第一電容，以及其中上述第一電極板、上述第三電極板和與上述第一電極板、上述第三電極板重疊的上述金屬層間介電層結構的一第二部分係構成一第二電容；一第一焊線，電性連接至上述第二電極板和上述第一導腳；一第二焊線，電性連接至上述第三電極板和上述第二導腳；一成型材質，包裹上述高壓電容晶片、上述第一晶片座、上述第一焊線和上述第二焊線。
本發明之另一實施例係提供一種電化隔離元件基座的製造方法。上述電化隔離元件基座的製造方法包括提供一電子晶片，電子晶片包括一基板，設置於上述第一晶片座上；一高壓半導體電容，形成於上述基板上，其中上述高壓半導體電容包括一內連線結構，包括一金屬層間介電層結構；彼此隔開的一第一電極板、一第二電極板和一第三電極板，位於上述金屬層間介電層結構上，其中上述第一電極板、上述第二電極板和與上述第一電極板、上述第二電極板重疊的上述金屬層間介電層結構的一第一部分係構成一第一電容，以及其中上述第一電極板、上述第三電極板和與上述第一電極板、上述第三電 極板重疊的上述金屬層間介電層結構的一第二部分係構成一第二電容；一保護層，形成於上述內連線結構上，其中上述保護層由包括聚醯亞胺的一材料形成，其中上述保護層具有兩個開口，其中上述第一焊線和上述第二焊線分別穿過兩個上述開口；將上述第一電子晶片設置於上述導線架的上述第一晶片座上；進行一接線製程，將上述第二電極板藉由上述第一焊線電性連接至第一導腳，且將上述第三電極板藉由上述第二焊線電性連接至上述第二導腳；形成一成型材質，包裹上述第一電子晶片、上述第一晶片座、上述第一焊線和上述第二焊線。
200、300‧‧‧基板
201、301‧‧‧頂面
202‧‧‧層間介電層結構
202a、202b、210a、210b、210c、302、304‧‧‧介電層
204‧‧‧第二電極板
206‧‧‧第三電極板
208、308‧‧‧下表面
212‧‧‧介層孔插塞堆疊結構
213、313‧‧‧上表面
214‧‧‧第一電極板
210、310‧‧‧金屬層間介電層結構
220‧‧‧第四電極板
222‧‧‧第六電極板
224‧‧‧第五電極板
230、230a、230b、230c‧‧‧保護層
232a、232b、234、238a、238b、242a、242b、304、306、314、332a、332b、336a、336b、340a、340b、3440a、344b‧‧‧金屬層圖案
236a、236b、240a、240b、244a、244b、330a、330b、334a、334b、338a、338b、342a、342b、346a、336b‧‧‧介層孔插塞
250、350‧‧‧密封環結構
270、370‧‧‧內連線結構
310a、310b‧‧‧介電層圖案
312、314、512a、514a、512、514、304a、304b‧‧‧開口
500、500a~500g‧‧‧電子晶片
500a1~500g1‧‧‧高壓半導體電容
501‧‧‧粘著材料
502、502a、502b、602a、602b、602c‧‧‧晶片座
504、604‧‧‧導腳
504a、604a‧‧‧第一導腳
504b、604b‧‧‧第二導腳
506‧‧‧成型材質
508‧‧‧第一焊線
510‧‧‧第二焊線
518‧‧‧第三焊線
520‧‧‧第四焊線
508a、508b、510a、510b、518a、518b、520a、520b‧‧‧末端
514、614‧‧‧導線架
516‧‧‧成型蓋
550‧‧‧第二電子晶片
552‧‧‧第三電子晶片
600、600A、600B‧‧‧電化隔離元件
902、904、906、908‧‧‧步驟
C1‧‧‧第一電容
C2‧‧‧第二電容
C3‧‧‧第三電容
C4‧‧‧第四電容
C5‧‧‧第五電容
C‧‧‧總電容值
第1圖顯示本發明一實施例之電化隔離元件之剖面示意圖。
第2A圖為本發明一實施例之電化隔離元件之部分剖面示意圖，其顯示本發明一實施例之包括一高壓半導體電容的一電子晶片的配置。
第2B圖為第2A圖所示之電子晶片之等效電路圖。
第3A圖為本發明另一實施例之電化隔離元件之部分剖面示意圖，其顯示本發明另一實施例之包括一高壓半導體電容的一電子晶片的配置。
第3B圖為第3A圖所示之電子晶片之等效電路圖。
第4A圖為本發明又一實施例之電化隔離元件之部分剖面示意圖，其顯示本發明又一實施例之包括一高壓半導體電容的一電子晶片的配置。
第4B圖為第4A圖所示之電子晶片之等效電路圖。
第5圖為本發明又另一實施例之電化隔離元件之部分剖面示意圖，其顯示本發明又另一實施例之包括一高壓半導體電容的一電子晶片的配置。
第6A~6H圖為本發明一實施例之一電化隔離元件的一電子晶片之部分製造流程的剖面示意圖。
第7A~7K圖為本發明另一實施例之一電化隔離元件的一電子晶片之部分製造流程的剖面示意圖。
第8A~8F圖為本發明又一實施例之一電化隔離元件的一電子晶片之部分製造流程的剖面示意圖。
第9圖為本發明實施例之電化隔離元件的製造流程圖。
第10A、10B顯示本發明其他實施例之電化隔離元件之剖面示意圖。
為了讓本發明之目的、特徵、及優點能更明顯易懂，下文特舉實施例，並配合所附圖示，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。且實施例中圖式標號之部分重複，係為了簡化說明，並非意指不同實施例之間的關聯性。
第1圖顯示本發明一實施例之電化隔離元件600之剖面示意圖。在本實施例中，電化隔離元件600可為使用一焊線技術(bonding wire technology)的一封裝體。另外，在本實施例中，電化隔離元件600可為崩潰電壓為5000V以上的一高壓電容封裝。如第1圖所示，本發明一實施例之電化隔離元件600包 括一導線架503、一電子晶片500、第一和第二焊線508和510、一成型材質506。
在本發明之一實施例中，導線架503具有一晶片座(die attach pad(DAP))502和多個導腳(lead)504。並且，導線架503的晶片座502位於導線架503的中心部分。如第1圖所示，電子晶片500可藉由粘著材料501設置(固著)於晶片座502上，且電子晶片500可藉由焊線508和510電性連接至導線架503的不同導腳(lead)504a和504b。在本發明一實施例中，電子晶片500可視為一高壓電容晶片500。
如第1圖所示，成型材質506係包裹電子晶片500以及焊線508和510。在本發明之一實施例中，成型材質506可由例如樹脂(resin)的成型材料形成，其可將焊線508和510彼此隔開而不致短路。
另外，電化隔離元件600可包括例如成型蓋(mold cap)516的選擇性元件。上述成型蓋(mold cap)516係包圍晶片座502、電子晶片500、成型材質506和導線架503的部分導腳504，且導線架503的其他部分導腳504從成型蓋516暴露出來。並且，成型材質506係填滿成型蓋516的內部空間。
接著利用第2A、2B、3A、3B、4A、4B和5圖說明本發明實施例之電子晶片500a~500d的配置。本發明不同實施例中的電子晶片500a~500d為利用晶圓級製程(wafer level process)製造的電子晶片。每一個電子晶片500a~500d係包括多個串聯的電容元件。藉由交錯設置(staggered arrangement)於內連線結構中的金屬層間介電層(IMD layer)結構的上、下表面上 的多個分離的電極板(內連線層別金屬層)以及夾設於多個分離電極板中的金屬層間介電層結構來構成多個串聯的電容元件。而每一個電容元件的介電質厚度皆等於金屬層間介電層結構的厚度。
並且，在本發明之一實施例中，在一俯視圖中，本發明實施例之電子晶片之位於金屬層間介電層結構的一表面的電性連接至焊線的第一電極板會與一個位於金屬層間介電層結構的相對表面的第二電極板重疊。再者，在本發明一實施例中，位於金屬層間介電層結構的上述表面的電性浮接的電極板會與兩個位於金屬層間介電層結構的上述相對表面的電極板重疊。因此，本發明實施例之電子晶片可以在不增加金屬層間介電層結構厚度的條件下提升電子晶片的崩潰電壓。
第2A圖為本發明一實施例之電化隔離元件之部分剖面示意圖，其顯示本發明一實施例之包括一高壓半導體電容500a1之電子晶片500a的配置。第2B圖為第2A圖所示之電子晶片500a之等效電路圖。上述圖式中的各元件如有與第1圖所示相同或相似的部分，則可參考前面的相關敍述，在此不做重複說明。
如第2A圖所示，電子晶片500a包括一基板200、一高壓半導體電容500a1、第一和第二焊線508和510、一成型材質506。在本發明之一實施例中，設置於晶片座(DAP)502的基板200可包括一半導體基板或一絕緣體基板。在本實施例中，基板200可視為半導體基板200。
如第2A圖所示，在本發明之一實施例中，包括一 內連線結構270的高壓半導體電容500a1係形成於基板200上。上述內連線結構270係形成於基板200的一頂面201上。在第2A圖所示之實施例中，內連線結構270包括一金屬層間介電層結構210、一第一電極板(內連線層別金屬層)214、一第二電極板(內連線層別金屬層)204和一第三電極板(內連線層別金屬層)206。在本發明之一實施例中，金屬層間介電層結構210可為單層或多層結構。上述金屬層間介電層結構210可由包括但並非限制於氮化矽、氧化矽、氮氧化矽、聚醯亞胺(polyimide)或上述任意組合的材料形成。
如第2A圖所示，在本發明之一實施例中，第一電極板214係形成於金屬層間介電層結構210的一上表面213上。並且，第二電極板204和第三電極板206係形成於金屬層間介電層結構210的一下表面208上且彼此隔開。在本發明之一實施例中，第一電極板214為一最頂層內連線金屬層(Mtop)。並且，第二電極板204和第三電極板206為位於最頂層內連線金屬層下方的內連線金屬層(例如第一層金屬層(M1)圖案)。並且，於一俯視圖中，第一電極板214係設計分別與第二電極板204和第三電極板206部分重疊。第二電極板204和第三電極板206分別藉由穿過金屬層間介電層結構210的介層孔插塞堆疊結構212及位於介層孔插塞堆疊結構212上的焊墊216、218電性連接至焊線508、510。如第2A圖所示，上述第一電極板214、上述第二電極板204和與上述第一電極板214及上述第二電極板204重疊的上述金屬層間介電層結構210的一第一部分係構成一第一電容C1。並且，上述第一電極板214、上述第三電極板206和與 上述第一電極板214及上述第三電極板206重疊的上述金屬層間介電層結構210的一第二部分係構成與第一電容C1串聯的一第二電容C2。
因此，如第2B圖所示，電子晶片500a的總電容值C為第一電容C1串聯第二電容C2的等效電容值。上述電子晶片500a的總電容值C為(C1*C2)/(C1+C2)。
在本發明之一實施例中，高壓半導體電容500a1更包括一保護層230，形成於內連線結構270上。如第2A圖所示，上述保護層230由包括聚醯亞胺(polyimide)的一材料形成。在本發明之一實施例中，上述保護層230具有分別供第一焊線508和第二焊線510穿過的兩個開口512、514。如第2A圖所示，第一焊線508係藉由穿過金屬層間介電層結構210的介層孔插塞堆疊結構212及焊墊216電性連接至第二電極板204和導線架的一導腳(例如第1圖所示之導線架503的第一導腳504a)。並且，第二焊線510係藉由穿過金屬層間介電層結構210的介層孔插塞堆疊結構212及焊墊218電性連接至第三電極板206和導線架的另一導腳(例如第1圖所示之導線架503的第二導腳504b)。一成型材質506，包裹高壓半導體電容500a1、晶片座502、第一焊線508和第二焊線510。
第3A圖為本發明另一實施例之電化隔離元件之部分剖面示意圖，其顯示本發明一實施例之包括一高壓半導體電容500b1的一電子晶片500b的配置。第3B圖為第3A圖所示之電子晶片500b之等效電路圖。上述圖式中的各元件如有與第2A、2B圖所示相同或相似的部分，則可參考前面的相關敍述，在此 不做重複說明。如第3A圖所示，電子晶片500a和電子晶片500b的不同處為，電子晶片500b的內連線結構270更包括一第四電極板220，形成於金屬層間介電層結構210的上表面213上。在本實施例中，第四電極板220係設計與第一電極板214屬於相同的內連線金屬層層別，且與第一電極板214彼此隔開。並且，於一俯視圖中，第四電極板220設計與第三電極板206部分重疊。如第3A圖所示，上述第一電極板214、上述第二電極板204和與上述第一電極板214及上述第二電極板204重疊的上述金屬層間介電層結構210的一第一部分係構成一第一電容C1。並且，上述第一電極板214、上述第三電極板206和與上述第一電極板214及上述第三電極板206重疊的上述金屬層間介電層結構210的一第二部分係構成一第二電容C2。另外，上述第三電極板206、上述第四電極板220和與上述第三電極板206及上述第四電極板220重疊的上述金屬層間介電層結構210的一第三部分係構成與第三電容C3。上述第一電容C1、第二電容C2和第三電容C3以串聯方式連接。
如第3B圖所示，電子晶片500b的總電容值C為串聯第一~第三電容C1、C2、C3的等效電容值。電子晶片500b的總電容值C為(C1*C2*C3)/(C1*C2+C2*C3+C3*C1)。
第4A圖為本發明又一實施例之電化隔離元件之部分剖面示意圖，其顯示本發明又一實施例之包括一高壓半導體電容500c1的一電子晶片500c的配置。第4B圖為第4A圖所示之電子晶片500c之等效電路圖。上述圖式中的各元件如有與第2A、2B、3A、3B圖所示相同或相似的部分，則可參考前面的 相關敍述，在此不做重複說明。如第4A圖所示，電子晶片500b和電子晶片500c的不同處為，電子晶片500c的內連線結構270更包括一第五電極板224和第六電極板222。如第4A圖所示，第一電極板214、第四電極板220和第五電極板224位於金屬層間介電層結構210的上表面213上。而第二電極板204、第三電極板206和第六電極板222位於金屬層間介電層結構210的下表面208上。在本實施例中，第一電極板214、第四電極板220和第五電極板224係設計屬於相同的內連線金屬層層別，而第二電極板204、第三電極板206和第六電極板222屬於相同的內連線金屬層層別。並且，於一俯視圖中，第六電極板222設計分別與第四電極板220和第五電極板224部分重疊。如第4A圖所示，上述第一電極板214、上述第二電極板204和與上述第一電極板214及上述第二電極板204重疊的上述金屬層間介電層結構210的一第一部分係構成一第一電容C1。並且，上述第一電極板214、上述第三電極板206和與上述第一電極板214及上述第三電極板206重疊的上述金屬層間介電層結構210的一第二部分係構成一第二電容C2。另外，上述第三電極板206、上述第四電極板220和與上述第三電極板206及上述第四電極板220重疊的上述金屬層間介電層結構210的一第三部分係構成與第三電容C3。再者，上述第四電極板220、上述第六電極板222和與上述第四電極板220及上述第六電極板222重疊的上述金屬層間介電層結構210的一第四部分係構成與第四電容C4。並且，上述第六電極板222、上述第五電極板224和與上述第六電極板222及上述第五電極板22重疊的上述金屬層間介電層結構210 的一第五部分係構成與第五電容C5。上述第一電容C1、第二電容C2、第三電容C3、第四電容C4和第五電容C5以串聯方式連接。
如第4B圖所示，電子晶片500c的總電容值C為串聯第一電容~第五電容C1、C2、C3、C4、C5的等效電容值。電子晶片500c的總電容值C為(C1*C2*C3*C4*C5)/(C2*C3*C4*C5+C1*C3*C4*C5+C1*C2*C4*C5+C1*C2*C3*C5+C1*C2*C3*C4)。
第5圖為本發明又另一實施例之電化隔離元件600之部分剖面示意圖，其顯示本發明又另一實施例之包括一高壓半導體電容500d1的一電子晶片500d的配置。上述圖式中的各元件如有與第2A、2B、3A、3B、4A、4B圖所示相同或相似的部分，則可參考前面的相關敍述，在此不做重複說明。如第5圖所示，電子晶片500d的高壓半導體電容500d1係設置於例如一玻璃晶圓的一絕緣體基板300上。一金屬層間介電層結構310可為一高分子(polymer)層。
如第5圖所示，電子晶片500d的一高壓半導體電容500d1係形成於絕緣體基板300上，且絕緣體基板300係設置於晶片座502上。在本發明之一實施例中，高壓半導體電容500d1包括一內連線結構。上述內連線結構包括一金屬層間介電層結構310、位於金屬層間介電層結構310上的一第一電極板214、一第二電極板204和一第三電極板206。上述第一電極板214、第二電極板204和第三電極板206係彼此隔開。上述第一電極板214、上述第二電極板204和與上述第一電極板214及上述第二 電極板204重疊的上述金屬層間介電層結構310的一第一部分係構成一第一電容C1。並且，上述第一電極板214、上述第三電極板206和與上述第一電極板214及上述第三電極板206重疊的上述金屬層間介電層結構310的一第二部分係構成與第一電容C1串聯的一第二電容C2。因此，如第5圖所示，電子晶片500d的總電容值C為第一電容C1串聯第二電容C2的等效電容值。上述電子晶片500d的總電容值C為(C1*C2)/(C1+C2)。
如第5圖所示，第一焊線508係電性連接至第二電極板204和導線架的一導腳(例如第1圖所示之導線架503的第一導腳504a)。並且，第二焊線510係電性連接至第三電極板206和導線架的另一導腳(例如第1圖所示之導線架503的第二導腳504b)。一成型材質506，包裹高壓半導體電容500d1、晶片座502、第一焊線508和第二焊線510。
在第5圖所示之實施例中，第一電極板214為上述金屬層間介電層結構310的一最頂層內連線金屬層(Mtop)。並且，第二電極板204和第三電極板206為上述金屬層間介電層結構310之位於最頂層內連線金屬層下方的內連線金屬層。
在本發明一實施例中，電子晶片500a~500d僅由二個或二個以上的電容元件串聯構成，其中不具有其他的電子元件或積體電路。然而，在本發明一實施例中，電子晶片500A~500d中也可整合例如感測元件的其他電子元件或積體電路。可利用同一晶圓級製程來同時製造電子晶片500a~500d的上述高壓半導體電容、電子元件和積體電路。
接著說明由高壓電容晶片構成的電化隔離元件的製造流程。第9圖為本發明實施例之電化隔離元件的製造流程 圖。請參考第9圖，首先，進行步驟902，提供如第1、2A、2B、3A、3B、4A、4B圖所示之具有一高壓半導體電容的一電子晶片500、500a、500b、500c或500d(例如高壓電容晶片500、500a~500d)。之後，進行步驟904，將上述電子晶片固著於如第1圖所示的一導線架503的一晶片座502上。然後，進行步驟906，進行一接線製程，將如第1、2A、2B、3A、3B、4A、4B圖所示之上述電子晶片的高壓半導體電容的第二電極板204藉由第一焊線508電性連接至第一導腳504a，且將上述高壓半導體電容的第三電極板206藉由第二焊線510電性連接至第二導腳504b。接著，進行步驟908，沉積例如第1圖所示的成型材質506)，包裹上述電子晶片500、上述晶片座502、上述第一焊線508和上述第二焊線510。
接著，利用第6A~6H、7A~7L、8A~8F圖說明第9圖所示的本發明實施例之電化隔離元件的製造流程的步驟902、904。第6A~6H圖為本發明一實施例之一電化隔離元件的之電子晶片500e製造方法的剖面示意圖。在本實施例中，電子晶片500e為具有一密封環結構(seal ring structure)的高壓半導體電容晶片。並且，上述電子晶片500e利用例如一矽(Si)基板的半導體基板製作，上述密封環結構可保護內部的電容元件以隔絕外界水氣或化學物質的汙染及外力破壞。首先，如第6A圖所示，提供一基板200。在本實施例中，基板200例如可為矽基板。接著，可利用化學氣相沉積法(CVD)或原子層沉積法(ALD)等薄膜沉積方式，於基板200的頂面201上依序形成介電層202a、202b。在本發明一實施例中，介電層202a、202b可為 層間介電層(ILD)結構202的一部分。
接著，請參考第6B圖，可利用物理氣相沉積法(PVD)、電鍍法或原子層沉積法(ALD)等薄膜沉積方式，於層間介電層(ILD)結構202上沉積一金屬層(圖未顯示)。接著，進行包括一微影製程和一非等向性蝕刻製程的一圖案化製程，移除部分上述金屬層，於晶圓200的頂面201上形成金屬層圖案234，於金屬層圖案234的兩側形成金屬層圖案232a、232b。在本發明一實施例中，金屬層圖案234、232a、232b位於同一內連線金屬層層別。
接著，請參考第6C圖，可利用化學氣相沉積法(CVD)或原子層沉積法(ALD)等薄膜沉積方式，於層間介電層(ILD)結構202上沉積一介電層210a，並覆蓋金屬層圖案234、232a、232b。之後，進行包括一微影製程和一非等向性蝕刻製程的一圖案化製程，移除位於金屬層圖案232a、232b上的部分介電層210a，以於金屬層圖案232a、232b上形成穿過介電層210a的開口(圖未顯示)。然後，於上述開口的側壁上形成例如可包括鈦(Ti)、氮化鈦(TiN)或上述組合的阻障層(圖未顯示)。接著，於上述開口中填入例如可包括鎢或多晶矽的導電材料，以於上述開口中形成介層孔插塞236a、236b，上述介層孔插塞236a、236b係分別連接至金屬層圖案232a、232b。
接著，請參考第6D圖，可重覆第6B、6C圖之形成金屬層圖案、介電層以及介層孔插塞的製程，於上述介層孔插塞236a、236b上形成介電層210b和210c，形成被介電層210b覆蓋的金屬層圖案238a、238b，形成被介電層210c覆蓋的金屬層 圖案242a、242b，形成穿過介電層210b的介層孔插塞240a、240b，形成穿過介電層210c的介層孔插塞244a、244b。注意位於金屬層圖案234正上方沒有任何的金屬層圖案被介電層210b、210c覆蓋。如第6D圖所示，上述金屬層圖案238a、238b係分別連接至上述介層孔插塞236a、236b，上述介層孔插塞240a、240b係分別連接至上述上述金屬層圖案238a、238b，上述金屬層圖案242a、242b係分別連接至上述介層孔插塞240a、240b，而上述介層孔插塞244a、244b係分別連接至上述金屬層圖案242a、242b。
接著，請參考第6E圖，重覆第6B圖之形成金屬層圖案製程，於介電層210c上形成彼此隔開的金屬層圖案246a、246b、248和252。在本實施例中，金屬層圖案246a、246b係分別連接至上述介層孔插塞244a、244b，而金屬層圖案248和252係設計與金屬層圖案234重疊。在本實施例中，金屬層圖案234的俯視面積係設計大於金屬層圖案248和252的俯視面積，因而金屬層圖案234分別與金屬層圖案248和252部分重疊。在第6E圖所示之實施例中，垂直堆疊的上述介電層210a、210b、210c構成金屬層間介電層結構210。另外，上述金屬層間介電層結構210、上述金屬層圖案234、232a、232b、238a、238b、242a、242b與上述介層孔插塞236a、236b、240a、240b、244a、244b係構成電子晶片500e的一內連線結構270。並且，上述金屬層間介電層結構210的介電層210a、210b、210c可為上述內連線結構270的金屬層間介電層(IMD layer)，上述金屬層圖案234、232a、232b、238a、238b、242a、242b可為上述內連線結構270 之不同內連線金屬層別(interconnection metal layered-level)的金屬層圖案。上述介層孔插塞236a、236b、240a、240b、244a、244b可為上述內連線結構270的不同內連線介層孔插塞層別(interconnection via plug level)的介層孔插塞。然而，在本發明其他實施例中，內連線結構270的介電層的層數和金屬層圖案的層數並無限制，可依據設計需求而定。
如第6E圖所示，形成上述內連線結構期間，係於金屬層間介電層結構210中形成一密封環結構250。上述密封環結構250圍繞上述金屬層圖案234、248和252。在本實施例中，上述密封環結構250由分別穿過上述介電層210a、210b、210c的複數個介層孔插塞236a、236b、240a、240b、244a、244b和與上述介電層210a、210b、210c交錯堆疊的上述金屬層圖案232a、232b、238a、238b、242a、242b、246a、246b垂直堆疊且彼此連構成。然而，在本發明其他實施例中，上述密封環結構250的介層孔插塞的數量和金屬層圖案的數量並無限制，可依據內連線結構層數的設計而定。
第6F、6G圖係顯示保護層(保護層結構)的形成方式，上述保護層係覆蓋內連線結構的頂面，保護其下方的電容元件以隔絕外界水氣或化學物質的汙染及外力破壞。
接著，請參考第6F圖，於上述內連線結構上依序形成保護層230a、230b，並覆蓋金屬層間介電層結構210和金屬層圖案246a、246b、248和252。在本發明之一實施例中，上述保護層230a、230b可由相同或不同的材質形成。在本實施例中，上述保護層230a可由氧化矽形成，而上述保護層230b可由 氮化矽形成。然後，可進行包括一微影製程和一非等向性蝕刻製程的一圖案化製程，移除位於金屬層圖案248和252上的部分保護層230a、230b，以於金屬層圖案248和252上形成穿過保護層230a、230b的開口512a、514a，以定義後續焊線的接線位置。
接著，請參考第6G圖，於上述保護層230a、230b再形成一保護層230c。在本實施例中，上述保護層230c可由聚醯亞胺(polyimide)形成。然後，可進行包括一微影製程和一非等向性蝕刻製程的一圖案化製程，移除位於開口512a、514a上的部分保護層230c，以於金屬層圖案248和252上形成穿過保護層230a、230b、230c的開口512、514，暴露出部分金屬層圖案248和252，以定義後續焊線的接線位置。在本發明一實施例中，保護層230a、230b、230c係一起構成一保護層(保護層結構)230。在本發明之一實施例中，可利用一重佈線(RDL)製程形成上述保護層230。經過上述製程之後，完成本發明一實施例之一電化隔離元件的之電子晶片500e。
接著，請參考第6H圖，進行一接線(wire bonding)製程，將焊線508、510分別穿過保護層230的開口512、514，直接接合至金屬層圖案248和252。在本實施例中，電子晶片500e的內連線結構的金屬層間介電層(IMD)結構210、金屬層圖案234、248和252係構成兩個串聯的電容元件。如第6H圖所示，上述金屬層圖案(第一電極板)234、上述金屬層圖案(第二電極板)248和與上述金屬層圖案234及上述金屬層圖案248重疊的上述金屬層間介電層結構210的一第一部分係構成一第一電容C1。並且，上述金屬層圖案(第一電極板)234、上述金屬層圖 案(第三電極板)252和與上述金屬層圖案234及上述金屬層圖案252重疊的上述金屬層間介電層結構210的一第二部分係構成與第一電容C1串聯的一第二電容C2。在本實施例中，金屬層圖案(第一電極板)234為一最底層內連線金屬層(例如第一層內連線金屬層(M1))。並且，金屬層圖案(第二電極板)248和金屬層圖案(第三電極板)252為位於最底層內連線金屬層上方的內連線金屬層(例如最頂層內連線金屬層(Mtop))。然而，在本發明其他實施例中，金屬層圖案234和金屬層圖案248、252的層別可以互換，因而結構會類似於如第2A圖所示的之電子晶片500a，而金屬層圖案248、252係可藉由穿過金屬層間介電層(IMD)結構210的介層孔插塞堆疊結構(類似於如第2A圖所示的介層孔插塞堆疊結構212)以及其上的焊墊(類似於如第2A圖所示的焊墊216)電性連接至第一焊線508和第二焊線510。
第7A~7L圖為本發明另一實施例之一電化隔離元件的之電子晶片500f製造方法的剖面示意圖。上述圖式中的各元件如有與第6A~6H圖所示相同或相似的部分，則可參考前面的相關敍述，在此不做重複說明。在本實施例中，電子晶片500f為具有一密封環結構的高壓半導體電容晶片，且上述電子晶片利用例如矽基板之半導體基板製作，上述密封環結構可保護內部的電容元件以隔絕外界水氣或化學物質的汙染及外力破壞。首先，如第7A圖所示，提供例如矽基板之基板200。接著，進行沉積製程和後續圖案化製程，於基板200的頂面201上形成介電層302，以及穿過介電層302的開口304a、304b。在本發明一實施例中，介電層302可為層間介電層(ILD)的一部分，且開 口304a、304b接近基板200的邊緣。
接著，如第7B圖所示，可進行類似於第6C圖的製程，以於開口304a、304b中形成介層孔插塞330a、330b。之後，如第7C、7D圖所示，可重覆第6B、6C圖之形成金屬層圖案、介電層以及介層孔插塞的製程，於上述介層孔插塞330a、330b上形成介電層304，形成被介電層304覆蓋的金屬層圖案332a、332b，形成穿過介電層304的介層孔插塞334a、334b。在本實施例中，介電層304為金屬層間介電層(IMD)。
接著，如第7E圖所示，可進行類似於第6B圖的製程，於介電層304上形成金屬層圖案234，且同時於金屬層圖案234的兩側形成金屬層圖案336a、336b。在本發明一實施例中，金屬層圖案234、336a、336b位於同一內連線金屬層層別。在本實施例中，金屬層圖案234、336a、336b為第二層內連線金屬層(M2)圖案。
接著，如第7F、7G圖所示，可進行類似於第6B、6C圖之形成金屬層圖案、介電層以及介層孔插塞的製程，於上述金屬層圖案234、336a、336b上形成介電層210a、210b和210c，形成被介電層210b覆蓋的金屬層圖案340a、340b，形成被介電層210c覆蓋的金屬層圖案344a、344b，形成穿過介電層210a的介層孔插塞338a、338b，形成穿過介電層210b的介層孔插塞342a、342b，形成穿過介電層210c的介層孔插塞346a、346b。注意位於金屬層圖案234正上方沒有任何的金屬層圖案被介電層210a、210b、210c覆蓋。如第7G圖所示，上述介層孔插塞338a、338b係分別連接至下方的金屬層圖案336a、336b和 上方的金屬層圖案340a、340b，上述介層孔插塞342a、342b係分別連接至下方的金屬層圖案340a、340b和上方的金屬層圖案344a、344b，上述金屬層圖案344a、344b係分別連接至上方的上述介層孔插塞346a、346b。
接著，如第7H圖所示，可進行類似第6E圖的製程，於介電層210c上形成彼此隔開的金屬層圖案348a、348b、248和252。在本實施例中，金屬層圖案348a、348b係分別連接至上述介層孔插塞346a、346b，而金屬層圖案248和252係設計與金屬層圖案234重疊。如第7H圖所示之上述金屬層圖案234、248和252的配置方式及層別類似於第6E圖。在第7H圖所示之實施例中，垂直堆疊的上述介電層210a、210b、210c構成金屬層間介電層結構210。另外，上述金屬層間介電層結構210、上述金屬層圖案234、248、252、332a、332b、336a、336b、340a、340b、344a、344b與上述介層孔插塞330a、330b、334a、334b、338a、338b、342a、342b、346a、346b係構成電子晶片的一內連線結構370。
如第7H圖所示，形成上述內連線結構370之後，係於金屬層間介電層(IMD)結構210中形成一密封環結構350。上述密封環結構350圍繞上述金屬層圖案234、248和252。在本實施例中，上述密封環結構250由分別穿過上述介電層302、304、210a、210b、210c的複數個介層孔插塞330a、330b、334a、334b、338a、338b、342a、342b、346a、346b和與上述介電層302、304、210a、210b、210c交錯堆疊的上述金屬層圖案332a、332b、336a、336b、340a、340b、344a、344b垂直堆疊且彼此連接構 成。
第7I、7J圖係顯示保護層(保護層結構)的形成方式。接著，請參考第7I圖，可進行類似第6F、6G圖的製程，於上述內連線結構上依序形成具有開口512a、514a的保護層230a、230b。之後，於上述保護層230a、230b再形成一保護層230c，再於金屬層圖案248和252上形成穿過保護層230a、230b、230c的開口512、514，暴露出部分金屬層圖案248和252，以定義後續焊線的接線位置。在本發明一實施例中，保護層230a、230b、230c係構成一保護層(保護層結構)230。經過上述製程之後，完成本發明一實施例之一電化隔離元件的之電子晶片500f。
接著，請參考第7K圖，可進行類似第6H圖的接線(bonding)製程，將焊線508、510分別穿過保護層230的開口512、514，直接接合至金屬層圖案248和252。在本實施例中，電子晶片500f的電容元件的配置及連接方式類似於電子晶片500e。然而，在本發明其他實施例中，金屬層圖案234和金屬層圖案248、252的層別可以互換，因而結構會類似於如第2A圖所示的之電子晶片500a，而金屬層圖案248、252係可藉由穿過金屬層間介電層結構210的介層孔插塞堆疊結構(類似於如第2A圖所示的介層孔插塞堆疊結構212)以及其上的焊墊(類似於如第2A圖所示的焊墊216)電性連接至第一焊線508和第二焊線510。
第8A~8F圖為本發明又一實施例之一電化隔離元件之電子晶片500g製造方法的剖面示意圖。在本實施例中，電 子晶片500g利用例如玻璃基板的絕緣體基板製作。首先，如第8A圖所示，提供一基板300。接著，可進行沉積製程和後續圖案化製程，直接於基板300的頂面301上形成彼此隔開的金屬層圖案204、206。在本發明一實施例中，金屬層圖案204、206位於同一內連線金屬層層別。
接著，請參考第8B圖，可進行另一道沉積製程和後續圖案化製程，於基板300的頂面301上形成一介電層圖案310a。在本發明一實施例中，介電層圖案310a覆蓋部分的金屬層圖案304、306。另外，介電層圖案310a除可做為最終電容元件的介電質之外，也可做為一平坦層，以使電子晶片的電性浮接的電極板形成於一平坦表面上。如第8B圖所示，金屬層圖案304、306靠近基板300的邊緣的部分從介電層圖案310a暴露出來。在本發明一實施例中，介電層圖案310a可由氧化矽、高分子(polymer)或上述組合的材質形成。
接著，請參考第8C圖，可進行另一道沉積製程和後續圖案化製程，於介電層圖案310a上形成另一介電層圖案310b。在本發明一實施例中，介電層圖案310b可由氧化矽、高分子(polymer)或上述組合的材質形成。在本發明一實施例中，介電層圖案310b的側壁對齊於介電層圖案310a的側壁。在本發明一實施例中，介電層圖案310a、310b係構成金屬層間介電層結構310。
接著，請參考第8D圖，可進行另一道沉積製程和後續圖案化製程，於金屬層間介電層結構310上形成一金屬層圖案314。在本發明一實施例中，金屬層圖案314分別與金屬層 圖案304、306部分重疊。
接著，請參考第8E圖，可進行另一道沉積製程和後續圖案化製程，於金屬層間介電層結構310上形成一保護層316，並覆蓋金屬層圖案314及金屬層間介電層結構310的頂面。如第8E圖所示，金屬層圖案304、306靠近基板300的邊緣的部分從金屬層間介電層結構310和保護層316暴露出來。經過上述製程之後，完成本發明一實施例之一電化隔離元件之電子晶片500g。
接著，請參考第8F圖，進行一接線(bonding)製程，將焊線508、510直接接合至金屬層圖案304、306暴露出來的部分。電子晶片500g與第5圖顯示的電子晶片500d不同處為，電子晶片500g的金屬層間介電層結構310係設計覆蓋部分的金屬層圖案304、306，使金屬層圖案304、306靠近基板300的邊緣的部分從金屬層間介電層結構310和保護層316暴露出來，以利於焊線508、510直接接合至金屬層圖案304、306，且金屬層圖案314為電性浮接。在本發明其他實施例中，可先沉積介電層之後再利用微影和蝕刻製程定義出暴露出部分金屬層圖案304、306，以利於焊線508、510直接接合至金屬層圖案304、306，以形成類似於第5圖顯示的電子晶片500d的結構。
在本發明其他實施例中，可設計具有單晶片座、雙晶片座或多晶片座的電化隔離元件，以將具不同崩潰電壓的高壓電容晶片、例如感測電子元件晶片等其他的積體電路晶片整合於同一電化隔離元件中。第10A、10B圖顯示本發明其他實施例之電化隔離元件600A、600B之剖面示意圖。如第10A圖 所示，在本發明一實施例中，電化隔離元件600A為具雙晶片座的電化隔離元件，其用以封裝三個積體電路晶片。如第10A圖所示，電化隔離元件600A的導線架503包括兩個彼此分離的晶片座502a、502b和導腳504(包括導腳504a和504b)。在本實施例中，可利用一晶片固著製程，將崩潰電壓相近的第一電子晶片(高壓半導體電容晶片)500和一第二電子晶片550藉由黏著材料501固著於上述晶片座502a。利用另一晶片固著製程，將與高壓電容晶片500的崩潰電壓差異較大的一第三電子晶片552藉由黏著材料501固著於上述晶片座502b。進行一接線製程，將位於上述晶片座502a上的第二電子晶片550連接至第二焊線510的末端510b和第四焊線520的末端520a，且藉由第二焊線510的末端510a電性連接至第一電子晶片(高壓半導體電容晶片)500，藉由第四焊線520的末端520b電性連接至導腳504b。另外，固著於上述晶片座502a上的第一電子晶片(高壓半導體電容晶片)500連接至第二焊線510的末端510a和第一焊線508的末端508a，且藉由第一焊線508的末端508b電性連接至位於上述晶片座502b上的第三電子晶片552。並且，第三電子晶片552連接至第三焊線518的末端518a和第一焊線508的末端508b，且藉由第三焊線518的末端518b電性連接至導腳504a。在本實施例中，成型材質506係包裹第一電子晶片(高壓半導體電容晶片)500、第二電子晶片550、第三電子晶片552以及第一焊線508、第二焊線510、第三焊線518和第四焊線520。
如第10B圖所示，在本發明另一實施例中，電化隔離元件600B為具三晶片座的電化隔離元件，其用以封裝三個積 體電路晶片。如第10B圖所示，電化隔離元件600B的導線架614包括三個彼此分離的晶片座602a、602b、602c和導腳604(包括導腳604a、604b)。在本實施例中，可將第一電子晶片(高壓半導體電容晶片)500、第二電子晶片550、第三電子晶片552藉由黏著材料501分別固著於上述晶片座602a、602b、602c上。進行一接線製程，將位於上述晶片座602a上的第一電子晶片(高壓半導體電容晶片)500連接至第二焊線510的末端510a和第一焊線508的末端508a，且藉由第二焊線510電性連接至第二電子晶片550，且藉由第一焊線508電性連接至位於上述晶片座602c上的電子元件晶片552。並且，位於上述晶片座602a上的第二電子晶片550連接至第二焊線510的末端510b和第四焊線520的末端520a，且藉由第四焊線520電性連接至導腳604b。另外，位於上述晶片座602c上的第三電子晶片552連接至第三焊線518的末端518a和第一焊線508的末端508b，且藉由第一焊線518電性連接至導腳604a。在本實施例中，成型材質506係包裹第一電子晶片(高壓半導體電容晶片)500、第二電子晶片550、第三電子晶片552以及第一焊線508、第二焊線510、第三焊線518和第四焊線520。
本發明實施例提供一種包含高壓半導體電容晶片(電子晶片)的電化隔離元件及其製造方法。上述電子晶片為利用晶圓級製程(wafer level process)製造的電子晶片。上述電子晶片係包括多個串聯的電容元件，其藉由交錯設置於內連線結構中的金屬層間介電層結構的上、下表面上的多個分離的金屬層圖案以及夾設於其中的金屬層間介電層結構來構成多個串 聯的電容元件。而上述電容元件的介電質厚度皆等於金屬層間介電層結構的厚度。因此，本發明實施例之電子晶片(高壓半導體電容晶片)可以在不增加金屬層間介電層結構厚度的條件下提升電子晶片(高壓半導體電容晶片)的崩潰電壓。另外，藉由上述電容元件的彼此分離的電極板(內連線層別金屬層)的配置，可增加基板材質的使用彈性，例如可以使用硬度較大的玻璃晶圓，使電容元件連接至焊線的金屬層圖案直接設置於玻璃晶圓的頂面，以利於接線製程的進行。並且，高壓半導體電容晶片(電子晶片)可藉由玻璃晶圓搭配上述彼此分離的電極板(內連線層別金屬層)的配置，因而電容元件的介電質可使用高分子材質，可進一步簡化高壓半導體電容之介電質的製程。再者，本發明實施例可提供具有單晶片座、雙晶片座或多晶片座的電化隔離元件，以將具不同崩潰電壓的高壓電容晶片、例如感測電子元件晶片等其他的積體電路晶片整合於同一電化隔離元件中。
雖然本發明已以實施例揭露於上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧基板
201‧‧‧頂面
204‧‧‧第二電極板
206‧‧‧第三電極板
208‧‧‧下表面
210‧‧‧金屬層間介電層結構
213‧‧‧上表面
212‧‧‧介層孔插塞堆疊結構
214‧‧‧第一電極板
230‧‧‧保護層
270‧‧‧內連線結構
500a‧‧‧電子晶片
500a1‧‧‧高壓半導體電容
501‧‧‧粘著材料
502‧‧‧晶片座
506‧‧‧成型材質
508‧‧‧第一焊線
510‧‧‧第二焊線
512、514‧‧‧開口
C1‧‧‧第一電容
C2‧‧‧第二電容

Claims (25)

  1. 一種電化隔離元件，包括：一導線架，其包括一第一晶片座、一第一導腳和一第二導腳；一基板，設置於該第一晶片座上；一高壓半導體電容，形成於該基板上，其中該高壓半導體電容包括：一內連線結構，包括：一金屬層間介電層結構；以及彼此隔開的一第一電極板、一第二電極板和一第三電極板，位於該金屬層間介電層結構上，其中該第一電極板、該第二電極板和與該第一電極板、該第二電極板重疊的該金屬層間介電層結構的一第一部分係構成一第一電容，以及其中該第一電極板、該第三電極板和與該第一電極板、該第三電極板重疊的該金屬層間介電層結構的一第二部分係構成一第二電容；一第一焊線，電性連接至該第二電極板和該第一導腳；一第二焊線，電性連接至該第三電極板和該第二導腳；以及一成型材質，包裹一高壓電容晶片、該第一晶片座、該第一焊線和該第二焊線。
  2. 如申請專利範圍第1項所述之電化隔離元件，其中該高壓半導體電容更包括： 一保護層，形成於該內連線結構上，其中該保護層由包括聚醯亞胺(polyimide)的一材料形成。
  3. 如申請專利範圍第2項所述之電化隔離元件，其中該保護層具有兩個開口，其中該第一焊線和該第二焊線分別穿過兩個該開口。
  4. 如申請專利範圍第3項所述之電化隔離元件，其中該基板和該高壓半導體電容係構成一第一電子晶片。
  5. 如申請專利範圍第4項所述之電化隔離元件，其中該基板為一絕緣基板。
  6. 如申請專利範圍第5項所述之電化隔離元件，其中該第一電極板為一最頂層內連線金屬層，且其中該第二電極板和該第三電極板為位於該最頂層內連線金屬層下方的內連線金屬層。
  7. 如申請專利範圍第5項所述之電化隔離元件，其中該高壓半導體電容更包括一密封環結構，圍繞該第一電極板、該第二電極板和該第三電極板。
  8. 如申請專利範圍第5項所述之電化隔離元件，其中該導線架更包括：一第二晶片座，其與該第一晶片座隔開；以及一第二電子晶片，設置於該第二晶片座上，其中該成型材質包裹該第二電子晶片。
  9. 如申請專利範圍第8項所述之電化隔離元件，更包括一第三電子晶片，設置於該第一晶片座上，其中該成型材質包裹該第三電子晶片。
  10. 如申請專利範圍第8項所述之電化隔離元件，更包括：一第三晶片座，其與該第一晶片座和該第二晶片座隔開；以及一第三電子晶片，設置於該第三晶片座上，其中該成型材質包裹該第三電子晶片。
  11. 如申請專利範圍第4項所述之電化隔離元件，其中該基板為一矽基板。
  12. 如申請專利範圍第11項所述之電化隔離元件，更包括：一第一焊墊，形成於該內連線結構上，電性耦接至該第二電極板；以及一第二焊墊，形成於該內連線結構上，電性耦接至該第三電極板。
  13. 如申請專利範圍第11項所述之電化隔離元件，更包括一第一介電層，形成於該矽基板的一頂面上。
  14. 如申請專利範圍第13項所述之電化隔離元件，其中該第一電極板為一最底層內連線金屬層，且其中該第二電極板和該第三電極板為位於該最底層內連線金屬層上方的內連線金屬層。
  15. 如申請專利範圍第14項所述之電化隔離元件，其中該高壓半導體電容的該保護層由包括聚醯亞胺(polyimide)、氧化物、氮化物或上述組合的該材料形成。
  16. 如申請專利範圍第15項所述之電化隔離元件，其中 該高壓半導體電容更包括一密封環結構，圍繞該第一電極板、該第二電極板和該第三電極板。
  17. 如申請專利範圍第11項所述之電化隔離元件，其中該導線架更包括：一第二晶片座，其與該第一晶片座隔開；以及一第二電子晶片，設置於該第二晶片座上，其中該成型材質包裹該第二電子晶片。
  18. 如申請專利範圍第17項所述之電化隔離元件，更包括一第三電子晶片，設置於該第一晶片座上，其中該成型材質包裹該第三電子晶片。
  19. 如申請專利範圍第17項所述之電化隔離元件，更包括：一第三晶片座，其與該第一晶片座和該第二晶片座隔開；以及一第三電子晶片，設置於該第三晶片座上，其中該成型材質包裹該第三電子晶片。
  20. 一種電化隔離元件的製造方法，包括下列步驟：提供申請專利範圍第4項所述之該第一電子晶片；將該第一電子晶片設置於該導線架的該第一晶片座上；進行一接線製程，將該第二電極板藉由該第一焊線電性連接至第一導腳，且將該第三電極板藉由該第二焊線電性連接至該第二導腳；以及形成一成型材質，包裹該第一電子晶片、該第一晶片 座、該第一焊線和該第二焊線。
  21. 如申請專利範圍第20項所述之電化隔離元件的製造方法，其中該保護層由一重佈線製程形成。
  22. 如申請專利範圍第20項所述之電化隔離元件的製造方法，其中該導線架更包括：一第二晶片座，其與該第一晶片座隔開。
  23. 如申請專利範圍第22項所述之電化隔離元件的製造方法，更包括：於該第二晶片座上設置一第二電子晶片，其中該成型材質包裹該第二電子晶片；以及於該第一晶片座上設置一第三電子晶片，其中該成型材質包裹該第三電子晶片；其中該接線製程更包括將該第一電子晶片的該第二電極板藉由該第一焊線電性連接至該第二電子晶片，將該第一電子晶片的該第三電極板藉由該第二焊線電性連接至該第三電子晶片，將該第二電子晶片藉由一第三焊線電性連接至該第一導腳，且將該第三電子晶片藉由一第四焊線電性連接至該第二導腳。
  24. 如申請專利範圍第22項所述之電化隔離元件的製造方法，其中該導線架更包括：一第三晶片座，其與該第一晶片座和該第二晶片座隔開。
  25. 如申請專利範圍第24項所述之電化隔離元件的製造方法，更包括： 於該第二晶片座上設置一第二電子晶片，其中該成型材質包裹該第二電子晶片；以及於該第三晶片座上設置一第三電子晶片，其中該成型材質包裹該第三電子晶片；其中該接線製程更包括將該第一電子晶片的該第二電極板藉由該第一焊線電性連接至該第二電子晶片，將該第一電子晶片的該第三電極板藉由該第二焊線電性連接至該第三電子晶片，將該第二電子晶片藉由一第三焊線電性連接至該第一導腳，且將該第三電子晶片藉由一第四焊線電性連接至該第二導腳。
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