CN106571357A - 半导体装置 - Google Patents

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Abstract

一种半导体装置，其包含衬底、至少一个集成无源装置、第一重布层、第二重布层，和导电导通孔。所述至少一个集成无源装置包含邻近于所述衬底的第一表面安置的至少一个电容器。所述第一重布层邻近于所述衬底的所述第一表面安置。所述第二重布层邻近于所述衬底的第二表面安置。所述导电导通孔延伸通过所述衬底，且电连接所述第一重布层与所述第二重布层。

Description

半导体装置
技术领域
本发明涉及半导体装置和半导体工艺的领域，且更具体地说，涉及具有集成无源装置的半导体装置和用于制造其的半导体工艺。
背景技术
常规电路可包含一或多个无源装置，其中无源装置为例如电容器、电阻器或电感器的组件。为达成微小型化，存在将无源装置集成到半导体装置中的趋势。然而，电感器为螺旋结构，且当通过将电感器安置在绝缘层的表面上来进行集成时，螺旋结构可占据很大空间。
发明内容
在一实施例中，一种半导体装置包含衬底、至少一个集成无源装置、第一重布层、第二重布层，和导电导通孔。所述至少一个集成无源装置包含邻近于所述衬底的第一表面安置的至少一个电容器。所述第一重布层邻近于所述衬底的第一表面安置。所述第二重布层邻近于所述衬底的第二表面安置。所述导电导通孔延伸通过所述衬底，且电连接所述第一重布层与所述第二重布层。
在一实施例中，一种半导体装置包含衬底、集成无源装置、邻近于所述衬底的第一表面安置的第一区段、邻近于所述衬底的第二表面安置的第二区段，和导电导通孔。所述集成无源装置包含电感器，和邻近于所述衬底的所述第一表面安置的至少一个电容器。所述导电导通孔延伸通过所述衬底。所述导电导通孔中的每一者具有邻近于所述衬底的所述第一表面的第一端部和邻近于所述衬底的所述第二表面的第二端部。所述第一区段电连接所述导电导通孔中的第一者与第二者的第一端部，且所述第二区段电连接所述导电导通孔中的所述第二者与第三者的第二端部。所述电感器包含所述导电导通孔中的所述第一者、所述第二者与所述第三者的串联电连接。
在一实施例中，一种用于制造半导体装置的方法包含：(a)提供具有第一表面和第二表面的衬底；(b)在所述衬底中形成多个导电导通孔；(c)邻近于所述衬底的所述第一表面形成至少一个电容器；(d)邻近于所述衬底的所述第一表面形成第一重布层；(e)邻近于所述衬底的所述第二表面形成第二重布层，所述第二重布层通过所述导电导通孔电连接到所述第一重布层；以及(f)邻近于所述衬底的所述第一表面附接半导体芯片，所述半导体芯片电连接到所述第一重布层。
附图说明
图1说明根据本发明的一实施例的半导体装置的横截面图。
图2说明根据本发明的一实施例的半导体装置的横截面图。
图3说明根据本发明的一实施例的半导体装置的横截面图。
图4说明根据本发明的一实施例的半导体装置的横截面图。
图5说明根据本发明的一实施例的半导体装置的横截面图。
图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17和图18说明根据本发明的一实施例的用于制造半导体装置的方法。
图19、图20、图21、图22、图23、图24、图25、图26和图27说明根据本发明的一实施例的用于制造半导体装置的方法。
图28说明根据本发明的一实施例的用于制造半导体装置的方法。
图29和图30说明根据本发明的一实施例的用于制造半导体装置的方法。
具体实施方式
集成到半导体装置中的电感器通常为安置于绝缘层的表面上的螺旋结构(线圈)。也就是说，螺旋结构为二维的，且可占据很大的布局空间。此外，在半导体装置的封装结构中，包含电感器的集成螺旋结构的重布层(RDL)安置于插入件或衬底的一侧上，且导电导通孔提供从插入件或衬底的一侧到插入件或衬底的相对侧的电连接。换句话说，导电导通孔的一个端部连接到RDL，且导电导通孔的另一端部连接到垫(例如，凸点垫或球垫)，外部连接组件(例如，各别凸点或焊球)安置于所述垫上以用于外部连接。
为解决以上问题，本发明提供具有集成三维电感器的经改进半导体装置和用于制造所述半导体装置的经改进技术。所述三维电感器包含将插入件或衬底的一侧上的RDL与插入件或衬底的相对侧上的另一RDL连接的导电导通孔。因为三维电感器的大部分路径由安置于插入件或衬底中的导电导通孔贡献，因此相对于半导体装置的绝缘体的表面上的二维实施方案，三维电感器将在沿着半导体装置的上部表面的平面上具有较小尺寸。因此，可缩减半导体装置的尺寸。
图1说明根据本发明的一实施例的半导体装置1的横截面图。半导体装置1包含衬底10、至少一个集成无源装置(例如，电容器2及/或电感器3)、第一绝缘层12、第二绝缘层13、第一RDL 14、第二RDL 16和导电导通孔18、19。
衬底10具有第一表面101和与第一表面101相对的第二表面102，且界定通孔103。在一或多个实施例中，衬底10为由玻璃、硅或硅石制成的插入件。也就是说，在此类实施例中，可从玻璃晶片、硅晶片或硅石晶片切割出衬底10。
导电导通孔18、19中的每一者安置于通孔103中的相应者中，延伸通过衬底10，且电连接第一RDL 14与第二RDL 16。在一或多个实施例中，导电导通孔18、19各自包含通孔103的侧壁上的第一晶种层17，和第一晶种层17上的第一金属层20。在一些实施例中，省去第一晶种层17。在一或多个实施例中，第一晶种层17的材料为钛(Ti)与铜(Cu)的合金，例如TiCu，且第一金属层20的材料为Cu。可使用其它合适的金属或金属合金。
导电导通孔18中的每一者具有邻近于衬底10的第一表面101的第一端部181和邻近于衬底10的第二表面102的第二端部182。导电导通孔19中的每一者具有邻近于衬底10的第一表面101的第一端部191和邻近于衬底10的第二表面102的第二端部192。
电容器2邻近于衬底10的第一表面101安置。在图1中所说明的实施例中，存在安置于衬底10的第一表面101上的两个电容器2。电容器2中的每一者包含下部电极21、介电层22和上部电极23。下部电极21安置于衬底10的第一表面101上。介电层22安置于下部电极21上。上部电极23安置于介电层22上。也就是说，介电层22安置于下部电极21与上部电极23之间。在一或多个实施例中，下部电极21和上部电极23包含铝(Al)与Cu的合金，例如AlCu，且介电层22包含钽(Ta)合金或化合物，例如五氧化二钽(Ta2O5)或具有Ta2O5的Ta。上部电极23的尺寸(例如，宽度、长度或表面积)大体上与介电层22的对应的尺寸(例如，宽度、长度或表面积)相同。在一或多个实施例中，且如图1中所展示，下部电极21的尺寸(例如，宽度、长度或表面积)大于上部电极23和介电层22的对应的尺寸。在其它实施例中，下部电极21的尺寸大体上与上部电极23和介电层22的对应的尺寸相同。在图1的说明中，两个电容器2的结构和对应的尺寸大体上相同；然而，在其它实施例中，两个电容器2的结构和对应的尺寸可能不同。
半导体装置1进一步包含接触垫151。接触垫151安置于衬底10的第一表面101上以及导电导通孔18、19中的每一者的第一端部上。接触垫151和下部电极21为同一经图案化电路层15的部分，也就是说，其同时形成。在一或多个实施例中，省去接触垫151。在衬底10的材料为半导体材料的一或多个实施例中，阻挡层(未图示)安置于经图案化电路层15与衬底10之间。
第一绝缘层12覆盖电容器2和衬底10的第一表面101，且界定第一开口121和第二开口122。第一开口121暴露电容器2的上部电极23的一部分。第二开口122对应于导电导通孔18、19且暴露接触垫151。在一或多个实施例中，第一绝缘层12包含例如苯并环丁烯(BCB)、聚酰亚胺(PI)、聚丙烯(PP)或环氧树脂的聚合物。然而，在其它实施例中，第一绝缘层12的材料可为(例如)氧化硅或氮化硅。
第一RDL 14安置于第一绝缘层12上，且包含第一导电互连器141、第二导电互连器142和第一区段143。也就是说，第一导电互连器141、第二导电互连器142和第一区段143为第一RDL 14的部分。第一导电互连器141安置于第一绝缘层12的第一开口121中以电连接到电容器2的上部电极23。第二导电互连器142安置于第一绝缘层12的第二开口122中以通过接触垫151电连接到导电导通孔18、19。
第一区段143安置于第一导电互连器141和第二导电互连器142上以电连接第一导电互连器141中的各者或第二导电互连器142中的各者。任选的第二晶种层24安置于第一RDL 14与第一绝缘层12之间。可省去第二晶种层24。在图1中所说明的实施例中，第二晶种层24安置于第二导电互连器142与接触垫151之间以及第一区段143与第一绝缘层12之间。第二晶种层24的材料可为TiCu。导电互连器141、142和第一区段143可为Cu或其它合适的金属或金属合金，且导电互连器141、142和第一区段143可同时形成。
如图1中所展示，在电感器3内，一个第一区段143通过第二导电互连器142和接触垫151电连接对应的导电导通孔18的两个第一端部181。因此，导电导通孔18串联电连接。
第二RDL 16邻近于衬底10的第二表面102安置，且包含第二区段161和连接垫162。在衬底10的材料为半导体材料的一或多个实施例中，阻挡层(未图示)安置于第二RDL 16与衬底10之间。在图1中所说明的实施例中，第三晶种层25安置于第二RDL 16(包含第二区段161和连接垫162)与衬底10之间。可省去第三晶种层25。在一或多个实施例中，第三晶种层25的材料为TiCu；且第二RDL 16(包含第二区段161和连接垫162)的材料为Cu或其它金属或金属合金。
第二区段161邻近于衬底10的第二表面102安置以电连接对应的导电导通孔18的两个第二端部182。因此，通过第一区段143、第二导电互连器142和接触垫151，导电导通孔18串联电连接以形成电感器3。也就是说，电感器3包含第二区段161、导电导通孔18、第一区段143、第二导电互连器142和接触垫151。第二区段161与第一区段143未对准(以电连接不同对导电导通孔18)，以使得电感器3呈沿着大体上垂直于衬底10的第一表面101和第二表面102的平面(例如，平行于在其上说明图1的页面的平面)的蜿蜒的图案。也就是说，电感器3为三维电感器。
第二绝缘层13覆盖第二RDL 16和衬底10的第二表面102，且界定开口131以暴露连接垫162。在一或多个实施例中，第二绝缘层13包含例如BCB、PI、PP或环氧树脂的聚合物。在其它实施例中，第二绝缘层13的材料可为(例如)氧化硅或氮化硅。
如图1中所展示，半导体装置1进一步包含保护层26、第一凸点下金属(UBM)28、半导体芯片4、封装物5和外部连接元件32。保护层26覆盖第一区段143和第一绝缘层12，且界定开口261以暴露第一区段143的部分(例如，连接垫)。在一或多个实施例中，保护层26包含例如BCB、PI、PP、环氧树脂或防焊剂的聚合物。第一UBM 28安置于开口261中以电连接到第一区段143的经暴露部分(例如，连接垫)。在图1中所说明的实施例中，第一UBM 28包含第三RDL 281和安置于第三RDL 281与保护层26之间的第四晶种层282。可省去第四晶种层282。在一或多个实施例中，第四晶种层282为TiCu且第三RDL 281的材料为Cu。
半导体芯片4邻近于第一RDL 14安置且电连接到第一RDL 14。在图1中所说明的实施例中，半导体芯片4包含邻近于其有效表面41的连接元件42(例如，凸点或焊球)。连接元件42连接到第一UBM 28。也就是说，半导体芯片4通过倒装芯片结合而电连接到第一RDL14。封装物5覆盖半导体芯片4和保护层26。
外部连接元件32(例如，凸点或焊球)安置于第二绝缘层13的开口131中以接触连接垫162以用于外部连接。
在图1中所说明的实施例中，第一RDL 14和第二RDL 16安置于衬底10的相对侧上。另外，第一RDL 14与第二RDL 16的部分通过垂直地延伸穿过衬底10(在所说明的定向上)的导电导通孔18电连接以形成三维电感器3。因此，三维电感器3将不在平行于衬底10的第一表面101的表面(例如，第一绝缘层12的上部表面)上占据很大空间。.
图2说明根据本发明的一实施例的半导体装置1a的横截面图。半导体装置1a与如图1中所展示的半导体装置1类似，其中差异包含相较于图1的导电导通孔18、19的导电导通孔18a、19a的不同结构。图2的导电导通孔18a、19a包含导体材料(例如，第一晶种层17和第一金属层20)和内部绝缘层34。如图2中所展示，导体材料的第一晶种层17安置于通孔103的侧壁上，第一金属层20安置于第一晶种层17上以界定中心凹槽，且所述中心凹槽填充有内部绝缘层34。
图3说明根据本发明的一实施例的半导体装置1b的横截面图。半导体装置1b与如图1中所展示的半导体装置1类似，其中差异包含相较于图1中的电感器3的电感器3a的不同结构。如图3中所展示，经图案化电路层15进一步包含第三区段152。对应的导电导通孔18的两个第一端部181通过对应的第三区段152而非如图1中所说明的第一区段143串联电连接。因此，电感器3a将不在第一绝缘层12的上部表面上占据任何空间。
图4说明根据本发明的一实施例的半导体装置1c的横截面图。半导体装置1c与如图1中所展示的半导体装置1类似，其中差异包含相较于图1中的电感器3的电感器3b的不同结构。如图4中所展示，半导体装置1c进一步包含安置于第二绝缘层13上的第四RDL 36，且第二绝缘层13进一步界定开口132。此外，电感器3b中的第二RDL 16的第二区段161不电连接对应的导电导通孔18的两个第二端部182。
第四RDL 36包含第三导电互连器361和第四区段362。也就是说，第三导电互连器361和第四区段362为第四RDL 36的部分。第三导电互连器361安置于第二绝缘层13的第二开口132中以通过第二RDL 16的第二区段161电连接对应的导电导通孔18的两个第二端部182。第四区段362邻近于第二绝缘层13安置且安置于第三导电互连器361上以电连接到第三导电互连器361。在一或多个实施例中，第五晶种层38安置于第三导电互连器361与第二绝缘层13之间。可省去第五晶种层38。在图4中所说明的实施例中，第五晶种层38安置于第四区段362与第二绝缘层13之间。在一或多个实施例中，第五晶种层38的材料为TiCu。在一或多个实施例中，第三导电互连器361和第四区段362的材料为Cu，且第三导电互连器361和第四区段362同时形成。
通过第一区段143、第二导电互连器142、接触垫151、第二RDL 16的第二区段161、第三导电互连器361和第四区段362，导电导通孔18串联电连接以形成电感器3b。也就是说，电感器3b包含第三导电互连器361、第四区段362、导电导通孔18、第一区段143、第二导电互连器142和接触垫151。第四区段362与第一区段143未对准(以电连接不同对导电导通孔18)，使得电感器3b呈沿着大体上垂直于衬底10的第一表面101和第二表面102的平面(例如，平行于在其上说明图4的页面的平面)的蜿蜒的图案。也就是说，电感器3b为相较于图1的电感器3具有增加的路径长度的三维电感器。
图5说明根据本发明的一实施例的半导体装置1d的横截面图。半导体装置1d与如图1中所展示的半导体装置1类似，其中差异包含半导体装置1d进一步包含第二UBM 30。第二UBM 30安置于第二绝缘层13的开口131中以接触连接垫162。外部连接元件32(例如，凸点或焊球)安置在第二UBM 30上以用于外部连接。
图6到18说明根据本发明的一实施例的用于制造半导体装置的方法。参看图6，提供衬底10。衬底10具有第一表面101和与第一表面101相对的第二表面102。在一或多个实施例中，衬底10可为由玻璃、硅或硅石制成的插入件。也就是说，例如，衬底10可为玻璃晶片、硅晶片或硅石晶片。在图6中所说明的实施例中，衬底10由玻璃制成，且衬底10的厚度为约700微米(μm)。在衬底10中从第一表面101形成盲孔104。在一或多个实施例中，盲孔104的直径为约60μm，且盲孔104的深度为约280μm。
参看图7，第一晶种层17(例如)通过溅射(例如，通过物理气相沉积(PVD))形成于盲孔104的侧壁上以及衬底10的第一表面101上。接着，第一金属层20(例如)通过电镀形成于第一晶种层17上以填充盲孔104。在一或多个实施例中，第一晶种层17的材料为TiCu(例如，具有约0.75μm厚度的Ti层和具有约2.5μm厚度的Cu层)，且第一金属层20的材料为Cu。执行例如化学机械抛光(CMP)的移除技术以移除盲孔104外部的Cu，且执行例如湿式蚀刻的移除技术以移除盲孔104外部的Ti。以此方式，导电导通孔18、19形成于盲孔104中的相应者中。导电导通孔18中的每一者具有邻近于衬底10的第一表面101的第一端部181和邻近于衬底10的第二表面102的第二端部182。导电导通孔19中的每一者具有邻近于衬底10的第一表面101的第一端部191和邻近于衬底10的第二表面102的第二端部192。
参看图8，第一金属层(其将变成包含下部电极21和接触垫151的经图案化导电层15)(例如)通过溅射形成于衬底10的第一表面101上以及导电导通孔18、19上。在一或多个实施例中，第一金属层的材料为AlCu，且第一金属层的厚度为约1μm。接下来，第二金属层(其将在氧化之后变成介电层22)(例如)通过溅射形成于第一金属层上。在一或多个实施例中，第二金属层的材料为Ta，且第二金属层的厚度为约0.3μm。在其之后，处理(例如，氧化及/或加厚)第二金属层以使得第二金属层变成具有约0.407μm的厚度的绝缘或介电层(例如，Ta2O5)。在其之后，第三金属层(其将变成上部电极23)(例如)通过溅射形成于第二金属层上。在一或多个实施例中，第三金属层的材料为AlCu，且第三金属层的厚度为约1μm。
第一光致抗蚀剂层(未图示，且随后被移除)以图案形式形成于第三金属层上。接着，根据第一光致抗蚀剂层的图案(例如)通过干式蚀刻选择性地移除第三金属层和第二金属层。接着，移除第一光致抗蚀剂层以形成介电层22(对应于第二金属层)和上部电极23(对应于第三金属层)。
接下来，第二光致抗蚀剂层(未图示，且随后被移除)以图案形式形成于第一金属层和上部电极23上。接着，根据第二光致抗蚀剂层的图案(例如)通过干式蚀刻选择性地移除第一金属层。接着，移除第二光致抗蚀剂层以便形成包含下部电极21和接触垫151的经图案化电路层15(对应于第一金属层)。
两个电容器2通过关于图8所描述的技术邻近于衬底10的第一表面101形成。电容器2中的每一者包含相应的下部电极21、介电层22和上部电极23。下部电极21安置于衬底10的第一表面101上。介电层22安置于下部电极21上。上部电极23安置于介电层22上。也就是说，介电层22安置于下部电极21与上部电极23之间。上部电极23的尺寸(例如，宽度、长度或面积)大体上与介电层22的对应的尺寸(例如，宽度、长度或面积)相同。在一或多个实施例中，下部电极21的尺寸(例如，宽度、长度或面积)大于上部电极23和介电层22的对应的尺寸。在其它实施例中，下部电极21的尺寸大体上与上部电极23和介电层22的对应的尺寸相同。如图8中所展示，两个电容器2的尺寸和结构大体上相同；然而，在其它实施例中，两个电容器2的尺寸或结构可能不同。
接触垫151安置于衬底10的第一表面101上以及导电导通孔18、19中的每一者的第一端部上。在衬底10的材料为半导体材料的一或多个实施例中，阻挡层(未图示)安置于经图案化电路层15与衬底10之间。
参看图9，第一绝缘层12经安置以覆盖电容器2和衬底10的第一表面101。第一绝缘层12界定第一开口121和第二开口122。第一开口暴露电容器2的上部电极23的部分。第二开口122对应于导电导通孔18、19且暴露接触垫151的部分。在一或多个实施例中，第一绝缘层12包含例如BCB、PI、PP或环氧树脂的聚合物。在其它实施例中，第一绝缘层12的材料可为(例如)氧化硅或氮化硅。在一或多个实施例中，第一绝缘层12的厚度为约3.7μm。
参看图10，任选的第二晶种层24安置在第一绝缘层12上方。在一或多个实施例中，第二晶种层24的材料为TiCu(例如，具有约0.1μm厚度的Ti层和具有约0.2μm厚度的Cu层)。第一RDL 14形成于第一绝缘层12上或第二晶种层24上。第一RDL 14包含第一导电互连器141、第二导电互连器142和第一区段143。第一导电互连器141安置于第一绝缘层12的第一开口121中以电连接到电容器2的上部电极23。第二导电互连器142安置于第一绝缘层12的第二开口122中以通过相应的接触垫151电连接到导电导通孔18、19中的相应一者。第一区段143邻近于第一绝缘层12安置且安置在第一导电互连器141和第二导电互连器142上以电连接第一导电互连器141中的各者或第二导电互连器142中的各者。在一或多个实施例中，第一导电互连器141、第二导电互连器142和第一区段143的材料为Cu，且第一区段143的厚度为约10μm。
应理解，第三光致抗蚀剂层可用于形成第一RDL 14。
参看图11，保护层26经形成以覆盖第一区段143和第一绝缘层12。在一或多个实施例中，保护层26包含例如BCB、PI、PP、环氧树脂或防焊剂的聚合物，且保护层26的厚度为约9.5μm。保护层26界定开口261以暴露第一区段143的部分(例如，连接垫)。
参看图12，第一UBM 28形成于保护层26的开口261中以电连接到第一区段143的经暴露部分(例如，连接垫)。第一UBM 28包含第三RDL 281和任选的第四晶种层282。第四晶种层282形成于第三RDL 281与保护层26之间。在一或多个实施例中，第三RDL 281的材料为Cu，且第三RDL 281的厚度为约10.6μm。在一或多个实施例中，第四晶种层282的材料为TiCu(例如，具有约0.1μm厚度的Ti层和具有约0.2μm厚度的Cu层)。应理解，第四光致抗蚀剂层可用于形成第一UBM 28。
参看图13，半导体芯片4邻近于第一RDL 14安置，且电连接到第一RDL 14。如图13中所展示，半导体芯片4包含邻近于其有效表面41的连接元件42(例如，凸点或焊球)。连接元件42连接到第一UBM 28。也就是说，半导体芯片4通过倒装芯片结合而电连接到第一RDL14。
参看图14，施加封装物5以覆盖半导体芯片4和保护层26。在一或多个实施例中，封装物5的材料为模制化合物，且封装物5的厚度为约450μm。
参看图15，例如通过研磨从衬底10的第二表面102薄化衬底10以暴露导电导通孔18、19。在一或多个实施例中，移除具有约450μm厚度的衬底10的底部部分。同时，盲孔104变成通孔103。
参看图16，第三晶种层25任选地形成于衬底10的第二表面102上。在一或多个实施例中，第三晶种层25的材料为TiCu(例如，具有约0.1μm厚度的Ti层和具有约0.2μm厚度的Cu层)。第五光致抗蚀剂层(图16中未展示，且随后被移除)形成于第三晶种层25上(或衬底10的第二表面102上)，其中第五光致抗蚀剂层以图案形式形成。接着，第二RDL 16(包含第二区段161和连接垫162)根据第五光致抗蚀剂层的图案形成于第三晶种层25上(或衬底10的第二表面102上)。在一或多个实施例中，第二RDL 16(包含第二区段161和连接垫162)的材料为Cu，且第二RDL 16的厚度为约10μm。接着，移除第五光致抗蚀剂层，且例如通过湿式蚀刻移除未由第二RDL 16覆盖的第三晶种层25的部分。在衬底10的材料为半导体材料的一或多个实施例中，阻挡层(未图示)安置于第二RDL 16与衬底10之间。通过所说明以及所描述的技术，一个第二区段161电连接对应的导电导通孔18的两个第二端部182。因此，通过第一区段143、第二导电互连器142和接触垫151，导电导通孔18串联电连接以便形成电感器3。
参看图17，第二绝缘层13经形成以覆盖第二RDL 16和衬底10的第二表面102。第二绝缘层13界定开口131以暴露连接垫162。在一或多个实施例中，第二绝缘层13包含例如BCB、PI、PP或环氧树脂的聚合物。在其它实施例中，第二绝缘层13的材料可为(例如)氧化硅或氮化硅。在一或多个实施例中，第二绝缘层13的厚度可为约9.5μm。
参看图18，外部连接元件32(例如，凸点或焊球)形成于第二绝缘层13的开口131中以接触连接垫162以用于外部连接。接着，执行单切以获得如图1中所展示的半导体装置1。
图19到27说明根据本发明的一实施例的用于制造半导体装置的方法。此实施例的初始阶段与图6到12中所展示的初始阶段相同，且图19的阶段在图12的阶段之后。如图19中所展示，第一载体44邻近于第一RDL 14附接。在一或多个实施例中，第一载体44通过粘附层46附接到保护层26。第一载体44可为(例如)玻璃晶片、硅晶片或硅石晶片。
参看图20，例如通过背侧研磨从衬底10的第二表面102薄化衬底10以暴露导电导通孔18、19。举例而言，移除具有约450μm厚度的衬底10的底部部分。
参看图21，第二RDL 16形成于衬底10的第二表面102上以通过导电导通孔18、19电连接到第一RDL 14。第二RDL 16的形成与上文所描述的图16的阶段类似。
参看图22，第二绝缘层13经形成以覆盖第二RDL 16和衬底10的第二表面102。第二绝缘层13界定开口131以暴露连接垫162。
参看图23，第二UBM 30形成于第二绝缘层13的开口131中以接触连接垫162。接着，外部连接元件32(例如，凸点或焊球)形成于第二UBM 30上以用于外部连接。
参看图24，第二载体48邻近于第二绝缘层13附接。在一或多个实施例中，第二载体48通过粘附层50附接到第二绝缘层13。第二载体48可为(例如)玻璃晶片、硅晶片或硅石晶片。
参看图25，第一载体44和粘附层46与保护层26分离。
参看图26，半导体芯片4邻近于第一RDL 14安置，且电连接到第一RDL 14。如图26中所展示，半导体芯片4包含邻近于其有效表面41的连接元件42(例如，凸点或焊球)。连接元件42连接到第一UBM 28。也就是说，半体导芯片4通过倒装芯片结合而电连接到第一RDL14。接着，施加封装物5以覆盖半导体芯片4和保护层26。
参看图27，第二载体48和粘附层50与第二绝缘层13分离。接着，执行单切以获得如图5中所展示的半导体装置1d。
图28说明根据本发明的一实施例的用于制造半导体装置的方法。此实施例的初始阶段与图6到7中所展示的初始阶段相同，且图28的阶段在图7的阶段之后。如图28中所展示，在第一金属层经图案化以变成经图案化电路层15之后，经图案化电路层15包含下部电极21和接触垫151且还包含第三区段152。对应的导电导通孔18的两个第一端部181通过第三区段152串联电连接。此实施例的后继阶段与图9到18中所展示的阶段相同，以获得如图3中所展示的半导体装置1b。
图29到30说明根据本发明的一实施例的用于制造半导体装置的方法。此实施例的初始阶段与图6到15中所展示的初始阶段相同，且图29的阶段在图15的阶段之后。如图29中所展示，任选的第三晶种层25形成于衬底10的第二表面102上，且第二RDL 16(包含第二区段161和连接垫162)形成于第三晶种层25上或衬底10的第二表面102上。第二区段161为彼此不电连接的垫，且一个第二区段161不电连接对应的导电导通孔18的两个第二端部182。
参看图30，第二绝缘层13经形成以覆盖第二RDL 16和衬底10的第二表面102。第二绝缘层13界定开口131以暴露连接垫162，且界定第二开口132以暴露第二区段161中的一者。第四RDL 36可形成于第二绝缘层13上(未图示)，且此实施例的后继阶段与图18中所展示的阶段相同，以获得如图4中所展示的半导体装置1c。
除非另外规定，否则例如“上方”、“下方”、“向上”、“左边”、“右边”、“向下”、“顶部”、“底部”、“垂直”、“水平”、“侧”、“较高”、“下部”、“上部”、“上面”、“下面”等空间描述相对于图中所展示的定向加以指示。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本发明的实施例的优点是不因此布置而有偏差。
如本文中所使用，术语“大致”、“大体上”、“实质”及“约”用以描述及说明小的变化。当与事件或情形结合使用时，所述术语可指代其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差值小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同。
另外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利及简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值及子范围一般。
虽然已参考本发明的特定实施例描述并说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本发明的真实精神和范围的情况下，作出各种改变且取代等效物。所述说明可能未必按比例绘制。归因于制造工艺及容差，本发明中的艺术再现与实际设备之间可能存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书及图式视为说明性的而非限制性的。可做出修改，以使具体情况、材料、物质组成、方法或工艺适应于本发明的目标、精神和范围。所有此类修改是既定在所附权利要求书的范围内。虽然本文中所揭示的方法已参考以具体次序执行的具体操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序及分组不是对本发明的限制。

Claims (10)

1.一种半导体装置，其包括：
衬底，其具有第一表面和第二表面；
至少一个集成无源装置，其包含邻近于所述衬底的所述第一表面安置的至少一个电容器；
第一重布层，其邻近于所述衬底的所述第一表面安置；
第二重布层，其邻近于所述衬底的所述第二表面安置；以及
多个导电导通孔，其延伸通过所述衬底，且电连接所述第一重布层与所述第二重布层。
2.根据权利要求1所述的半导体装置，其中所述衬底包括玻璃、硅或硅石。
3.根据权利要求1所述的半导体装置，其中所述电容器包含下部电极、介电层和上部电极，所述下部电极安置于所述衬底的所述第一表面上，所述介电层安置于所述下部电极上，且所述上部电极安置于所述介电层上。
4.根据权利要求1所述的半导体装置，其进一步包括：
绝缘层，其覆盖所述电容器和所述衬底的所述第一表面，所述绝缘层界定至少一个第一开口以暴露所述电容器的一部分，所述绝缘层进一步界定对应于所述导电导通孔的多个第二开口；
第一导电互连器，其安置于所述绝缘层的所述第一开口中且电连接到所述电容器；以及
多个第二导电互连器，其安置于所述绝缘层的所述第二开口中的相应者中且电连接到所述导电导通孔。
5.根据权利要求4所述的半导体装置，其中所述第一重布层安置于所述绝缘层上，且所述第一导电互连器和所述第二导电互连器为所述第一重布层的部分。
6.根据权利要求1所述的半导体装置，其中所述集成无源装置进一步包含电感器，所述电感器包含串联电连接的至少两个导电导通孔。
7.根据权利要求1所述的半导体装置，其中所述衬底界定多个通孔，所述导电导通孔中的每一者包括导体材料和内部绝缘层，所述导体材料安置于相应的通孔的侧壁上以界定中心凹槽，且所述中心凹槽填充有所述内部绝缘层。
8.一种半导体装置，其包括：
衬底，其具有第一表面和第二表面；
集成无源装置，其包括电感器，且其进一步包括邻近于所述衬底的所述第一表面安置的至少一个电容器；
第一区段，其邻近于所述衬底的所述第一表面安置；
第二区段，其邻近于所述衬底的所述第二表面安置；以及
多个导电导通孔，其延伸通过所述衬底，其中所述导电导通孔中的每一者具有邻近于所述衬底的所述第一表面的第一端部和邻近于所述衬底的所述第二表面的第二端部，其中所述第一区段电连接所述导电导通孔中的第一者和第二者的第一端部，且所述第二区段电连接所述导电导通孔中的所述第二者和第三者的第二端部，且其中所述电感器包括所述导电导通孔中的所述第一者、所述第二者和所述第三者的串联电连接。
9.根据权利要求8所述的半导体装置，其中所述电容器包含安置于所述衬底的所述第一表面上的下部电极、安置于所述下部电极上的介电层，和安置于所述介电层上的上部电极。
10.根据权利要求8所述的半导体装置，其中所述衬底界定多个通孔，所述导电导通孔中的每一者包括导体材料和内部绝缘层，所述导体材料安置于相应的通孔的侧壁上以界定中心凹槽，且所述中心凹槽填充有所述绝缘层。
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