CN106356361A - 半导体装置及制造其的方法 - Google Patents

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Abstract

本发明涉及半导体装置及制造其的方法。半导体装置包括半导体衬底、第一电容器和第二电容器。该第一电容器包括第一导电层、第一绝缘层和第二导电层。该第一导电层布置在该衬底上。该第一绝缘层布置在该第一导电层上且具有第一周缘。该第二导电层布置在该第一绝缘层上且具有第二周缘。该第二电容器包括第三导电层、第二绝缘层和该第二导电层。该第二绝缘层布置在该第二导电层上且具有第三周缘。该第三导电层布置在该第二绝缘层上且具有第四周缘。该第一、第二、第三和第四周缘彼此对齐。

Description

半导体装置及制造其的方法
技术领域
本发明涉及半导体装置及制造其的方法。明确地说，本发明涉及具有集成无源组件的半导体装置及制造其的方法。
背景技术
随着半导体技术的发展，存在将不同的电路组件集成到单个芯片或集成电路(IC)封装的需要。也有将不同的芯片垂直和水平地集成在单个封装中的需要。然而，可能难以将不同类型的组件集成在单个封装中。因此，对于将多个组件集成在一个半导体封装的改进的技术将是有益的。
发明内容
根据本发明的一实施例，半导体装置包括半导体衬底、第一电容器和第二电容器。该第一电容器包括第一导电层、第一绝缘层和第二导电层。该第一导电层布置在半导体衬底该上。该第一绝缘层布置在该第一导电层上且具有第一周缘。该第二导电层布置在该第一绝缘层上且具有第二周缘。该第二电容器包括第三导电层、第二绝缘层和该第二导电层。该第二绝缘层布置在该第二导电层上且具有第三周缘。该第三导电层布置在该第二绝缘层上且具有第四周缘。该第一、第二、第三和第四周缘彼此对齐。
根据本发明的一实施例，一种制造半导体装置的方法包括提供衬底，在该衬底上形成第一导电层，在该第一导电层上形成第一绝缘层，在该第一绝缘层上形成第二导电层，在该第二导电层上形成第二绝缘层，以及在该第二绝缘层上形成第三导电层。该方法进一步包括移除该第一绝缘层、该第二导电层、该第二绝缘层和该第三导电层中之每一者的一部分以使得沿着至少一侧的该第一绝缘层、该第二导电层、该第二绝缘层和该第三导电层中之每一者的至少一个周缘彼此对齐。
附图说明
图1为根据本发明的一实施例的半导体装置的截面图。
图1A为图1的半导体装置的示意性电路图。
图2为根据本发明的另一实施例的半导体装置的截面图。
图2A为图2的半导体装置的示意性电路图。
图3为根据本发明的另一实施例的半导体装置的截面图。
图4为根据本发明的另一实施例的半导体装置的截面图。
图4A为图4的半导体装置的示意性电路图。
图5为根据本发明的另一实施例的半导体装置的截面图。
图6A和6B说明图5的半导体装置的制造方法。
图7为根据本发明的另一实施例的半导体装置的截面图。
图8A、图8B、图8C、图8D、图8E、图8F、图8G、图8H和图8I说明图7的半导体装置的制造方法。
图9为根据本发明的一实施例的半导体装置的顶视图。
图10A为根据本发明的一实施例的图9的半导体装置7横跨线(a)的截面图。
图10B为根据本发明的另一实施例的图9的半导体装置7横跨线(b)的截面图。
图10C为根据本发明的另一实施例的图9的半导体装置7横跨线(c)的截面图。
图10D为根据本发明的另一实施例的图9的半导体装置7横跨线(d)的截面图。
贯穿图式及详细描述使用共同参考数字以指示相同或类似元件。本发明的实施例将从结合附图进行的以下详细描述更显而易见。
具体实施方式
本发明中所描述的是用于提供具有减小的封装尺寸的裝置的技术。该技术是成本效益和与形成2.5D和3D IC封装兼容的技术。
相对于某一组件或组件的群组或组件或组件的群组的某一平面而指定空间描述，例如“之上”、“之下”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧”、“更高”“下部”、“上部”、“上方”、“下方”等，以用于定向如相关联图中所展示的组件。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施可以任何定向或方式在空间上布置，其限制条件为本发明的实施例的优点是不因此布置而有偏差。
图1为根据本发明的一实施例的半导体装置1的截面图。半导体装置1包括衬底10、导电层11、12、13、14和15、绝缘层21、22、23和24、钝化层40、导体柱82、导电垫31和32、和多个互连结构33、34、35、36和37。
在一个或多个实施例中，衬底10包括玻璃、硅和二氧化硅(SiO2)中的一种或多种。导体柱82从衬底10的顶表面延伸到衬底10的底表面。导电柱82形成在衬底10的通孔80中。在一个或多个实施例中，导电柱82包括铜(Cu)。在其它实施例中，导电柱82包括另一种合适的金属或合金。在一个或多个实施例中，衬底10可以包括一个或多个嵌入式有源组件(例如，集成电路ICs)、布置于衬底10上的一个或多个有源组件、或更多。
导电层11被布置在衬底10的顶表面上并且电连接到导体柱82。在一个或多个实施例中，导电层11是直接实体连接到导电柱82。绝缘层21布置在导电层11上。导电层12布置在绝缘层21上。绝缘层22布置在导电层12上。导电层13布置在绝缘层22上。绝缘层23布置在导电层13上。导电层14布置在绝缘层23上。绝缘层24布置在导电层14上。导电层15布置在绝缘层24上。
导电层11和12，与绝缘层21一起形成电容器C1。导电层12和13，与绝缘层22一起形成电容器C2。导电层13和14，与绝缘层23一起形成电容器C3。导电层14和15，与绝缘层24一起形成电容器C4。
在一个或多个实施例中，导电层11包括铝(Al)或铜(Cu)、或它们的合金(如铝铜AlCu)中之一种或多种。在其他实施例中，导电层11包括另一适当的导电材料、金属或合金。在一个或多个实施例中，导电层15包括材料相同或类似用于导电层11的材料。在一个或多个实施例中，导电层12包括钽(Ta)、铜、或铝、或它们的合金(如铝铜)中之一个或更多。在其他实施例中，导电层12包括另一适当的导电材料、金属或合金。在一个或多个实施例中，导电层13包括材料相同或类似用于导电层12中的材料。在一个或多个实施例中，导电层14包括材料相同或类似用于导电层12的材料。此外，导电层11、12、13和14中之一些或全部可各自包括不同的材料。
在一个或多个实施例中，半导体装置1的顶部导电层，它是在图1所示实施例中的导电层15，包括Al或Cu、或它们的合金(如AlCu)中之一个或多个。在其他实施例中，顶部导电层包括另一种合适的导电材料、金属或合金。在一个或多个实施例中，顶部导电层包括与导电层11、12、13和14中之一个或多个相同的材料。
在一个或多个实施例中，导电层13、14和15以及绝缘层22、23和24被消除，使得在半导体器件1的顶部导电层是导电层12。
在一个或多个实施例中，各绝缘层21、22、23和24包括金属氧化物，诸如Ta的氧化物(例如，的Ta2O5)。在一个或多个实施例中，一个或多个绝缘层21、22、23和24包括另一种合适的绝缘材料。此外，绝缘层21、22、23和24中的一些或全部可各自包括不同的材料。
导电层11具有周缘110。绝缘层21具有周缘210。导电层12具有周缘120。绝缘层22具有周缘220。导电层13具有周缘130。绝缘层23具有周缘230。导电层14具有周缘140。绝缘层24具有周缘240。导电层15具有周缘150。
周缘210、120、220和130中的每一者的一侧(例如，在图1左侧所示)彼此对齐。周缘220、110、210和120中的每一者的另一侧(例如，在图1右侧所示)彼此对齐。周缘220、130、230和140中的每一者的另一侧(例如，在图1右侧所示)彼此对齐。周缘240和150中的每一者的另一侧(例如，在图1右侧所示)彼此对齐。
导电层11的上表面的表面积大于导电层12、13、14和15中的每一者以及绝缘层21、22、23和24中的每一者的上表面的表面积。
在一个或多个实施例中，钝化层40包括聚酰亚胺(PI)。在其他实施例中，钝化层40为提供所需的热、机械和电气性能且具有化学稳定性的期望水平的另一合适的材料。
孔330被钝化层40所界定以暴露导电层12。孔340被钝化层所40界定以暴露导电层14。孔350被钝化层40所界定以暴露导电层15。孔360被钝化层40所界定以暴露导电层13。孔370被钝化层40所界定以暴露导电层11。
互连结构33、34、35、36和37分别被布置在孔330、340、350、360和370中。互连结构33电连接到导电层12。互连结构34电连接到导电层14。互连结构35电连接到导电层15。互连结构36电连接到导电层13。互连结构37电连接到导电层11。在一个或多个实施例中，互连结构33、34、35、36和37中的一个或多个是直接实体连接到各自的导电层12、14、15、13和11。
导电垫31和32被布置在钝化层40上。在一个或多个实施例中，导电垫31和32与互连结构33、34、35、36和37是整体形成。在一个或多个实施例中，导电垫31和32包括Cu。在其他实施例中，导电垫31和32包括另一合适的金属或合金。导电垫31电连接到互连结构33和34。导电垫32电连接到互连结构35、36和37。在一个或多个实施例中，导电垫31是直接实体连接到互连结构33和34，且导电垫32是直接实体连接到互连结构35、36和37。
导电垫31可以是一个输入电极且导电垫32可以是一个输出电极，或反之亦然。经由互连结构33、34、35、36和37与导电垫31和32的布置，电容器C1、C2、C3和C4彼此电连接(在本实施例中并联连接)。
图1A为图1的半导体装置1的示意性电路图。参照图1A，电容器C1、C2、C3和C4彼此并联连接。图1A所示的输入端子可以电连接到图1的导电垫31且输出端子可以电连接到图1的导电垫32，反之亦然。
图2为根据本发明的另一实施例的半导体装置2的截面图。半导体器件2是类似于如所述并参照图1所示的半导体装置1，不同之处在于周缘210、120、220、130、230、140、240和150彼此对齐，互连结构33、34和36被消除，并且导电垫31和32分别由导电垫51和55取代。此外，周缘110、210、120、220、130、230、140、240和150中的每一者的一侧(例如，在图2右侧所示)彼此对齐。导电垫51经由互连结构35电连接到导电层15。导电垫55经由互连结构37电连接到导电层11。电容器C1、C2、C3和C4由互连结构35和37与导电垫51和55的布置串联连接。
图2A为图2的半导体装置2的示意性电路图。电容器C1、C2、C3和C4串联连接。串联连接电路的输入可以电连接到图2的导电垫51且输出可以电连接到图2的导电垫55，或反之亦然。
图3为根据本发明的另一实施例的半导体装置3的截面图。半导体器件3是类似于如所述并参照图1所示的半导体装置1，不同之处在于导电垫31和32由五个分离的导电垫51、52、53、54和55代替，且互连结构35、34、36、33和37分别电连接到导电垫51、52、53、54和55。此外，周缘110、210、120、220、130、230、140、240和150中的每一者的一侧(例如，在图3右侧所示)彼此对齐。周缘210和120的另一侧(例如，在图3左侧所示)彼此对齐。周缘220和130的另一侧(例如，在图3左侧所示)彼此对齐。周缘230和140的另一侧(例如，在图3左侧所示)彼此对齐。周缘240和150的另一侧(例如，在图3左侧所示)彼此对齐。电容器C1、C2、C3和C4是串联。外部连接可以导电垫52、53、54和55之间的两者或两者以上进行，以创建电容器C1、C2、C3和C4中的选定者的并联连接。
图4为根据本发明的另一实施例的半导体装置4的截面图。参照图4，半导体器件4是类似于如所述并参照图1所示的半导体装置1，不同之处在于周缘220、130、230、140、240和150中的每一者的一侧(例如，在图4右侧所示)彼此对齐，导电垫31由导电垫54代替，导电垫32由两个导电垫41和51代替，且互连结构34被消除。导电垫54经由互连结构33电连接到的导电层12。导电垫51经由互连结构35电连接到的导电层15。导电垫41经由互连结构37和36分别电连接到的导电层11和13。
图4A为图4的半导体装置4的示意性电路图。电容器C1和C2并联连接。并联连接的电容器C1和C2与电容器C3和C4串联连接。外部连接可以导电垫41和55之间进行，以使得电容器C1、C2、C3和C4中的不同者彼此并联连接。
图5为根据本发明的另一实施例的半导体装置5的截面图。半导体装置5包括衬底10、导电层11、12和13以及绝缘层21和22。
导电层11形成在衬底10上。绝缘层21布置在导电层11上。导电层12布置在绝缘层21上。绝缘层22布置在导电层12上。导电层13布置在绝缘层22上。
导电层11和12与绝缘层21一起形成电容器C1。导电层12和13与绝缘层22一起形成一个电容器C2。
在一个或多个实施例中，导电层11、12和13包括铝、铜、或者它们的合金(如铝铜)中的一个或多个。在其它实施例中，导电层11、12和13包括其它合适的导电材料、金属或合金。导电层11、12和13可包括相同的材料或不同的材料。
在一个或多个实施例中，绝缘层21和22包括金属氧化物，诸如Ta的氧化物(例如Ta2O5)。在其他实施例中，绝缘层21和22包括另一种合适的绝缘材料。绝缘层21和22可包括相同的材料或不同的材料。
在一个或多个实施例中，半导体装置5的顶部导电层(例如，在图5所示实施例中的导电层13)包括Al或Cu中的一个或多个、或它们的合金(如铝铜)。在其他实施例中，顶部导电层包括另一种合适的导电材料、金属或合金。
导电层11具有周缘110。绝缘层21具有周缘210。导电层12具有周缘120。绝缘层22具有周缘220。导电层13具有周缘130。
周缘210和120彼此对齐。周缘220和130彼此对齐。导电层12的上表面的表面积大约等于绝缘层21的上表面的表面积，且导电层13的上表面的表面积大约等于绝缘层22的上表面的表面积。导电层11的上表面的表面积大于导电层12的上表面的表面积，且导电层12的上表面的表面积大于导电层13的上表面的表面积。
图6A和6B说明根据本发明制造半导体装置的方法。参照图6A，提供包括玻璃、硅和SiO2中的一种或多种的衬底10。导电层11、12和13以及绝缘层21和22以顺序的方式形成在衬底10上(例如，以顺序11、21、12、22、13)。导电层11、12和13可以藉由例如涂布、溅射、电镀或其他合适的技术形成。在一个或多个实施例中，导电层11、12和13包括Al或Cu、或它们的合金(如AlCu)中之一种或多种。绝缘层21和22可以藉由例如涂覆或溅射，或藉由随后藉由阳极氧化处理以形成金属氧化物层的电镀金属层而形成。例如，绝缘层21形成可以藉由在导电层11上溅射钽(Ta)层，以及用阳极氧化处理Ta层，以形成绝缘层21，其包括Ta2O5。
参照图6B，导电层13和绝缘层22的部分被去除，例如藉由光刻和蚀刻技术。用于去除导电层13的蚀刻剂可以不同于用于去除绝缘层22的蚀刻剂。例如，可以在导电层13上形成图案化掩模(在图6B中未示出)以保护导电层13的部分不受用于去除去除导电层13的未保护部分的蚀刻剂所蚀刻。随后，不同的蚀刻剂可用于去除绝缘层22，其亦可去除掩模的部分。
如所描述关于除去导电层13和绝缘层22的部分的类似的技术可用于去除导电层12和绝缘层21的部分，以形成图的半导体装置5。随后，导电层11的上表面的表面积大于导电层12的上表面的表面积，且在导电层12的上表面的表面积大于导电层13的上表面的表面积。
选择所使用的不同的蚀刻剂以便选择性地蚀刻导电层(例如，导电层13、12)或选择性地蚀刻绝缘层(例如，绝缘层22、21)。因此，导电层12的上表面的表面积大约等于绝缘层21的上表面的表面积，且导电层13的上表面的表面积大约等于绝缘层22的上表面的表面积。
图7为根据本发明的另一实施例的半导体装置6的截面图。半导体器件6是类似于如所述并参照图1所示的半导体装置1，不同之处在于绝缘层23和24、导电层14和15、导电垫31和32、和互连结构34和36被消除。周缘110、210、120、220和130中的每一者的一侧(例如，在图7右侧所示)彼此对齐。周缘130和220的另一侧(例如，在图7左侧所示)彼此对齐，且周缘120和210的另一侧(例如，在图7左侧所示)彼此对齐。导电垫51、53和55分别电连接到互连结构35、33和37。
图8A～8I说明制造半导体装置的方法。参照图8A，提供衬底。在一个或多个实施例中，衬底10包括玻璃、硅和SiO2中的一种或多种。藉由例如蚀刻技术形成通孔80。例如藉由电镀技术以填充导电材料到通孔80，以形成导电柱82。藉由涂布、溅射、电镀或其它适当的技术在衬底10的顶表面上形成导电层11。导电层11电连接到导电柱82，并且可以进一步被直接实体连接到导体柱82。在一个或多个实施例中，导电层11包括的Al或Cu、或它们的合金(如AlCu)中之一种或多种。。在其他实施例中，导电层11包括另一适当的导电材料、金属或合金。
参照图8B，在导电层11上形成绝缘层21。在一个或多个实施例中，绝缘层21包括金属氧化物，诸如Ta的氧化物(例如，的Ta2O5)。在一个或多个实施例中，绝缘层21包括另一种合适的绝缘材料。
参照图8C，导电层12a布置在绝缘层21上。在一个或多个实施例中，导电层12a包括Ta。在其他实施例中，导电层12a包括另一种合适的金属。导电层12a具有约到的厚度，例如约到约约到约约到约或约到约
参照图8D，阳极氧化处理在导电层12a的顶表面上进行，以氧化导电层12a的上部分，藉此形成绝缘层22。导电层12a的未氧化部分形成导电层12。导电层12具有约到约的所得厚度，且绝缘层22具有约到约的所得厚度。
参照图8E，藉由例如涂覆、溅射、电镀或其他合适的技术以在绝缘层22上形成导电层13。在一个或多个实施例中，导电层13包括Al或Cu、或它们的合金(如AlCu)中之一种或多种。在其他实施例中，导电层13包括另一种合适的导电材料、金属或合金。根据根据本发明的另一实施例，导电层13以与形成导电层12相同或类似的方式形成。
参照图8F，藉由例如光刻和蚀刻技术以去除导电层13和绝缘层22的一部分。用于去除导电层13的蚀刻剂不同于用于去除绝缘层22的蚀刻剂，以使得蚀刻剂选择性以影响其它层最小的方式蚀刻一个层。以这种方式，导电层13的周缘130和绝缘层22的周缘220彼此对齐。
参照图8G，导电层12和绝缘层21的一部分可以由类似于图8F中使用的技术被除去，以使得绝缘层21的周缘210和导电层12的周缘120彼此对齐。在本实施例中，周缘210、120、220和130的侧面(例如，在图8G右侧所示)彼此对齐。
参照图8H，使用类似于用于去除导电层13的技术的一种技术除去导电层11的一部分(图8F)，以使得导电层11的周缘110的一侧(例如，在图8G右侧所示)与周缘210、120、220和130的一侧对齐。
参照图8I，钝化层40被形成以覆盖图8H的半导体装置5a。藉由例如蚀刻技术或激光钻孔技术以形成在钝化层40的多个通孔350、360和370。可以藉由例如使用导电材料(例如Cu)填充或电镀通孔350、360和370以形成互连结构(图8I中未示出)。例如，图7的互连结构33、35和37可以用这种方式来形成。为进一步形成图7的半导体器件6，第一导电垫(例如，51)可以形成为电连接到第一互连结构(例如，35)、第二导电垫(例如，53)可以形成为电连接到第二互连结构(如，33)和第三导电垫(例如，55)可以形成为电连接到第三互连结构(例如，37)。可以藉由光刻和电镀技术以形成导电垫(例如，51、53和55)。
图9为根据本发明的一实施例的半导体装置的顶视图。参照图9，半导体装置7可以包括钝化层40和在钝化层40上的多个导电垫51、52、53和55。
图10A为根据本发明的一实施例的图9的半导体装置7横跨线(a)的截面图。参照图10A，半导体装置7包括一衬底10、导电层11、12、13、14和15、绝缘层21、22、23和24、钝化层40、导电垫51和52，以及互连结构34和35。周缘110、210、120、220、130、230、140、240和150中的每一者的一侧(例如，在图10A左侧所示)彼此对齐。周缘110、210、120、220、130、230和140中的每一者的另一侧(例如，在图10A右侧所示)彼此对齐，且周缘240和150的另一侧(例如，在图10A右侧所示)彼此对齐。互连结构35将垫51电连接到导电层15。互连结构34将垫52电连接到导电层14。在一个或多个实施例中，互连结构34、35将各自垫52、51直接实体连接到各自导电层14、15。在一个或多个实施例中，垫51与互连结构35是整体形成，且垫52与互连结构34是整体形成。
图10B为根据本发明的另一实施例的图9的半导体装置7横跨线(b)的截面图。半导体装置7包括一衬底10、导电层11、12、13、14和15、绝缘层21、22、23和24、钝化层40、导电垫51和53，以及互连结构33和35。周缘130、230、140、240和150中的每一者的另一侧(例如，在图10B右侧所示)彼此对齐，且周缘110、210和120中的每一者的另一侧(例如，在图10B右侧所示)彼此对齐。互连结构35将垫51电连接到导电层15。互连结构33将垫53电连接到导电层12。在一个或多个实施例中，互连结构33、35将各自垫53、51直接实体连接到各自导电层12、15。在一个或多个实施例中，垫51与互连结构35是整体形成，且垫53与互连结构33是整体形成。
图10C为根据本发明的另一实施例的图9的半导体装置7横跨线(c)的截面图。半导体装置7包括一衬底10、导电层11、12、13、14和15、绝缘层21、22、23和24、钝化层40、导电垫53和55，以及互连结构33和37。周缘210、120、220、130、230、140、240和150中的每一者的一侧(例如，在图10C右侧所示)彼此对齐。周缘220、130、230、140、240和150中的每一者的另一侧(例如，在图10C右侧所示)彼此对齐，且周缘110、210和120中的每一者的另一侧(例如，在图10C右侧所示)彼此对齐。互连结构37将垫55电连接到导电层11。互连结构33将垫53电连接到导电层12。在一个或多个实施例中，互连结构33、37将各自垫53、55直接实体连接到各自导电层12、11。在一个或多个实施例中，垫53与互连结构33是整体形成，且垫55与互连结构37是整体形成。
图10D为根据本发明的另一实施例的图9的半导体装置7横跨线(d)的截面图。半导体装置7包括一衬底10、导电层11、12、13、14和15、绝缘层21、22、23和24、钝化层40、导电垫51和55，以及互连结构35和37。周缘210、120、220、130、230、140、240和150中的每一者的一侧(例如，在图10D左侧所示)彼此对齐。周缘110、210、120、220、130、230、140、240和150中的每一者的另一侧(例如，在图10D右侧所示)彼此对齐。互连结构37将垫55电连接到导电层11。互连结构35将垫51电连接到导电层15。在一个或多个实施例中，互连结构35、37将各自垫51、55直接实体连接到各自导电层15、11。在一个或多个实施例中，垫51与互连结构35是整体形成，且垫55与互连结构37是整体形成。
图10A～10D从不同的方面说明半导体装置7。在形成电容器结构的这种变化性有利于电路设计和半导体装置7的小型化的灵活性。
如本文中所使用，术语“大致”、“实质上”、“实质”及“大约”用以描述及考虑小变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形精确地发生的情况以及其中事件或情形极近似于发生的情况。举例来说，所述术语可以指小于或等于±10％，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。
另外，有时在本文中按范围格式呈现量、比率及其它数值。应理解，此类范围格式是用于便利及简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值及子范围一般。
如果两个表面之间的位移仅为5微米、仅为10微米或仅为15微米，那么可认为所述两个表面为共平面的或实质上共平面的。
虽然已参考本发明的特定实施例描述及说明本发明，但这些描述及说明并不限制本发明。所属领域的技术人员应理解，在不脱离如通过所附权利要求书界定的本发明的真实精神及范围的情况下，可做出各种改变且可取代等效物。所述说明可能未必按比例绘制。归因于制造工艺及公差，本发明中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书及图式视为说明性的而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或工艺适应于本发明的目标、精神及范围。所有此类修改希望属于所附权利要求书的范围内。虽然本文揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序及分组并非本发明的限制。

Claims (20)

1.一种半导体装置，其包括：
半导体衬底；
第一电容器，其包括第一导电层、第一绝缘层和第二导电层，该第一绝缘层具有第一周缘，且该第二导电层具有第二周缘；以及
第二电容器，其包括第三导电层、第二绝缘层和该第二导电层，该第二绝缘层具有第三周缘，且该第三导电层具有第四周缘，
其中该第一、第二、第三和第四周缘中的每一者的至少一侧彼此对齐。
2.根据权利要求1所述的半导体装置，其进一步包括第三电容器，该第三电容器包括第四导电层、第三绝缘层和该第三导电层，该第三绝缘层布置在该第三导电层上，且该第四导电层布置在该第三绝缘层上。
3.根据权利要求1所述的半导体装置，其中该第二导电层和该第三导电层包含金属或合金。
4.根据权利要求3所述的半导体装置，其中该金属或合金是钽或铝及铜的合金中之一者。
5.根据权利要求3所述的半导体装置，其中其中第一绝缘层和第二绝缘层由该金属或合金的氧化物所形成。
6.根据权利要求1所述的半导体装置，其进一步包括在该衬底中的通孔。
7.根据权利要求1所述的半导体装置，其中该第一电容器与该第二电容器电连接。
8.根据权利要求2所述的半导体装置，其中该第三电容器与该第一电容器电连接。
9.根据权利要求2所述的半导体装置，其中该第三电容器与该第二电容器电连接。
10.根据权利要求1所述的半导体装置，其中该第一导电层布置在该衬底上，该第一绝缘层布置在该第一导电层上，该第二导电层布置在该第一绝缘层上，该第二绝缘层布置在该第二导电层上，且该第三导电层布置在该第二绝缘层上。
11.一种制造半导体装置的方法，其包括：
提供衬底；
在该衬底上提供第一导电层；
在该第一导电层上提供第一绝缘层；
在该第一绝缘层上提供第二导电层；
在该第二导电层上提供第二绝缘层；
在该第二绝缘层上提供第三导电层；
移除该第一绝缘层、该第二导电层、该第二绝缘层和该第三导电层中之每一者的一部分以使得沿着至少一侧的该第一绝缘层、该第二导电层、该第二绝缘层和该第三导电层中之每一者的至少一个周缘彼此对齐。
12.根据权利要求11所述的方法，其进一步包括：
在该第三导电层上形成第三绝缘层；以及
在该第三绝缘层上形成第四导电层。
13.根据权利要求12所述的方法，其进一步包括在该衬底上形成保护层，以覆盖该第一导电层、该第一绝缘层、该第二导电层、该第二绝缘层、该第三导电层、该第三绝缘层和该第四导电层。
14.根据权利要求13所述的方法，其进一步包括移除该保护层的一部分，以暴露该第一导电层。
15.根据权利要求13所述的方法，其进一步包括移除该保护层的一部分，以暴露该第二导电层。
16.根据权利要求11所述的方法，其进一步包括以金属或合金形成该第二导电层和该第三导电层。
17.根据权利要求11所述，其进一步包括以该金属或合金的氧化物形成该第一绝缘层和该第二绝缘层。
18.一种半导体装置，其包括：
衬底；
第一电容器，其包括第一导电层、第一绝缘层和第二导电层，该第一绝缘层具有第一周缘，且该第二导电层具有第二周缘；
第二电容器，其包括第三导电层、第二绝缘层和该第二导电层，该第二绝缘层具有第三周缘，且该第三导电层具有第四周缘，
第三电容器，其包括第四导电层、第三绝缘层和该第三导电层，该第三绝缘层具有第五周缘，且该第四导电层具有第六周缘；以及
第四电容器，其包括第五导电层、第四绝缘层和该第四导电层，该第四绝缘层具有第七周缘，且该第五导电层具有第八周缘，
其中该第一、第二、第三、第四、第五、第六、第七和第八周缘中的每一者的至少一侧彼此对齐。
19.根据权利要求18所述的半导体装置，其中该第一电容器、该第二电容器、该第三电容器和该第四电容器串联电连接。
20.根据权利要求18所述的半导体装置，其中该第一导电层布置在该衬底上，该第一绝缘层布置在该第一导电层上，该第二导电层布置在该第一绝缘层上，该第二绝缘层布置在该第二导电层上，该第三导电层布置在该第二绝缘层上，该第三绝缘层布置在该第三导电层上时，在该第三绝缘层上形成该第四导电层，在该第四导电层上形成该第四绝缘层，且在该第四绝缘层上形成该第五导电层。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210050410A1 (en) * 2017-04-28 2021-02-18 AP Memory Technology Corp. Capacitor device and manufacturing method therefor
TW202121645A (zh) * 2019-11-01 2021-06-01 美商予力半導體公司 可組態電容器
US20220285263A1 (en) * 2021-03-05 2022-09-08 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of making
US20230124931A1 (en) * 2021-10-20 2023-04-20 Empower Semiconductor, Inc. Configurable capacitor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103843137A (zh) * 2011-08-22 2014-06-04 美光科技公司 电容器、包含电容器的设备及用于形成电容器的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100389032B1 (ko) * 2000-11-21 2003-06-25 삼성전자주식회사 강유전체 메모리 장치 및 그의 제조 방법
US8569142B2 (en) * 2003-11-28 2013-10-29 Blackberry Limited Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same
US20090141426A1 (en) * 2007-11-29 2009-06-04 Cheol-Seong Hwang Thin film multi-layered ceramic capacitor and method of fabricating the same
US8188786B2 (en) * 2009-09-24 2012-05-29 International Business Machines Corporation Modularized three-dimensional capacitor array
FR3002685B1 (fr) * 2013-02-28 2016-06-24 Commissariat Energie Atomique Procede de realisation d'un dispositif microelectronique

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103843137A (zh) * 2011-08-22 2014-06-04 美光科技公司 电容器、包含电容器的设备及用于形成电容器的方法

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