CN108074894B - 半导体器件封装 - Google Patents

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Abstract

本发明提供一种半导体器件封装，其包括一衬底、一第一图案化导电层、一第二图案化导电层、一介电层、一第三图案化导电层和一连接器。该衬底具有一顶表面。该第一图案化导电层位于该衬底的该顶表面上。该第二图案化导电层与该第一图案化导电层接触。该第二图案化导电层包括一第一部分、一第二部分和一第三部分。该第二部分连接在该第一部分和该第三部分之间。该介电层位于该衬底的该顶表面上。该介电层覆盖该第一图案化导电层并且围绕该第二图案化导电层的该第二部分和该第三部分。该第二图案化导电层的该第一部分设置在该介电层上。该第三图案化导电层位于该第二图案化导电层上，以及该连接器直接位于该第三图案化导电层上。

Description

半导体器件封装
技术领域
本发明涉及一种半导体器件封装。更特定来说，本发明涉及包括集成无源部件的半导体器件封装。
背景技术
三维(3D)电感器结构可以形成在半导体衬底上，并且可以被钝化层围绕。3D电感器结构的质量可以与其高度相关。因此，具有更大高度的3D电感器结构可能是需要的；然而，增加3D电感器结构的高度是困难的。此外，三维电感器结构的一个更高的高度和钝化层的一个更大的厚度(例如，容纳更大高度的三维电感器结构)导致更高的成本。
发明内容
在某些实施例中之一方面，一种半导体器件封装，其包括一衬底、一第一图案化导电层、一第二图案化导电层、一介电层、一第三图案化导电层和一连接器。该衬底具有一顶表面。该第一图案化导电层位于该衬底的该顶表面上。该第二图案化导电层与该第一图案化导电层接触。该第二图案化导电层包括一第一部分、一第二部分和一第三部分。该第二部分连接在该第一部分和该第三部分之间。该介电层位于该衬底的该顶表面上。该介电层覆盖该第一图案化导电层并且围绕该第二图案化导电层的该第二部分和该第三部分。该第二图案化导电层的该第一部分设置在该介电层上。该第三图案化导电层位于该第二图案化导电层上，以及该连接器直接位于该第三图案化导电层上。
在某些实施例中之一方面，一种半导体器件封装，其包括一衬底、一第一图案化导电层、一第二图案化导电层、一介电层、一第三图案化导电层和一连接器。该衬底具有一顶表面。该第一图案化导电层在该衬底的该顶表面上。该介电层在该衬底的该顶表面上并且覆盖该第一图案化导电层。该第二图案化导电层包含在该介电层上的一第一部分、在该介电层内的一第二部分和在该介电层内的一第三部分，并且接触该第一图案化导电层。该第三图案化导电层位于该第二图案化导电层上。该包封层位于该介电层上并且包封该第三图案化导电层。
在某些实施例中之一方面，一种制造一半导体器件封装的方法，其包括提供一衬底；在该衬底上形成一第一图案化导电层；在该第一图案化导电层和该衬底上形成一介电层；移除该介电层的一部分以在该介电层中形成开口；在该介电层上形成一第二图案化导电层并延伸到该介电层的该等开口中；在该第二图案化导电层上形成一第三图案化导电层；以及在该介电层上形成一焊料掩模层以围绕该第三图案化导电层
附图说明
图1是根据本发明的一些实施例的半导体器件封装的截面图。
图2是根据本发明的一些实施例的半导体器件封装的横截面图。
图3是根据本发明的一些实施例的半导体器件封装的横截面图。
图4是根据本发明的一些实施例的半导体器件封装的横截面图。
图5A、图5B、图5C及图5D示出了根据本发明的一些实施例的制造一半导体器件封装的方法。
图6A、图6B、图6C及图6D示出了根据本发明的一些实施例的制造一半导体器件封装的方法。
图7A、图7B及图7C示出了根据本发明的一些实施例的制造一半导体器件封装的一图案化导电层的方法。
贯穿图式及详细描述使用共同参考数字以指示相同或类似元件。本发明的实施例将从结合附图进行的以下详细描述更显而易见。
具体实施方式
本发明中描述了用于提供具有减小的封装尺寸的器件的技术。这些技术是有成本效益的，并且与形成3D集成电路(IC)封装兼容。
相对于某一组件或组件的群组或组件或组件的群组的某一平面而指定空间描述，例如“之上”、“之下”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧”、“更高”“下部”、“上部”、“上方”、“下方”等，以用于定向如相关联图中所展示的组件。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施可以任何定向或方式在空间上布置，其限制条件为本发明的实施例的优点是不因此布置而有偏差。
图1是根据本发明的一些实施例的半导体器件封装1的横截面图。半导体器件封装1包括衬底10、图案化导电层211、213、14和15、介电层17、焊料掩模层18和连接器19。
衬底10包括例如玻璃、硅、二氧化硅(SiO2)或其组合。衬底10具有顶表面101和底表面102。衬底10的厚度在约100微米(μm)至约300μm或约200μm至约300μm的范围内。一个或多个有源部件(例如：IC)可以嵌入在衬底10中。一个或多个有源部件可以设置在衬底10上。一个或多个无源部件设置在衬底10上，包括金属-绝缘体-金属(MIM)电容器21，其包括形成在衬底10的顶表面101上的图案化导电层211和213以及绝缘层212。
图案化导电层211设置在衬底10的顶面101上。绝缘层212设置在图案化导电层211上。图案化导电层213设置在绝缘层212上。图案化导电层14接触并直接设置在图案化导电层211上。图案化导电层14接触并直接设置在图案化导电层213上。图案化导电层14包括第一部分141、第二部分142和第三部分143。图案化导电层14的第三部分143接触并直接设置在图案化导电层211或213上。图案化导电层14可以是或可包括一种子层，以允许图案化导电层15的形成。
图案化导电层14的第二部分142连接在图案化导电层14的第一部分141与图案化导电层14的第三部分143之间。在一些实施例中，(沿垂直于衬底10的顶表面101的一方向)图案化导电层14的第二部分142的高度在约30μm至约100μm的范围内。
图案化导电层211、213和14包括例如钛-铜(Ti-Cu)合金或另一合适的金属或金属合金，或其组合。在一些实施例中，图案化导电层14的厚度为约
Figure BDA0001252026160000031
或更大。
介电层17设置在衬底10的顶表面101上。在一些实施例中，介电层17包括合适的绝缘材料。例如，介电层17可以包括或可以由曝光型负性光阻(exposure-type negativephotoresist)形成。
介电层17覆盖图案化导电层211和213并且围绕图案化导电层14的第二部分142和第三部分143。介电层17的侧壁的角部(corner)(例如，邻近介电层17的顶部表面171)形成大约90度的角度。介电层17的侧壁相对于衬底10的顶表面101以大约90度定向。图案化导电层14的第一部分141、第二部分142和第三部分143是连续的；例如，第一部分141、第二部分142和第三部分143可以作为单片(monolithic)结构彼此一体地形成。
图案化导电层14的第一部分141设置在介电层17上。每个连接器19接触并直接设置在图案化导电层15的第一部分151上。在一些实施例中，一个或多个连接器19包括锡(Sn)、另一合适的金属或金属合金或其组合。在一些实施例中，一个或多个连接器19包括焊料。
图案化导电层15设置在图案化导电层14上。图案化导电层15包括介电层17上的第一部分151和介电层17内的第二部分152。图案化导电层15的第二部分152具有在约30μm至约100μm的范围内的高度。图案化导电层15包括例如Cu，另一合适的金属或金属合金或其组合。图案化导电层15的第一部分151和第二部分152可以是连续的；例如，第一部分151和第二部分152可以作为单片结构彼此一体地形成。
焊料掩模层18设置在介电层17的顶表面171上并且围绕图案化导电层14的第一部分141和图案化导电层15的第一部分151。焊料掩模层18可包括可以额外地或可选地使用的聚丙烯树脂(polypropylene resin)或其它绝缘材料。焊料掩模层18的顶表面可以与图案化导电层15的第一部分151的顶表面实质上共面。
相对较大厚度的图案化导电层15可以提供改善的导电率、Q因子和电感。例如，图案化导电层15的一部分可以形成一3D电感器结构。
图2是根据本发明的一些实施例的半导体器件封装2的横截面图。半导体器件封装2包括衬底20、图案化导电层211、213、23、24和25、介电层22、包封层26和连接器27。
衬底20包括例如玻璃、硅、二氧化硅(SiO2)或其组合。衬底20具有顶表面201和底表面202。衬底20的厚度在约100μm至约300μm或约200μm至约300μm的范围内。一个或多个有源部件(例如：IC)可以嵌入在衬底20中。一个或多个有源部件可以设置在衬底20上。一个或多个无源部件设置在衬底20上，包括MIM电容器21，其包括形成在衬底20的顶表面201上的图案化导电层211和213以及绝缘层212。
图案化导电层211设置于衬底20的顶表面201。绝缘层212设置于图案化导电层211上。图案化导电层213设置于绝缘层212上。介电层22设置在衬底20的顶表面201上并且覆盖图案化导电层211和213。介电层22包括合适的绝缘材料。例如，介电层22可以是钝化层。
图案化导电层23包括介电层22上的第一部分231、介电层22内的第二部分232和介电层22内的第三部分233。图案化导电层23的第一部分231、第二部分232和第三部分233可以是连续的；例如，第一部分231、第二部分232和第三部分233可以作为单片结构彼此一体地形成。图案化导电层211和213以及图案化导电层23中的一个或多个可以包括Ti-Cu合金或另一合适的金属或金属合金，或其组合。
图案化导电层23接触并直接设置在图案化导电层211或213上。图案化导电层24设置在图案化导电层23上。包封层26设置在介电层22上并包封图案化导电层24。包封层26可以包括聚丙烯树脂或可以另外地或替代地使用的其它绝缘材料。
图案化导电层24包括第一部分241和在第一部分241上的第二部分242。图案化导电层24的第一部分241被图案化导电层23围绕，且图案化导电层24的第二部分242由包封层26包封。
图案化导电层24的第二部分242具有在约30μm至约100μm的范围内的高度。图案化导电层25设置在图案化导电层24上。图案化导电层25具有(沿着平行于衬底20的顶表面201的方向)一宽度小于图案化导电层24的宽度。图案化导电层24和图案化导电层25中的一个或更多包括例如Cu、另一合适的金属或金属合金或其组合。连接器27设置在图案化导电层25上。每个连接器27可以接触并且可以直接设置在图案化导电层25上。连接器27中的一个或多个包括Sn、另一合适的金属或金属合金或其组合。在一些实施例中，连接器27中的一个或多个包括焊料。图案化导电层25从包封层26的顶表面凹陷，并且连接器27延伸到包封层26中。
图3是根据本发明的一些实施例的半导体器件封装3的横截面图。半导体器件封装3在一些方面类似于参考图2描述和示出的半导体器件封装2。除了半导体器件封装3的图案化导电层25的高度小于半导体器件封装2的图案化导电层25的高度之外。
图4是根据本发明的一些实施例的半导体器件封装4的横截面图。半导体器件封装4在一些方面类似于参考图2描述和示出的半导体器件封装2。除了半导体器件封装4的图案化导电层25的高度小于半导体器件封装2的图案化导电层25的高度之外，并且连接器27不延伸到包封层26中。
图5A、图5B、图5C和5D示出了根据本公明的一些实施例的制造一半导体器件封装的方法。参考图5A，提供衬底10。衬底10包括玻璃、硅或SiO2中的一种或多种。图案化导电层211形成在衬底10的顶表面101上。绝缘层212形成在图案化导电层211的一部分上。图案化导电层213形成在绝缘层212上。绝缘层212包括合适的绝缘材料。
参考图5B，形成介电层17以覆盖图案化导电层211和213以及衬底10的顶表面101。介电层17包括合适的绝缘材料。介电层17的材料可以是负性光阻，并且介电层17的部分被去除以限定或形成暴露图案化导电层211和213的部分以及衬底10的顶表面101的开口。在一些实施例中，通过将具有在约30μm至约100μm范围内的厚度的负性光阻薄膜层压到图案化导电层211和213以及衬底10上而形成介电层17。
图案化导电层14形成为覆盖介电层17的顶表面171、介电层17的开口的侧壁以及对应于图案化导电层211和213的暴露部分以及衬底10的顶表面101的开口的底部。图案化导电层14包括第一部分141、第二部分142和第三部分143。图案化导电层14可以是或可以包括种子层，以允许例如后续电镀(subsequent plating)。
参考图5C，图案化导电层15形成在图案化导电层14上。图案化导电层15包括在图案化导电层14的第一部分141上方的第一部分151，并且包括在图案化导电层14的第一部分141下方并延伸到介电层17的开口中的第二部分152。图案化正性光阻层80形成在图案化导电层14的第一部分141上，以暴露图案化导电层14的一部分，且图案化导电层15形成在图案化导电层14的暴露部分上。
参考图5D，去除图案化正光阻层80，并且蚀刻或以其它方式移除图案化导电层14的一部分(先前由光阻层80覆盖)以暴露介电层17的顶表面171。在图案化导电层15的第一部分151上形成一连接器19。接着，焊料掩模层18(图未示出)在介电层17的顶表面171上形成，并且围绕图案化导电层14的第一部分141和第一图案化导电层15的第一部分151。因此，获得如图1所示的半导体器件封装1。
图6A、6B、6C和6D示出了根据本发明的一些实施例的制造一半导体器件封装的方法。参考图6A，提供衬底20。在一些实施例中，衬底20包括玻璃、硅或SiO2中的一种或多种。图案化导电层211形成在衬底20的顶表面201上。绝缘层212形成在图案化导电层211的一部分上。图案化导电层213形成在绝缘层212上。绝缘层212包括合适的绝缘材料。接着，在衬底20的顶表面201上形成介电层22。图案化导电层211和213的一部分通过蚀刻而暴露。
参考图6B，形成图案化导电层23以覆盖介电层22以及图案化导电层211和213的暴露部分。图案化导电层23包括介电层22上的第一部分231、介电层22内的第二部分232和在介电层22内的第三部分233。图案化导电层24形成在图案化导电层23上。图案化导电层24包括第一部分241和在第一部分241上的第二部分242。图案化正性光阻层80形成在图案化导电层23的第一部分231上并围绕图案化导电层24。
参考图6C，在图案化光阻层80上形成另一图案化正性光阻层80'，并且限定开口。通过例如镀Cu在开口中和图案化导电层24上形成图案化导电层25。
参考图6D，去除图案化正性光阻层80和80'。接着，形成包封层26以围绕图案化导电层23的第一部分231、图案化导电层24和图案化导电层25。接着，蚀刻或以其它方式移除包封层26的部分以暴露图案化导电层25且连接器27形成在图案化导电层25上。因此，获得如图2所示的半导体器件封装2。
图7A、图7B和图7C示出了根据本发明的一些实施例的制造一半导体器件封装的图案化导电层(例如，如图1所示的图案化导电层14)的方法。参考图7A，图案化导电层的第一部分141'形成在介电层17的顶表面上，图案化导电层的第二部分142'形成以覆盖介电层17的侧壁，且图案化导电层的第三部分143'形成在衬底10的顶表面101上。第一部分141'与第二部分142'连续，并且在该阶段，第二部分142'不与第三部分143'连续。
参考图7B，对第一部分141'、第二部分142'和第三部分143'执行离子轰击(ionbombardment)。离子轰击可以通过使用电离气体原子90(例如Ar+)或其它合适的离子化原子来进行。参考图7C，第三部分143'的材料的一部分被喷射并且被重新沉积(re-deposited)以附着到介电层17的侧壁。在离子轰击之后，所得的第一部分141、所得的第二部分142和所得的第三部分143彼此连续。
如本文所使用的，单数术语“一”，“一个”和“该”可以包括复数指示物，除非上下文另有明确指示。
如本文中所使用，词语“近似地”、“大体上”、“实质的”及“约”用以描述及说明小变化。当与事件或情形结合使用时，所述词语可指事件或情形明确发生的情况及事件或情形极近似于发生的情况。举例来说，当结合数值使用时，所述词语可指小于或等于彼数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，则可认为所述两个数值“大体上”相同。在一些实施例的描述中，如果两个表面之间的位移不大于5μm、不大于2μm或不大于1μm，那么可认为两个表面为共平面的或大体上共平面的。
在一些实施例的描述中，在另一部件“上”或“上方”提供的部件可包括前一部件直接在后一部件上(例如，实体或直接接触)的情况，以及其中一个或多个中间部件位于前部部件和后部部件之间的范例。
另外，有时在本文中按范围格式呈现量、比率及其它数值。应理解，此类范围格式是为便利及简洁起见而使用，且应灵活地理解为不仅包含明确指定为范围极限的数值，且还包含涵盖于彼范围内的所有个别数值或子范围，就如同明确指定每一数值及子范围一般。
尽管已参考本发明的特定实施例描述并说明本发明，但这些描述及说明并不限制本发明。所属领域的技术人员应理解，在不脱离如由所附权利要求书界定的本发明的真实精神及范畴的情况下，可作出各种改变且可用等效物取代。说明可不一定按比例绘制。归因于工艺及容限，本发明中的艺术再现与实际装置之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书及图式视为说明性而非限制性的。可作出修改，以使特定情形、材料、物质组成、方法或工艺适应于本发明的目标、精神及范畴。所有所述修改均意欲处于此处随附的权利要求书的范畴内。尽管已参看按特定次序执行的特定操作描述本文中所揭示的方法，但应理解，在不脱离本发明的教示的情况下，可组合、再分或重新定序这些操作以形成等效方法。因此，除非本文中具体指示，否则操作的次序及分组并非对本发明的限制。

Claims (11)

1.一种半导体器件封装，其包括：
一衬底，其具有一顶表面；
在该衬底的该顶表面上的一第一图案化导电层；
一介电层，其位于该衬底的该顶表面上且覆盖该第一图案化导电层；
一第二图案化导电层，其包括在该介电层上的一第一部分、在该介电层内的一第二部分和在该介电层内的一第三部分且接触该第一图案化导电层；
在该第二图案化导电层上的一第三图案化导电层；以及
在该介电层上的一第四图案化导电层，其中该第二图案化导电层、该第三图案化导电层和该第四图案化导电层形成一3D电感器结构的一部分。
2.根据权利要求1所述的半导体器件封装，其进一步包括一包封层，其在该介电层上且包封该第三图案化导电层。
3.根据权利要求2所述的半导体器件封装，其中该第三图案化导电层包括一第一部分和在该第一部分上的一第二部分，该第三图案化导电层的该第一部分由该第二图案化导电层围绕，且该第三图案化导电层的该第二部分被该包封层包封。
4.根据权利要求2所述的半导体器件封装，其进一步包括一第五图案化导电层，其在该介电层和该第四图案化导电层之间。
5.根据权利要求2所述的半导体器件封装，其中该第三图案化导电层的该第二部分具有从30微米(μm)至100μm的高度。
6.根据权利要求1所述的半导体器件封装，其进一步包括一第六图案化导电层，其在该第三图案化导电层上且具有一宽度小于该第三图案化导电层的一宽度。
7.根据权利要求6所述的半导体器件封装，进一步包括一连接器，其在该第六图案化导电层上。
8.根据权利要求2所述的半导体器件封装，其中该包封层包括一光阻。
9.一种半导体器件封装，其包括：
一衬底，其具有一顶表面；
在该衬底的该顶表面上的一第一图案化导电层；
一介电层，其在该衬底的该顶表面上并且覆盖该第一图案化导电层；
一第二图案化导电层，其包含在该介电层上的一第一部分、在该介电层内的一第二部分和在该介电层内的一第三部分，其中该第二图案化导电层的该第二部分设置在该第二图案化导电层的该第一部分和该第三部分之间；
一第三图案化导电层，其位于该第二图案化导电层上；以及
在该介电层上的一第四图案化导电层，其中该第二图案化导电层、该第三图案化导电层和该第四图案化导电层形成一3D电感器结构的一部分，其中该第四图案化导电层具有小于该第三图案化导电层的一宽度的一宽度。
10.根据权利要求9所述的半导体器件封装，其进一步包括一包封层，其在该介电层上且包封该第三图案化导电层，其中该第三图案化导电层包括一第一部分和在该第一部分上的一第二部分，该第三图案化导电层的该第一部分被该第二图案化导电层包围，且该第三图案化导电层的该第二部分被该包封层包封。
11.根据权利要求10所述的半导体器件封装，其中该第三图案化导电层的该第二部分具有从30μm至100μm的高度。
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