CN109037188B - 半导体装置封装 - Google Patents

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Abstract

本发明提供一种用于制造半导体装置封装的方法，其包含：提供具有第一表面和与所述第一表面相对的第二表面的衬底；在所述衬底的所述第一表面上安置无源组件层；在安置所述无源组件层之后，在所述衬底中形成至少一个通孔，其中所述通孔穿透所述衬底和所述无源组件层；以及在所述无源组件层上安置导电层并且用所述导电层填充所述通孔。

Description

半导体装置封装
技术领域
本发明涉及一种半导体装置封装及其制造方法。特定来说，本发明涉及一种包含用于电互连的穿玻璃通孔(through glass via，TGV)的半导体装置封装。
背景技术
半导体装置封装的集成无源装置(integrated passive device，IPD)可包含用于电互连的穿玻璃通孔(TGV)。使用钻孔技术在相对厚(例如，大于约300微米(μm))的玻璃衬底中形成TGV。可使用支撑/保护膜(例如，味之素堆积膜(Ajinomoto Build-up Film，ABF))处置相对薄(例如，小于约300μm)的玻璃衬底。在此类情况下，ABF膜可应用于玻璃衬底的两侧，且可对衬底执行两次钻孔操作以形成TGV。然而，钻孔操作可损坏玻璃衬底，尤其是相对薄的玻璃衬底。此外，ABF的平面度不是足够好的且可能不利地影响后续工艺(例如，形成电容器的工艺)。
发明内容
在一或多个实施例中，一种用于制造半导体装置封装的方法包含：提供具有第一表面和与所述第一表面相对的第二表面的衬底；在所述衬底的所述第一表面上安置无源组件层；在安置所述无源组件层之后，在所述衬底中形成至少一个通孔，其中所述通孔穿透所述衬底和所述无源组件层；以及在所述无源组件层上安置导电层并且用所述导电层填充所述通孔。
在一或多个实施例中，一种用于制造半导体装置封装的方法包含：提供具有第一表面和与所述第一表面相对的第二表面的衬底，其中所述衬底包含连接部分区域和用于安置无源组件的至少一个无源组件区域；在所述衬底的所述第一表面上在所述无源组件区域处安置无源组件层，其中所述无源组件层包含多个无源组件；在所述连接部分区域处形成至少一个通孔，其中所述通孔穿透所述无源组件层和所述衬底的所述第一表面；以及在所述无源组件层上安置导电层，其中所述导电层电连接到所述多个无源组件中的至少一个，且所述导电层从所述无源组件层延伸到所述通孔中。
在一或多个实施例中，一种半导体装置封装包含衬底、第一图案化导电层、第一绝缘层和第二图案化导电层。所述衬底具有第一侧壁、第一表面和与所述第一表面相对的第二表面。所述第一图案化导电层在所述衬底的第一表面上，并且具有第二侧壁、第一表面和第二表面。所述第二表面邻近于所述衬底且与第一图案化导电层的第一表面相对。所述第一绝缘层在所述衬底的第一表面上并且具有第三侧壁。第一绝缘层具有第一表面和邻近于所述衬底且与第一绝缘层的第一表面相对的第二表面。第二图案化导电层从第一绝缘层的第一表面经过第一绝缘层和第二图案化导电层延伸到所述衬底的第二表面。第二图案化导电层覆盖所述第一、第二和第三侧壁。
附图说明
图1是根据本发明的一些实施例的半导体装置封装的横截面图。
图2是根据本发明的一些实施例的半导体装置封装的横截面图。
图3是根据本发明的一些实施例的半导体装置封装的横截面图。
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I和图4J说明根据本发明的一些实施例制造图2的半导体装置封装的方法。
图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、图5I、图5J、图5K、图5L、图5M和图5N说明根据本发明的一些实施例制造图3的半导体装置封装的方法。
贯穿图式和具体实施方式使用共同参考数字指示相同或类似元件。本发明的实施例将从结合附图进行的以下详细描述更显而易见。
具体实施方式
在本发明中描述用于提供具有减少的封装大小的装置的技术。特定来说，本发明涉及一种包含用于电互连的改进的穿玻璃通孔(TGV)结构的半导体装置封装结构。
除非另外规定，否则例如“上面”、“下面”、“向上”、“左侧”、“右侧”、“向下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“上方”、“下方”等空间描述是相对于图中所示的取向指示的。应理解，本文中所使用的空间描述是出于说明的目的，并且本文中所描述的结构的实际实施方案可以任何取向或方式在空间上布置，其限制条件为本发明的实施例的优点是不因此布置而有偏差。
图1是根据本发明的一些实施例的半导体装置封装1的横截面图。半导体装置封装1包含衬底10、无源组件层30、绝缘层40和50、互连结构83、导电连接件78以及图案化导电层80、82和84。绝缘层40可为钝化层40，所述钝化层另外也是支撑层。图1中展示的半导体装置封装1是在单粒化或切割之前的实例单元的一部分，且整个衬底包含切割之前的多个此类单元。
在一或多个实施例中，衬底10包含玻璃、硅、二氧化硅(SiO2)，或其组合。在一或多个实施例中，衬底10的厚度在约100微米(μm)到约200μm的范围内。在一或多个实施例中，衬底10的厚度小于约300μm。在一些实施例中，衬底10是玻璃衬底，且归因于根据一些实施例的制造工艺，就均方根表面粗糙度来说，玻璃衬底的表面粗糙度小于约1μm，例如约900纳米(nm)或更小或约800nm或更小。衬底10具有侧壁101s。衬底10具有顶部表面101和与表面101相对的表面102。
在一或多个实施例中，衬底10可包含嵌入于衬底10中的一或多个有源组件(例如，IC)，以及/或安置于衬底10上的一或多个有源组件。在一或多个实施例中，衬底10可包含安置于衬底10上的一或多个无源组件(例如，如图1中所展示的无源组件层30)。图案化导电层82和84与绝缘层40一起形成无源组件层30。无源组件层30可为电容器30。无源组件层30通过互连结构83连接到图案化导电层80。图案化导电层82和84可包含(例如)铜(Cu)，或其它金属，或金属合金，或其它导电材料。图案化导电层82和84可包含允许在形成图案化导电层82和84期间镀覆的晶种层；或图案化导电层82和84是用于金属-绝缘体-金属(metal-insulator-metal，MIM)的结构。可通过溅镀工艺处理图案化导电层82和84。
绝缘层40安置于衬底10的表面101的一部分上。绝缘层40包含顶部表面401和邻近于衬底10且与顶部表面401相对的表面402。绝缘层40具有侧壁401s。在一些实施例中，绝缘层40包含适合的绝缘材料。举例来说，绝缘层40可为氮化硅(SiNx)膜；然而，可另外或替代地使用其它合适的材料。在一或多个实施例中，绝缘层40的厚度在约8μm到约10μm的范围内。图案化导电层80覆盖绝缘层40的顶部表面401和衬底10的表面102。图案化导电层82具有侧壁821s。图案化导电层80从绝缘层40的表面401经过绝缘层40、图案化导电层82和衬底10延伸到衬底10的表面102。图案化导电层80覆盖侧壁101s、401s和821s。可通过一次性镀覆在衬底10的两侧上形成图案化导电层80，且可简化所述工艺。在通孔70内填充图案化导电层80。图案化导电层80限定通孔811。图案化导电层80和互连结构83可包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。图案化导电层80和互连结构83可包含允许在形成图案化导电层80和互连结构83期间镀覆的晶种层。
绝缘层50穿透衬底10、绝缘层40和图案化导电层82。绝缘层50覆盖图案化导电层80、绝缘层40的顶部表面401的一部分和衬底10的表面102的一部分。在一些实施例中，绝缘层50的材料可不同于绝缘层40的材料。绝缘层50可为味之素堆积膜(ABF)；然而，可另外或替代地使用其它适合材料。在一些实施例中，可消除衬底10的顶部表面101上的ABF，以促进集成无源装置(IPD)的形成(例如，得到更好的平面度)。
导电连接件78连接到图案化导电层80。导电连接件78可为焊料球。绝缘层50填充到通孔811中。图案化导电层80包围绝缘层50。通孔70穿透衬底10、绝缘层40和图案化导电层82。在一些实施例中，通过喷砂技术代替钻孔技术来形成通孔70。可通过将钻孔技术替换为喷砂技术以避免在制造工艺期间对相对薄(例如，玻璃)的衬底10的损坏。
图2是根据本发明的一些实施例的半导体装置封装2的横截面图。半导体装置封装2类似于图1的半导体装置封装1，且不再关于图2描述相同编号的组件。图2中所展示的半导体装置封装2是在单粒化或切割之后的实例单元，且整个衬底包含切割之前的多个此类单元。
半导体装置封装2包含衬底10、无源组件层30、绝缘层40和50、互连结构83、导电连接件78以及图案化导电层80、82和84。绝缘层40可为钝化层40，所述钝化层另外也是支撑层。在一或多个实施例中，衬底10包含玻璃、硅、SiO2或其组合。在一或多个实施例中，衬底10的厚度在约100μm到约200μm的范围内。在一或多个实施例中，衬底10的厚度小于约300μm。在一些实施例中，衬底10是玻璃衬底，且归因于根据一些实施例的制造工艺，就均方根表面粗糙度来说，玻璃衬底的表面粗糙度小于约1μm，例如约900nm或更小或约800nm或更小。衬底10具有侧壁101s。衬底10具有顶部表面101和与表面101相对的表面102。衬底10具有侧壁101s。
图案化导电层82和84与绝缘层40一起形成无源组件层30。图案化导电层80电连接到图案化导电层82。图案化导电层80还通过互连结构83电连接到图案化导电层82。图案化导电层80、82和84可包含(例如)CU，或其它金属，或金属合金，或其它导电材料。图案化导电层80、82和84可包含允许在形成图案化导电层80、82和84期间镀覆的晶种层；或图案化导电层82和84是用于MIM的结构。可通过溅镀工艺处理图案化导电层82和84。图案化导电层82具有侧壁821s。图案化导电层80覆盖侧壁101s、401s和821s。互连结构83可包含允许在形成互连结构83期间镀覆的晶种层。
绝缘层50包封衬底10、绝缘层40、图案化导电层80和图案化导电层82。绝缘层50还覆盖图案化导电层80、绝缘层40的顶部表面401的一部分和衬底10的表面102的一部分。在一些实施例中，绝缘层50的材料可不同于绝缘层40的材料。绝缘层50可为ABF；然而，可另外或替代地使用其它适合材料。导电连接件78连接到图案化导电层80。导电连接件78可为焊料球。
图3是根据本发明的一些实施例的半导体装置封装3的横截面图。半导体装置封装3类似于图2的半导体装置封装2，且不再关于图3描述相同编号的组件。图3中所展示的半导体装置封装3是在单粒化或切割之后的实例单元，且整个衬底包含切割之前的多个此类单元。
半导体装置封装3包含衬底10、无源组件层30、绝缘层40、52和54、互连结构83、图案化导电层80、82和84以及支撑结构86。绝缘层40可为钝化层40，所述钝化层另外是支撑层。
在一或多个实施例中，衬底10包含玻璃、硅、SiO2或其组合。在一或多个实施例中，衬底10的厚度在约100μm到约200μm的范围内。在一或多个实施例中，衬底10的厚度小于约300μm。在一些实施例中，衬底10是玻璃衬底，且就均方根表面粗糙度来说，归因于根据一些实施例的制造工艺，玻璃衬底的表面粗糙度小于约1μm，例如约900nm或更小或约800nm或更小。衬底10具有顶部表面101和与表面101相对的表面102。衬底10具有侧壁101s。
在一或多个实施例中，衬底10可包含嵌入于衬底10中的一或多个有源组件(例如，IC)，以及/或安置于衬底10上的一或多个有源组件。在一或多个实施例中，衬底10可包含安置于衬底10上的一或多个无源组件(例如，如图1中所展示的无源组件层30)。图案化导电层82和84与绝缘层40一起形成无源组件层30。无源组件层30可为电容器30。无源组件层30通过互连结构83连接到图案化导电层80。在一些实施例中，无源组件层30可通过互连结构83的一端连接到图案化导电层80。图案化导电层80、82和84可包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。图案化导电层80、82和84可包含允许在形成图案化导电层80、82和84期间镀覆的晶种层；或图案化导电层82和84是用于MIM的结构。可通过溅镀工艺处理图案化导电层82和84。
绝缘层40安置于衬底10的表面101的一部分上。绝缘层40包含顶部表面401和邻近于衬底10且与顶部表面401相对的表面402。绝缘层40具有侧壁401s。在一些实施例中，绝缘层40包含适合的绝缘材料。举例来说，绝缘层40可为SiNx膜；然而，可另外或替代地使用其它合适的材料。在一或多个实施例中，绝缘层40的厚度在约8μm到约10μm的范围内。图案化导电层80覆盖绝缘层40的顶部表面401和衬底10的表面102。图案化导电层80从绝缘层40的表面401经过绝缘层40和衬底10延伸到衬底10的表面102。图案化导电层80覆盖侧壁101s和401s。可通过一次性镀覆在衬底10的两侧上形成图案化导电层80，且可简化所述工艺。
互连结构83可包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。互连结构83可包含允许在形成互连结构83期间镀覆的晶种层。
绝缘层52覆盖图案化导电层80的一部分和绝缘层40的顶部表面401的一部分。绝缘层54覆盖图案化导电层80的一部分和支撑结构86的一部分。在一些实施例中，绝缘层52可为聚丙烯树脂；然而，可另外或替代地使用其它适合的材料。在一些实施例中，绝缘层54可为环氧树脂或另外或替代地使用的任何其它绝缘材料。在一些实施例中，绝缘层54的材料可与用于焊料掩模的材料相同。支撑结构86可包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。支撑结构86可包含允许在形成支撑结构86期间镀覆的晶种层。
图4A到4J说明根据本发明的一些实施例制造图2的半导体装置封装2的方法。参考图4A，提供衬底10。衬底10具有顶部表面101和与表面101相对的表面102。最初提供的衬底10可为无穿通孔的玻璃衬底。衬底10包含玻璃、硅、SiO2或其组合。在一些实施例中，衬底10由玻璃材料形成，且衬底10的厚度小于约300μm。
参考图4B，图案化导电层82安置于衬底10的顶部表面101上。
参考图4C，绝缘层40的第一层安置于衬底10的表面101上。举例来说，绝缘层40的材料可为SiNx膜；然而，可另外或替代地使用其它适合的材料。图案化导电层84安置于绝缘层40的第一层上。图案化导电层82和84与绝缘层40一起形成无源组件层30。无源组件层30可为电容器30。
无源组件层30直接形成于衬底10的表面101上。图案化导电层82和84可包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。图案化导电层82和84可包含允许在形成图案化导电层82和84期间镀覆的晶种层；或图案化导电层82和84是用于MIM的结构。可通过溅镀工艺处理图案化导电层82和84。在一些实施例中，形成通孔70另外包含同时移除无源组件层30的一部分和衬底10的至少一部分。
参考图4D，绝缘层40的第二层安置于绝缘层40的第一层上。通孔411和412形成于绝缘层40内。在一些实施例中，绝缘层40包含适合的绝缘材料。举例来说，绝缘层40可为SiNx膜；然而，可另外或替代地使用其它适合的材料。
参考图4E，在一些实施例中，图案化光阻层74安置于绝缘层40的表面401的一部分上。图案化光阻层74用以形成通孔70。在一些实施例中，图案化光阻层74可包含正性光阻剂，或可由正性光阻剂形成。在一些实施例中，通过喷砂技术移除衬底10的一部分、绝缘层40和图案化导电层82，以形成通孔70。通孔70穿透衬底10、绝缘层40和图案化导电层82。在一些实施例中，通过喷砂技术代替钻孔技术来形成通孔70。可通过将钻孔技术替换为喷砂技术以避免在制造工艺期间对相对薄(例如，玻璃)的衬底10的损坏。通孔70限定衬底10的侧壁101s、绝缘层40的侧壁401s和图案化导电层82的侧壁821s。由于使用一次性钻孔或喷砂，所以在形成IPD(例如，无源组件层30)之后形成通孔(例如，TGV)70，以改进所述工艺。还预期可在安置无源组件层30之后且在形成通孔70之前移除衬底10的一部分，以便使衬底10变薄。
参考图4F，安置图案化导电层80'以覆盖暴露的图案化导电层82。安置图案化导电层80'以覆盖衬底10的侧壁101s、绝缘层40的侧壁401s和图案化导电层82的侧壁821s。图案化导电层80'还覆盖衬底10的表面102和绝缘层40的表面401的一部分。可通过一次性镀覆在衬底10的两侧上形成导电结构(例如，图案化导电层80')，且可简化所述工艺。在一些实施例中，图案化导电层80'可包含(例如)钛铜(Ti-Cu)合金或另一适合的金属或金属合金或其组合。
参考图4G，移除图案化导电层80'的一部分。将另一图案化光阻层74安置于其中移除了图案化导电层80'的部分的区域上。在一些实施例中，图案化光阻层74可包含正性光阻剂，或可由正性光阻剂形成。通过镀覆增加图案化导电层80'的厚度。在镀覆之后，获得图案化导电层80。图案化导电层80限定通孔811。图案化导电层80可包含(例如)CU，或其它金属，或金属合金，或其它导电材料。图案化导电层80覆盖绝缘层40的顶部表面401。
参考图4H，例如通过蚀刻移除图案化光阻层74。参考图4I，安置绝缘层50以覆盖图案化导电层80、绝缘层40的顶部表面401的一部分和衬底10的表面102的一部分。在穿通孔811内填充绝缘层50。绝缘层50可为ABF；然而，可另外或替代地使用其它适合材料。安置导电连接件78以连接到图案化导电层80。
参考图4J，例如通过锯切沿着切割线分隔半导体装置封装。接着，获得图2的半导体装置封装2。
图5A到5N说明根据一些实施例制造图3的半导体装置封装3的方法。参考图5A，提供衬底10。最初提供的衬底10可为无穿通孔的玻璃衬底。衬底10具有顶部表面101和与表面101相对的表面102。衬底10包含玻璃、硅、SiO2或其组合。在一些实施例中，衬底10由玻璃材料形成，且衬底10的厚度小于约300μm。衬底10包含连接部分区域90和用于安置无源组件的至少一个无源组件区域91。
参考图5B，图案化导电层82安置于衬底10的顶部表面101上。
参考图5C，绝缘层40的第一层安置于衬底10的表面101上。举例来说，绝缘层40的材料可为SiNx膜；然而，可另外或替代地使用其它适合的材料。图案化导电层84安置于绝缘层40的第一层上。图案化导电层82和84与绝缘层40一起形成无源组件层30。无源组件层30可为电容器30。图案化导电层82和84可包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。图案化导电层82和84可包含允许在形成图案化导电层82和84期间镀覆的晶种层；或图案化导电层82和84是用于MIM的结构。可通过溅镀工艺处理图案化导电层82和84。无源组件层30可在用于安置无源组件30的区域91中包含多个无源组件。
参考图5D，绝缘层40的第二层安置于绝缘层40的第一层上。通孔411和412形成于绝缘层40内。在一些实施例中，绝缘层40包含适合的绝缘材料。举例来说，绝缘层40可为SiNx膜；然而，可另外或替代地使用其它适合的材料。
参考图5E，图案化光阻层74安置于绝缘层40的表面401的一部分上。在一些实施例中，图案化光阻层74可包含正性光阻剂，或可由正性光阻剂形成。在连接部分区域90处形成至少一通孔70。通孔70穿透无源组件层30和衬底10的表面101。在一些实施例中，通过喷砂技术代替钻孔技术来形成通孔70。可通过将钻孔技术替换为喷砂技术以避免在制造工艺期间对相对薄(例如，玻璃)的衬底10的损坏。衬底10包含至少一个切割线。形成通孔70另外包含在所述至少一个切割线上形成通孔70。接着移除图案化光阻层74。
参考图5F，安置图案化导电层80'以覆盖暴露的图案化导电层82。安置图案化导电层80'以覆盖衬底10的侧壁101s和绝缘层40的侧壁401s。图案化导电层80'还覆盖绝缘层40的表面401的一部分。在一些实施例中，图案化导电层80'可包含(例如)Ti-Cu合金或另一适合的金属或金属合金或其组合。在一些实施例中，导电层80'电连接到多个无源组件30中的至少一个。导电层80'从无源组件层30延伸到通孔70中。
参考图5G，移除图案化导电层80'的一部分。将另一图案化光阻层74安置于其中移除了图案化导电层80'的部分的区域上。在一些实施例中，图案化光阻层74可包含正性光阻剂，或可由正性光阻剂形成。通过镀覆增加图案化导电层80'的厚度。在镀覆之后，获得图案化导电层80。图案化导电层80限定通孔811。图案化导电层80可包含(例如)Cu，或其它金属，或金属合金，或其它导电材料。图案化导电层80覆盖绝缘层40的顶部表面401。
参考图5H，例如通过蚀刻移除图案化光阻层74。参考图5I，安置绝缘层52以覆盖图案化导电层80的一部分和绝缘层40的顶部表面401的一部分。在一些实施例中，绝缘层52可为聚丙烯树脂；然而，可另外或替代地使用其它适合材料。
参考图5J，在通孔811内填充绝缘层54。绝缘层54可为环氧树脂，或可另外或替代地使用其它绝缘材料。
参考图5K，以倒置方式将图5J中的封装放置在载体11上。接着，例如通过背面磨削移除图案化导电层80、绝缘层54和衬底10的一部分，以便减小衬底10的厚度。从衬底10的表面102暴露导电层80。
参考图5L，图案化光阻层74安置于衬底10的表面102的一部分上。在绝缘层54、图案化导电层80和衬底10的表面102的一部分上形成或安置支撑结构86。接着，在支撑结构86上形成或安置绝缘层54。可安置晶种层以覆盖衬底10的表面102，以允许通过镀敷形成支撑结构86，并且晶种层可被视为导电层80的一部分。
参考图5M，移除图案化光阻层74。参考图5N，例如通过锯切沿着切割线分隔半导体装置封装。接着，获得图3的半导体装置封装3。
如本文中所使用，术语“大致”、“基本上”、“大体上”以及“约”用以描述和考量小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，所述术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。因此，术语关于两个值“大致相等”可指两个值的比率处于0.9与1.1之间的范围内并包括0.9和1.1。
另外，有时在本文中按范围格式呈现量、比率以及其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
如果两个表面之间的位移不超过0.5μm、不超过1μm、不超过5μm、不超过10μm或不超过15μm，那么可认为这两个表面或侧面是对齐的。在一些实施例的描述中，提供于另一组件“上”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。
虽然已参考本发明的特定实施例描述和说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本发明的真实精神和范围的情况下，作出各种改变且取代等效物。所述说明可能未必按比例绘制。归因于制造工艺和容差，本发明中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书和图式视为说明性的而非限制性的。可做出修改，以使具体情况、材料、物质组成、方法或工艺适应于本发明的目标、精神和范围。所有所述修改都既定在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非对本发明的限制。

Claims (18)

1.一种半导体装置封装，其包括：
衬底，其具有第一侧壁、第一表面以及与所述第一表面相对的第二表面；
第一图案化导电层，其在所述衬底的所述第一表面上，且具有第二侧壁、第一表面以及第二表面，其中所述第一图案化导电层的所述第二表面邻近于所述衬底并且与所述第一图案化导电层的所述第一表面相对；
第一绝缘层，其在所述衬底的所述第一表面上，且具有第三侧壁、第一表面以及第二表面，其中所述第一绝缘层的所述第二表面邻近于所述衬底并且与所述第一绝缘层的所述第一表面相对；以及
第二图案化导电层，其从所述第一绝缘层的所述第一表面延伸到所述衬底的所述第二表面，所述第二图案化导电层直接与所述第一绝缘层的所述第一表面接触并且覆盖所述第一侧壁、所述第二侧壁和所述第三侧壁。
2.根据权利要求1所述的半导体装置封装，其中所述第二图案化导电层覆盖所述第一绝缘层的所述第一表面，且所述第二图案化导电层覆盖所述衬底的所述第二表面。
3.根据权利要求2所述的半导体装置封装，其另外包括穿透所述第一绝缘层、所述第一图案化导电层和所述衬底的第二绝缘层，其中所述第二绝缘层覆盖所述第二图案化导电层、所述第一绝缘层的所述第一表面的一部分和所述衬底的所述第二表面的一部分。
4.根据权利要求1所述的半导体装置封装，其另外包括安置于所述衬底的所述第一表面上并且连接到所述第二图案化导电层的无源组件层。
5.根据权利要求1所述的半导体装置封装，其中所述衬底包括玻璃材料。
6.根据权利要求1所述的半导体装置封装，其中所述衬底的厚度小于约300微米(μm)。
7.一种用于制造半导体装置封装的方法，其包括：
提供具有第一表面和与所述第一表面相对的第二表面的衬底；
将无源组件层安置于所述衬底的所述第一表面上；
在安置所述无源组件层之后，在所述衬底中形成至少一个通孔，其中所述通孔穿透所述衬底和所述无源组件层，且其中形成所述通孔包括同时移除所述无源组件层的一部分和所述衬底的一部分；以及将导电层安置于所述无源组件层上并且用所述导电层填充所述通孔。
8.根据权利要求7所述的方法，其中形成所述通孔另外包括通过喷砂形成所述通孔。
9.根据权利要求7所述的方法，其中所述导电层从所述衬底的所述第二表面暴露。
10.根据权利要求7所述的方法，其中移除所述衬底的所述一部分包括使所述衬底变薄。
11.根据权利要求10所述的方法，其另外包括在所述衬底的所述第二表面上安置支撑结构。
12.根据权利要求11所述的方法，其中安置所述导电层包括在所述无源组件层上以及在所述通孔的侧壁上安置所述导电层，并且在所述衬底的所述第二表面上安置所述支撑结构。
13.一种用于制造半导体装置封装的方法，其包括：
提供具有第一表面和与所述第一表面相对的第二表面的衬底，其中所述衬底包含连接部分区域和无源组件区域；
在所述衬底的所述第一表面上在所述无源组件区域处安置无源组件层，其中所述无源组件层包含多个无源组件；
在所述连接部分区域处形成至少一个通孔，其中所述通孔穿透所述无源组件层和所述衬底的所述第一表面，且其中形成所述通孔包括同时移除所述无源组件层的一部分和所述衬底的一部分；
在所述无源组件层上安置导电层，其中所述导电层电连接到所述多个无源组件中的至少一者，且所述导电层从所述无源组件层延伸到所述通孔中。
14.根据权利要求13所述的方法，其中形成所述通孔另外包括通过喷砂形成所述通孔。
15.根据权利要求13所述的方法，其中所述导电层从所述衬底的所述第二表面暴露。
16.根据权利要求13所述的方法，其中移除所述衬底的所述一部分包括使所述衬底变薄。
17.根据权利要求16所述的方法，其另外包括在所述衬底的所述第二表面上安置支撑结构。
18.根据权利要求17所述的方法，其中安置所述导电层包括在所述无源组件层上以及在所述通孔的侧壁上安置所述导电层，并且在所述衬底的所述第二表面上安置所述支撑结构。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10211137B2 (en) * 2017-06-08 2019-02-19 Advanced Semiconductor Engineering, Inc. Semiconductor device package
DE102017114891A1 (de) * 2017-07-04 2019-01-10 Rogers Germany Gmbh Verfahren zur Herstellung einer Durchkontaktierung in einer aus einer Keramik gefertigten Trägerschicht und Trägerschicht mit Durchkontaktierung
KR102505437B1 (ko) * 2017-12-26 2023-03-03 삼성전기주식회사 권선형 인덕터 및 이의 제작 방법
CN111223411B (zh) 2019-12-11 2022-04-05 京东方科技集团股份有限公司 一种用于微型led显示面板的基板及其制造方法
CN112234143B (zh) * 2020-12-14 2021-04-20 成都嘉纳海威科技有限责任公司 片上集成ipd封装结构及其封装方法、三维封装结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1723556A (zh) * 2003-06-03 2006-01-18 卡西欧计算机株式会社 可叠置的半导体器件及其制造方法
CN101355069A (zh) * 2007-05-18 2009-01-28 三星电子株式会社 具有通孔硅的半导体封装及相关的制造方法
CN102272904A (zh) * 2009-01-13 2011-12-07 马克西姆综合产品公司 通过用于晶圆到晶圆结合的化学机械抛光工艺来形成沟道式电容器和通孔连接的方法
CN102361024A (zh) * 2011-01-13 2012-02-22 日月光半导体制造股份有限公司 半导体封装、基板及基板制造方法
CN102598245A (zh) * 2009-10-28 2012-07-18 国际商业机器公司 同轴硅通孔
CN104752384A (zh) * 2015-04-23 2015-07-01 华天科技（昆山）电子有限公司 半导体封装结构及其制作方法
CN106158827A (zh) * 2014-09-25 2016-11-23 台湾积体电路制造股份有限公司 气隙结构和方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
TWI278048B (en) * 2003-11-10 2007-04-01 Casio Computer Co Ltd Semiconductor device and its manufacturing method
US8207453B2 (en) * 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
JP5958732B2 (ja) * 2011-03-11 2016-08-02 ソニー株式会社 半導体装置、製造方法、および電子機器
US20160020270A1 (en) * 2014-02-11 2016-01-21 SK Hynix Inc. Metal-insulator-metal capacitor, electronic device including the same, and method of fabricating the same
US10211137B2 (en) * 2017-06-08 2019-02-19 Advanced Semiconductor Engineering, Inc. Semiconductor device package

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1723556A (zh) * 2003-06-03 2006-01-18 卡西欧计算机株式会社 可叠置的半导体器件及其制造方法
CN101355069A (zh) * 2007-05-18 2009-01-28 三星电子株式会社 具有通孔硅的半导体封装及相关的制造方法
CN102272904A (zh) * 2009-01-13 2011-12-07 马克西姆综合产品公司 通过用于晶圆到晶圆结合的化学机械抛光工艺来形成沟道式电容器和通孔连接的方法
CN102598245A (zh) * 2009-10-28 2012-07-18 国际商业机器公司 同轴硅通孔
CN102361024A (zh) * 2011-01-13 2012-02-22 日月光半导体制造股份有限公司 半导体封装、基板及基板制造方法
CN106158827A (zh) * 2014-09-25 2016-11-23 台湾积体电路制造股份有限公司 气隙结构和方法
CN104752384A (zh) * 2015-04-23 2015-07-01 华天科技（昆山）电子有限公司 半导体封装结构及其制作方法

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