CN109037160A - 半导体装置封装 - Google Patents

半导体装置封装 Download PDF

Info

Publication number
CN109037160A
CN109037160A CN201810154963.5A CN201810154963A CN109037160A CN 109037160 A CN109037160 A CN 109037160A CN 201810154963 A CN201810154963 A CN 201810154963A CN 109037160 A CN109037160 A CN 109037160A
Authority
CN
China
Prior art keywords
support membrane
substrate
insulating layer
interconnection structure
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810154963.5A
Other languages
English (en)
Inventor
陈建桦
陈明宏
施旭强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Publication of CN109037160A publication Critical patent/CN109037160A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

半导体装置封装包含衬底、第一绝缘层、支撑膜及互连结构。所述衬底具有第一侧壁、第一表面及与所述第一表面相对的第二表面。所述第一绝缘层处于所述衬底的所述第一表面上并且具有第二侧壁。所述第一绝缘层具有第一表面及邻近于所述衬底且与所述第一绝缘层的所述第一表面相对的第二表面。所述支撑膜处于所述衬底的所述第二表面上并且具有第三侧壁。所述支撑膜具有邻近于所述衬底的第一表面及与所述支撑膜的所述第一表面相对的第二表面。所述互连结构通过所述第一绝缘层及所述支撑膜从所述第一绝缘层的所述第一表面延伸到所述支撑膜的所述第二表面。所述互连结构覆盖所述第一、第二及第三侧壁。

Description

半导体装置封装
技术领域
本发明涉及一种半导体装置封装及一种制造半导体装置封装的方法。具体而言，本发明涉及一种半导体装置封装，包含用于电气互连的穿玻璃通孔(TGV)。
背景技术
半导体装置封装的集成无源装置(IPD)可包含用于电气互连的穿玻璃通孔(TGV)。钻孔技术用于在相对厚(例如，大于约300微米(μm))的玻璃衬底中形成TGV。支撑/保护膜(例如，味之素堆积膜(ABF))可用于处理相对薄(例如，小于约300μm)的玻璃衬底。在此类情况下，ABF膜可涂覆到玻璃衬底的两侧并且可在衬底上两次执行钻孔操作以形成TGV。然而，钻孔操作可损坏玻璃衬底，尤其相对薄的玻璃衬底。此外，ABF的平坦度不够好，并且可能会不利地影响后续过程(例如，形成电容器的过程)。
发明内容
在一或多个实施例中，半导体装置封装包含衬底、第一绝缘层、支撑膜及互连结构。所述衬底具有第一侧壁、第一表面及与所述第一表面相对的第二表面。所述第一绝缘层处于所述衬底的所述第一表面上并且具有第二侧壁。所述第一绝缘层具有第一表面及邻近于所述衬底且与所述第一绝缘层的所述第一表面相对的第二表面。所述支撑膜处于所述衬底的所述第二表面上并且具有第三侧壁。所述支撑膜具有邻近于所述衬底的第一表面及与所述支撑膜的所述第一表面相对的第二表面。所述互连结构通过所述第一绝缘层及所述支撑膜从所述第一绝缘层的所述第一表面延伸到所述支撑膜的所述第二表面。所述互连结构覆盖所述第一、第二及第三侧壁。
在一或多个实施例中，半导体装置封装包含衬底、第一支持膜、第二支撑膜及互连结构。所述衬底具有第一侧壁、第一表面及与所述第一表面相对的第二表面。所述第一支撑膜处于所述衬底的所述第二表面上并且具有底部表面及第二侧壁。所述第二支撑膜处于所述衬底的所述第一表面上并且具有顶部表面及第三侧壁。所述互连结构通过所述第一支撑膜及所述第二支撑膜从所述第二支撑膜的顶部表面延伸到所述第一支撑膜的底部表面。所述互连结构覆盖所述第一、第二及第三侧壁。
在一或多个实施例中，用于制造半导体装置封装的方法包含提供衬底，所述衬底具有侧壁、第一表面及与所述第一表面相对的第二表面；将支撑膜安置于所述衬底的所述第二表面上；将第一绝缘层安置于所述衬底的所述第一表面上；形成穿透所述衬底、所述第一绝缘层及所述支撑膜的通孔，其中所述通孔由所述衬底的所述侧壁、所述第一绝缘层的侧壁及所述支撑膜的侧壁限定或界定；及安置覆盖所述衬底、所述第一绝缘层及所述支撑膜的所述侧壁的互连结构。
在一或多个实施例中，用于制造半导体装置封装的方法包含提供衬底，所述衬底具有侧壁、第一表面及与所述第一表面相对的第二表面；将第一支撑膜安置于所述衬底的所述第二表面上；将第二支撑膜安置于所述衬底的所述第一表面上；形成穿透所述衬底、所述第一支撑膜及所述第二支撑膜的通孔，其中所述通孔由所述衬底的所述侧壁、所述第一支撑膜的侧壁及所述第二支撑膜的侧壁限定或界定；及安置覆盖所述衬底、所述第一支撑膜及所述第二支撑膜的所述侧壁的互连结构。
附图说明
图1是根据本发明的一些实施例的半导体装置封装的截面图。
图2A是根据本发明的一些实施例的半导体装置封装的截面图。
图2B是根据本发明的一些实施例的半导体装置封装的截面图。
图3A、图3B、图3C、图3D、图3E、图3F及图3G说明根据本发明的一些实施例的制造图1的半导体装置封装的方法。
图4A、图4B、图4C、图4D、图4E、图4F及图4G说明根据本发明的一些实施例的制造另一半导体装置封装的方法。
图5A、图5B、图5C、图5D、图5E、图5F、图5G及图5H说明根据本发明的一些实施例的制造图2A及图2B的半导体装置封装的方法。
贯穿图式及详细描述使用共同参考标号来指示相同或相似元件。本发明的实施例将从结合附图获取的以下详细描述中变得更显而易见。
具体实施方式
本发明中描述用于提供具有减小的封装大小的装置的技术。具体而言，本发明涉及一种半导体装置封装结构，包含用于电气互连的改进的穿玻璃通孔(TGV)结构。
除非另外规定，否则例如“上”、“下”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“上方”、“下方”等空间描述是相对于图式中所示的取向指示的。应理解，本文中所使用的空间描述是出于说明的目的，并且本文中所描述的结构的实际实施方案可以任何取向或方式在空间上布置，其限制条件为本发明的实施例的优点是不会因此布置而有偏差。
图1是根据本发明的一些实施例的半导体装置封装1的截面图。半导体装置封装1包含衬底10、无源组件层30、绝缘层40及50、支撑膜42、互连结构80及83、导电连接件78，及图案化导电层82、84及88。绝缘层40可包含钝化层40，所述钝化层另外也是支撑层。
在一或多个实施例中，衬底10包含玻璃、硅、二氧化硅(SiO2)，或其组合。在一或多个实施例中，衬底10的厚度在约100微米(μm)至约200μm的范围内。在一或多个实施例中，衬底10的厚度小于约300μm。在一些实施例中，衬底10是玻璃衬底并且由于根据本发明的一些实施例的制造工艺，就均方根表面粗糙度而言，所述玻璃衬底的表面粗糙度小于约1μm，例如约900纳米(nm)或更小，或约800nm或更小。衬底10具有侧壁101s。衬底10具有顶部表面101及与表面101相对的表面102。
在一或多个实施例中，衬底10可包含内嵌于衬底10中的一或多个有源组件(例如，集成电路(IC))，及/或安置于衬底10上的一或多个有源组件。在一或多个实施例中，衬底10可包含安置于衬底10上的一或多个无源组件(例如，如图1中所示的无源组件层30)。图案化导电层82及84以及绝缘层40形成无源组件层30。无源组件层30可包含电容器30。无源组件层30通过互连结构83连接到互连结构80。举例来说，图案化导电层82、84及88可包含铜(Cu)，或其它金属，或金属合金，或其它导电材料。图案化导电层82、84及88可包含允许在形成图案化导电层82、84及88期间电镀的晶种层，或图案化导电层82及84是用于金属-绝缘体-金属(MIM)的结构。图案化导电层82及84可通过溅镀工艺处理或安置。
绝缘层40安置于衬底10的表面101上。绝缘层40具有顶部表面401及邻近于衬底10且与顶部表面401相对的表面402。绝缘层40具有侧壁401s。在一些实施例中，绝缘层40包含合适的绝缘材料。举例来说，绝缘层40可包含氮化硅(SiNx)膜；然而，可另外或替代地使用其它合适的材料。在一或多个实施例中，绝缘层40的厚度在约8μm至约10μm的范围内。支撑膜42安置于衬底10的表面102上。支撑膜42具有侧壁421s。支撑膜42具有邻近于衬底10的表面421及与支撑膜42的表面421相对的表面422。支撑膜42可包含聚合物材料；然而，可另外或替代地使用其它合适的材料。绝缘层40具有顶部表面401，并且互连结构80覆盖绝缘层40的顶部表面401。支撑膜42具有底部表面422，并且互连结构80覆盖支撑膜42的底部表面422。互连结构80通过绝缘层40及支撑膜42从绝缘层40的表面401延伸到支撑膜42的表面422。互连结构80覆盖侧壁101s、401s及421s。衬底10的两侧上的互连结构80可通过单次电镀形成或安置，并且所述过程可进行简化。
互连结构80通过绝缘层40及支撑膜42从衬底10的表面101延伸到衬底10的表面102。互连结构80覆盖侧壁101s、401s及421s。互连结构80通过互连结构83连接到图案化导电层82。举例来说，互连结构80及83可包含铜，或其它金属，或金属合金，或其它导电材料。互连结构80及83可包含允许在形成互连结构80及83期间电镀的晶种层。
绝缘层50穿透衬底10、绝缘层40及支撑膜42。绝缘层50覆盖互连结构80、绝缘层40的顶部表面401的一部分及支撑膜42的底部表面422的一部分。在一些实施例中，绝缘层50的材料可不同于绝缘层40的材料。绝缘层50可包含味之素堆积膜(ABF)；然而，可另外或替代地使用其它合适的材料。在一些实施例中，可去除衬底10的顶部表面101上的ABF以促进集成无源装置IPD的形成(例如，出于更佳平坦度的目的)。
导电连接件78连接到图案化导电层88。导电连接件78可包含焊料球。在一些实施例中，绝缘层40的绝缘材料可不同于支撑膜42的绝缘材料。将绝缘层50填充到通孔811中。绝缘层50由互连结构80包围。通孔70穿透衬底10、绝缘层40及支撑膜42。在一些实施例中，通孔70通过喷砂技术，而不是钻孔技术形成。在通过用喷砂技术替换钻孔技术的制造工艺期间，可避免损坏相对薄的(例如，玻璃)衬底10。
图2A是根据本发明的一些实施例的半导体装置封装2的截面图。半导体装置封装2类似于图1的半导体装置封装1，并且不再相对于图2A描述相同编号的组件。半导体装置封装2包含衬底10、无源组件层30(未展示)、绝缘层50、支撑膜42及44、互连结构80、导电连接件78及图案化导电层88。
在一或多个实施例中，衬底10包含玻璃、硅、二氧化硅(SiO2)，或其组合。在一或多个实施例中，衬底10的厚度在约100μm至约200μm的范围内。在一或多个实施例中，衬底10的厚度小于约300μm。在一些实施例中，衬底10是玻璃衬底并且由于根据本发明的一些实施例的制造工艺，就均方根表面粗糙度而言，所述玻璃衬底的表面粗糙度小于约1μm，例如约900nm或更小，或约800nm或更小。衬底10具有侧壁101s。衬底10具有顶部表面101及与表面101相对的表面102。
在一或多个实施例中，衬底10可包含内嵌于衬底10中的一或多个有源组件(例如，IC)，及/或安置于衬底10上的一或多个有源组件。在一或多个实施例中，衬底10可包含安置于衬底10上的无源组件层30。举例来说，图案化导电层88可包含铜，或其它金属，或金属合金，或其它导电材料。图案化导电层88可包含允许在形成图案化导电层88期间电镀的晶种层。无源组件层30连接到互连结构80。
支撑膜42安置于衬底10的表面102上。支撑膜42具有侧壁421s。支撑膜42具有邻近于衬底10的表面421及与支撑膜42的表面421相对的表面422。支撑膜42可包含聚合物材料；然而，可另外或替代地使用其它合适的材料。支撑膜44安置于衬底10的表面101上。支撑膜44具有侧壁441s。支撑膜44具有表面441及邻近于衬底10且与支撑膜44的表面441相对的表面442。支撑膜44可包含聚合物材料；然而，可另外或替代地使用其它合适的材料。在一些实施例中，支撑膜42及支撑膜44的绝缘材料相同。
互连结构80通过支撑膜42及支撑膜44从支撑膜44的顶部表面441延伸到支撑膜42的底部表面422。互连结构80覆盖侧壁101s、421s及441s。互连结构80覆盖支撑膜44的顶部表面441及支撑膜42的底部表面422。
绝缘层50的一部分穿透衬底10、支撑膜42及支撑膜44。绝缘层50覆盖互连结构80、支撑膜44的顶部表面441的一部分及支撑膜42的底部表面422的一部分。在一些实施例中，绝缘层50的材料可不同于绝缘层40的材料。绝缘层50可包含ABF；然而，可另外或替代地使用其它合适的材料。互连结构80包含或界定通孔811。将绝缘层50填充到通孔811中。绝缘层50的一部分因此由互连结构80包围。通孔70穿透衬底10及支撑膜42及44。在一些实施例中，通孔70通过喷砂技术，而不是钻孔技术形成。
图2B是根据本发明的一些实施例的半导体装置封装3的截面图。半导体装置封装3类似于图2A的半导体装置封装2，并且不再相对于图2B描述相同编号的组件。在图2B中，互连结构80不包含通孔811。绝缘层50覆盖互连结构80的表面，并且不由互连结构80包围。
图3A到3G说明根据一些实施例的制造图1的半导体装置封装1的方法。参考图3A，提供衬底10。衬底10具有顶部表面101及与表面101相对的表面102。衬底10包含玻璃、硅、SiO2，或其组合。在一些实施例中，衬底10由玻璃材料构成，并且衬底10的厚度小于约300μm。支撑膜42安置于衬底10的表面102上。支撑膜42可包含聚合物材料；然而，可另外或替代地使用其它合适的材料。
参考图3B，图案化导电层82安置于衬底10的顶部表面101上。参考图3C，绝缘层40的第一层安置于衬底10的表面101上。举例来说，绝缘层40的材料可包含SiNx膜；然而，可另外或替代地使用其它合适的材料。图案化导电层84安置于绝缘层40的第一层上。图案化导电层82及84以及绝缘层40形成无源组件层30。无源组件层30可包含电容器30。举例来说，图案化导电层82及84可包含铜，或其它金属，或金属合金，或其它导电材料。图案化导电层82及84可包含允许在形成图案化导电层82及84期间电镀的晶种层；或图案化导电层82及84是用于MIM的结构。图案化导电层82及84可通过溅镀工艺处理。
参考图3D，绝缘层40的第二层安置于绝缘层40的第一层上。通孔411及412形成于绝缘层40内。参考图3E，在一些实施例中，通过喷砂技术移除衬底10、绝缘层40及支撑膜42的一部分以形成通孔70。通孔70穿透衬底10、绝缘层40及支撑膜42。在一些实施例中，通孔70通过喷砂技术，而不是钻孔技术形成。在通过用喷砂技术替换钻孔技术的制造工艺期间，可避免损坏相对薄的(例如，玻璃)衬底10。通孔70包含衬底10的侧壁101s、绝缘层40的侧壁401s及支撑膜42的侧壁421s。由于使用单次钻孔或喷砂，在形成IPD(例如无源组件层30)之后形成通孔(例如，TGV)70以改进工艺。
参考图3F，互连结构83经安置以覆盖暴露的图案化导电层82。互连结构80经安置以覆盖衬底10的侧壁101s、绝缘层40的侧壁401s及支撑膜42的侧壁421s。互连结构80还覆盖绝缘层40的表面401及支撑膜42的底部表面422的一部分。衬底10的两侧上的导电结构(例如，互连结构80)可通过单次电镀形成或安置，并且所述过程可进行简化。图案化导电层88安置于绝缘层40的表面401上。举例来说，图案化导电层88及互连结构83可包含铜，或其它金属，或金属合金，或其它导电材料。图案化导电层88及互连结构83可包含允许在形成图案化导电层88及互连结构83期间电镀的晶种层。
参考图3G，绝缘层50经安置以覆盖互连结构80、绝缘层40的顶部表面401的一部分及支撑膜42的底部表面422的一部分。将绝缘层50填充在通孔811内。绝缘层50可包含ABF；然而，可另外或替代地使用其它合适的材料。导电连接件78经安置以连接到图案化导电层88。导电连接件78可包含焊料球。接下来，获得图1的半导体装置封装1。
图4A至4G说明根据本发明的一些实施例的制造另一半导体装置封装4的方法。参考图4A，提供衬底10。衬底10具有顶部表面101及与表面101相对的表面102。衬底10包含玻璃、硅、SiO2，或其组合。在一些实施例中，衬底10由玻璃材料构成，并且衬底10的厚度小于约300μm。支撑膜42安置于衬底10的表面102上。支撑膜44安置于衬底10的表面101上。支撑膜42及44可包含聚合物材料；然而，可另外或替代地使用其它合适的材料。
参考图4B，图案化导电层82安置于支撑膜44的表面441上。参考图4C，绝缘层40的第一层安置于支撑膜44的表面441上。举例来说，绝缘层40的材料可包含SiNx膜；然而，可另外或替代地使用其它合适的材料。图案化导电层84安置于绝缘层40的第一层上。图案化导电层82及84以及绝缘层40形成无源组件层30。无源组件层30可包含电容器30。举例来说，图案化导电层82及84可包含铜，或其它金属，或金属合金，或其它导电材料。图案化导电层82及84可包含允许在形成图案化导电层82及84期间电镀的晶种层；或图案化导电层82及84是用于MIM的结构。图案化导电层82及84可通过溅镀工艺处理。
参考图4D，绝缘层40的第二层安置于绝缘层40的第一层上。通孔411及412形成于绝缘层40内。参考图4E，在一些实施例中，通过喷砂技术移除衬底10及支撑膜42及44的一部分以形成通孔70。在一些实施例中，通孔70穿透衬底10及支撑膜42及44。在一些实施例中，通孔70通过喷砂技术，而不是钻孔技术形成。在通过用喷砂技术替换钻孔技术的制造工艺期间，可避免损坏相对薄的(例如，玻璃)衬底10。通孔70包含衬底10的侧壁101s、绝缘层40的侧壁401s、支撑膜44的侧壁441s及支撑膜42的侧壁421s。
参考图4F，互连结构83经安置以覆盖暴露的图案化导电层82。互连结构80经安置以覆盖衬底10的侧壁101s、绝缘层40的侧壁401s、支撑膜44的侧壁441s及支撑膜42的侧壁421s。互连结构80还覆盖绝缘层40的表面401及支撑膜42的底部表面422的一部分。图案化导电层88安置于绝缘层40的表面401上。举例来说，图案化导电层88及互连结构83可包含铜，或其它金属，或金属合金，或其它导电材料。图案化导电层88及互连结构83可包含允许在形成图案化导电层88及互连结构83期间电镀的晶种层。
参考图4G，绝缘层50经安置以覆盖互连结构80、绝缘层40的顶部表面401的一部分及支撑膜42的底部表面422的一部分。将绝缘层50填充在通孔811内。绝缘层50可包含ABF；然而，可另外或替代地使用其它合适的材料。导电连接件78经安置以连接到图案化导电层88。导电连接件78可包含焊料球。接下来，获得图4G的半导体装置封装4。
图5A、图5B、图5C、图5D、图5E、图5F、图5G及图5H说明根据本发明的一些实施例的制造图2A的半导体装置封装2及图2B的半导体装置封装3的方法。参考图5A，提供衬底10。衬底10具有顶部表面101及与表面101相对的表面102。衬底10包含玻璃、硅、SiO2，或其组合。在一些实施例中，衬底10由玻璃材料构成，并且衬底10的厚度小于约300μm。
参考图5B，支撑膜42安置于衬底10的表面102上，并且支撑膜44安置于衬底10的表面101上。支撑膜42及44可包含聚合物材料；然而，可另外或替代地使用其它合适的材料。支撑膜42具有表面421及与表面421相对的表面422。支撑膜44具有表面441及与表面441相对的表面442。
参考图5C，在一些实施例中，通过喷砂技术移除衬底10及支撑膜42及44的一部分以形成通孔70。通孔70穿透衬底10及支撑膜42及44。在一些实施例中，通孔70通过喷砂技术，而不是钻孔技术形成。通孔70包含衬底10的侧壁101s、支撑膜44的侧壁441s及支撑膜42的侧壁421s。
参考图5D，互连结构80'安置于支撑膜44的表面441及支撑膜42的表面422上。互连结构80'还覆盖衬底10的侧壁101s、支撑膜44的侧壁441s及支撑膜42的侧壁421s。互连结构80'可包含晶种层。在一些实施例中，互连结构80'可包含，例如，钛-铜(Ti-Cu)合金或另一合适的金属或金属合金，或其组合。
参考图5E，移除互连结构80'的一部分。图案化光阻层74安置于支撑膜44的表面441的一部分及支撑膜42的表面422的一部分上。在一些实施例中，图案化光阻层74可包含正光阻剂，或可由正光阻剂形成。
参考图5F，通过电镀增加互连结构80'的厚度。在电镀之后，获得互连结构80。互连结构80包含或界定通孔811。举例来说，互连结构80可包含铜，或其它金属，或金属合金，或其它导电材料。互连结构80覆盖支撑膜44的顶部表面441并且覆盖支撑膜42的底部表面422。
参考图5G，绝缘层50被填充在通孔811内并且覆盖互连结构80、支撑膜44的顶部表面441的一部分及支撑膜42的底部表面422的一部分。在一些实施例中，绝缘层50可包含ABF；然而，可另外或替代地使用其它合适的材料。接下来，导电连接件78安置于互连结构80上以获得图2A的半导体装置封装2。
在图5F中的步骤之后参考图5H，如果图5F中的通孔811通过电镀完全填充，那么在互连结构80中不存在通孔。接下来，导电连接件78安置于互连结构80上以获得图2B的半导体装置封装3。
如本文中所使用，术语“大致”、“基本上”、“实质”及“约”用于描述及解释小的变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。举例来说，当结合数值使用时，术语可指小于或等于数值的±10％的变化，例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。因此，参考两个值“大致相等”的术语可指两个值的比率处于0.9与1.1之间的范围内并包含0.9及1.1。
此外，有时在本文中以范围格式呈现量、比率及其它数值。应理解，此范围格式是为了便利及简洁而使用，且应灵活地理解，不仅包含明确地指定为范围极限的数值，而且包含涵盖于那个范围内的所有个别数值或子范围，如同明确地指定每一数值及子范围一般。
如果两个表面之间的位移不超过0.5μm、不超过1μm、不超过5μm、不超过10μm或不超过15μm，那么可认为这两个表面或侧面是对齐的。在一些实施例的描述中，提供于另一组件“上”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。
尽管已参考本发明的特定实施例描述并说明本发明，但这些描述及说明并不限制本发明。本领域技术人员应理解，可在不脱离如由所附权利要求书界定的本发明的真实精神及范围的情况下，作出各种改变且取代等效物。所述图示可能未必按比例绘制。由于制造工艺及公差，本发明中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书及图式视为说明性的而非限制性的。可进行修改，以使特定情形、材料、物质组成、方法或工艺适宜于本发明的目标、精神及范围。所有此类修改既定在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序及分组并非本发明的限制。

Claims (20)

1.一种半导体装置封装，其包括：
衬底，所述衬底具有第一侧壁、第一表面及与所述第一表面相对的第二表面；
第一绝缘层，所述第一绝缘层处于所述衬底的所述第一表面上并且具有第二侧壁，其中所述第一绝缘层具有第一表面及邻近于所述衬底且与所述第一绝缘层的所述第一表面相对的第二表面；
支撑膜，所述支撑膜处于所述衬底的所述第二表面上并且具有第三侧壁，其中所述支撑膜具有邻近于所述衬底的第一表面及与所述支撑膜的所述第一表面相对的第二表面；及
互连结构，所述互连结构通过所述第一绝缘层及所述支撑膜从所述第一绝缘层的所述第一表面延伸到所述支撑膜的所述第二表面，所述互连结构覆盖所述第一、第二及第三侧壁。
2.根据权利要求1所述的半导体装置封装，其中所述第一绝缘层的所述第一表面是顶部表面且所述互连结构覆盖所述第一绝缘层的所述顶部表面，并且所述支撑膜的所述第二表面是底部表面且所述互连结构覆盖所述支撑膜的所述底部表面。
3.根据权利要求2所述的半导体装置封装，其进一步包括穿透所述衬底、所述第一绝缘层及所述支撑膜的第二绝缘层，其中所述第二绝缘层覆盖所述互连结构、所述第一绝缘层的所述顶部表面的一部分及所述支撑膜的所述底部表面的一部分。
4.根据权利要求1所述的半导体装置封装，其进一步包括安置于所述衬底的所述第一表面上且连接到所述互连结构的无源组件层。
5.根据权利要求1所述的半导体装置封装，其中所述衬底包括玻璃材料。
6.根据权利要求1所述的半导体装置封装，其中所述衬底的厚度小于约300微米(μm)。
7.根据权利要求1所述的半导体装置封装，其中所述第一绝缘层包括第一绝缘材料且所述支撑膜包括第二绝缘材料，并且所述第一绝缘材料不同于所述第二绝缘材料。
8.一种半导体装置封装，其包括：
衬底，所述衬底具有第一侧壁、第一表面及与所述第一表面相对的第二表面；
第一支撑膜，所述第一支撑膜处于所述衬底的所述第二表面上并且具有底部表面及第二侧壁；
第二支撑膜，所述第二支撑膜处于所述衬底的所述第一表面上并且具有顶部表面及第三侧壁；以及
互连结构，所述互连结构通过所述第一支撑膜及所述第二支撑膜从所述第二支撑膜的所述顶部表面延伸到所述第一支撑膜的所述底部表面，所述互连结构覆盖所述第一、第二及第三侧壁。
9.根据权利要求8所述的半导体装置封装，其中所述互连结构覆盖所述第二支撑膜的所述顶部表面及所述第一支撑膜的所述底部表面。
10.根据权利要求9所述的半导体装置封装，其进一步包括安置于所述第二支撑膜的所述顶部表面上且连接到所述互连结构的无源组件层。
11.根据权利要求9所述的半导体装置封装，其进一步包括绝缘层，其中所述绝缘层的一部分穿透所述衬底、所述第一支撑膜及所述第二支撑膜，其中所述绝缘层覆盖所述互连结构、所述第一支撑膜的所述底部表面的一部分及所述第二支撑膜的所述顶部表面的一部分。
12.根据权利要求11所述的半导体装置封装，其中所述绝缘层的所述部分由所述互连结构包围。
13.根据权利要求8所述的半导体装置封装，其中所述衬底包括玻璃材料。
14.根据权利要求8所述的半导体装置封装，其中所述衬底的厚度小于约300μm。
15.根据权利要求8所述的半导体装置封装，其中所述第一支撑膜及所述第二支撑膜包括相同绝缘材料。
16.一种用于制造半导体装置封装的方法，其包括：
提供衬底，所述衬底具有侧壁、第一表面及与所述第一表面相对的第二表面；
将支撑膜安置于所述衬底的所述第二表面上；
将第一绝缘层安置于所述衬底的所述第一表面上；
形成穿透所述衬底、所述第一绝缘层及所述支撑膜的通孔，其中所述通孔由所述衬底的所述侧壁、所述第一绝缘层的侧壁及所述支撑膜的侧壁界定；及
安置覆盖所述衬底、所述第一绝缘层及所述支撑膜的所述侧壁的互连结构。
17.根据权利要求16所述的方法，其中所述第一绝缘层具有顶部表面且所述互连结构覆盖所述第一绝缘层的所述顶部表面，并且所述支撑膜具有底部表面且所述互连结构覆盖所述支撑膜的所述底部表面。
18.根据权利要求16所述的方法，其进一步包括将无源组件层安置于所述衬底的所述第一表面上，其中所述无源组件层连接到所述互连结构。
19.根据权利要求16所述的方法，其中所述衬底包括玻璃材料。
20.根据权利要求16所述的方法，其中所述衬底的厚度小于约300μm。
CN201810154963.5A 2017-06-08 2018-02-23 半导体装置封装 Pending CN109037160A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/618,084 2017-06-08
US15/618,084 US10304765B2 (en) 2017-06-08 2017-06-08 Semiconductor device package

Publications (1)

Publication Number Publication Date
CN109037160A true CN109037160A (zh) 2018-12-18

Family

ID=64564265

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810154963.5A Pending CN109037160A (zh) 2017-06-08 2018-02-23 半导体装置封装

Country Status (2)

Country Link
US (1) US10304765B2 (zh)
CN (1) CN109037160A (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11587881B2 (en) * 2020-03-09 2023-02-21 Advanced Semiconductor Engineering, Inc. Substrate structure including embedded semiconductor device
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
US11942398B2 (en) * 2021-08-30 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having at least one via including concave portions on sidewall

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1333570A (zh) * 2000-07-11 2002-01-30 精工爱普生株式会社 光元件及其制造方法和电子装置
CN103258803A (zh) * 2012-02-15 2013-08-21 日月光半导体制造股份有限公司 半导体元件及其制造方法
US20150228569A1 (en) * 2014-02-07 2015-08-13 Marvell World Trade Ltd. Method and apparatus for improving the reliability of a connection to a via in a substrate
CN105261611A (zh) * 2015-10-15 2016-01-20 矽力杰半导体技术(杭州)有限公司 芯片的叠层封装结构及叠层封装方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
JP2002373957A (ja) * 2001-06-14 2002-12-26 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US8409970B2 (en) 2005-10-29 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of making integrated passive devices
US8124490B2 (en) 2006-12-21 2012-02-28 Stats Chippac, Ltd. Semiconductor device and method of forming passive devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1333570A (zh) * 2000-07-11 2002-01-30 精工爱普生株式会社 光元件及其制造方法和电子装置
CN103258803A (zh) * 2012-02-15 2013-08-21 日月光半导体制造股份有限公司 半导体元件及其制造方法
US20150228569A1 (en) * 2014-02-07 2015-08-13 Marvell World Trade Ltd. Method and apparatus for improving the reliability of a connection to a via in a substrate
CN105261611A (zh) * 2015-10-15 2016-01-20 矽力杰半导体技术(杭州)有限公司 芯片的叠层封装结构及叠层封装方法

Also Published As

Publication number Publication date
US20180358290A1 (en) 2018-12-13
US10304765B2 (en) 2019-05-28

Similar Documents

Publication Publication Date Title
CN109037160A (zh) 半导体装置封装
CN110600386B (zh) 半导体器件封装
TWI576927B (zh) 半導體裝置及其製造方法
CN109216309B (zh) 半导体封装装置及其制造方法
CN104576517B (zh) 平衡有虚设铜图案的嵌入pcb单元表面的半导体器件和方法
US7514767B2 (en) Fan out type wafer level package structure and method of the same
US9224681B2 (en) CTE matched interposer and method of making
KR101997487B1 (ko) Ic 패키지용 고밀도 필름
CN106328632B (zh) 电子封装件及其制法
US20160189983A1 (en) Method and structure for fan-out wafer level packaging
KR20160149211A (ko) 집적 회로 패키지의 핸들 웨이퍼 내에의 전기 구성요소 제조
JP2017038075A (ja) エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ
CN104347528B (zh) 半导体封装件及其制法
CN109994389A (zh) 半导体封装结构及其制造方法
CN105140213A (zh) 一种芯片封装结构及封装方法
JP5588620B2 (ja) ウェーハ・レベル・パッケージ及びその形成方法
CN109037188A (zh) 半导体装置封装
TW201543622A (zh) 半導體封裝件及其製法與承載結構
TWI574333B (zh) 電子封裝件及其製法
CN109326574A (zh) 衬底结构、包含衬底结构的半导体封装和其制造方法
WO2020125155A1 (zh) 芯片的扇出型封装结构和封装方法
CN104766806B (zh) 晶圆三维集成的方法
CN104051399B (zh) 晶圆级芯片尺寸封装中间结构装置和方法
CN104412380B (zh) 半导体封装衬底、使用半导体封装衬底的封装系统及制造封装系统的方法
CN107452728A (zh) 集成图像传感器芯片及逻辑芯片的封装方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20181218