CN106328632B - 电子封装件及其制法 - Google Patents

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Abstract

本申请涉及一种电子封装件及其制法，该电子封装件包括：第一线路结构、设于该第一线路结构表面上的第一电子元件、包覆所述第一电子元件的第一封装层、形成于该第一线路结构表面上的第一导电元件、以及包覆该些第一电子元件与该第一导电元件的第一封装层，且令该第一导电元件外露于该第一封装层。通过直接将高I/O功能的电子元件接置于该线路结构上，因而不需使用一含核心层的封装基板，故可减少该电子封装件的厚度。

Description

电子封装件及其制法
技术领域
本发明涉及一种电子封装件，尤指一种具轻薄短小化的电子封装件及其制法。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。目前应用于芯片封装领域的技术，例如芯片尺寸构装(Chip Scale Package，简称CSP)、芯片直接贴附封装(Direct Chip Attached，简称DCA)或多芯片模组封装(Multi－Chip Module，简称MCM)等覆晶型态的封装模组、或将芯片立体堆迭化整合为三维积体电路(3D IC)芯片堆迭技术等。
图1为现有3D芯片堆迭的半导体封装件1的剖面示意图。如图1所示，提供一硅中介板(Through Silicon interposer，简称TSI)10，该硅中介板10具有相对的置晶侧10a与转接侧10b、及连通该置晶侧10a与转接侧10b的多个导电硅穿孔(Through-silicon via，简称TSV)100，且该转接侧10b上具有多个线路重布层(Redistribution layer，简称RDL)101。将间距较小的半导体芯片19的电极垫190是藉由多个焊锡凸块102电性结合至该置晶侧10a上，再以底胶192包覆该些焊锡凸块102，且形成封装胶体18于该硅中介板10上，以覆盖该半导体芯片19。于该线路重布层101上藉由多个如凸块的导电元件103电性结合间距较大的封装基板17的焊垫170，并以底胶172包覆该些导电元件103。
制作该半导体封装件1时，通过先将该半导体芯片19置放于该硅中介板10上，再将该硅中介板10以该些导电元件103接置于该封装基板17上，之后形成该封装胶体18。
惟，现有半导体封装件1的制法中，使用该硅中介板10作为该半导体芯片19与该封装基板17之间讯号传递的介质，因需具备一定深宽比的控制(即该导电硅穿孔100的深宽比为100um/10um)，才能制作出适用的硅中介板10，因而往往需耗费大量制程时间及化学药剂的成本，进而提高制程难度及制作成本。
此外，该封装基板17具有含玻纤材料的核心层，致使该封装基板17厚度相当厚，因而不利于产品的轻薄短小化。
又，当该半导体芯片19具有细线宽线距的高I/O数时，则需加大该硅中介板10的面积，因而相对应的封装基板17的面积也需加大，故不利于产品的轻薄短小化。
因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺失，本发明提供一种电子封装件及其制法，可减少该电子封装件的厚度。
本发明的电子封装件，包括：第一线路结构，其具有相对的第一表面及第二表面；第一电子元件，其设于该第一线路结构的第一表面上；第一导电元件，其形成于该第一线路结构的第一表面上；以及第一封装层，其形成于该第一线路结构的第一表面上，以包覆该些第一电子元件与该第一导电元件，且令该第一导电元件外露于该第一封装层。
本发明还提供一种电子封装件的制法，其包括：提供一具有相对的第一表面及第二表面的第一线路结构；形成第一导电元件于该第一线路结构的第一表面上，且设置多个第一电子元件于该第一线路结构的第一表面上；以及形成第一封装层于该第一线路结构的第一表面上，以包覆该些第一电子元件与该第一导电元件，且令该第一导电元件外露于该第一封装层。
前述的电子封装件及其制法中，还包括形成第一金属层于该第一封装层上。例如，该第一金属层接触该第一导电元件。
前述的电子封装件及其制法中，还包括形成第二线路结构于该第一线路结构的第二表面上；形成第二导电元件于该第二线路结构上，且设置多个第二电子元件于该第二线路结构上；以及形成第二封装层于该第二线路结构上，以包覆该些第二电子元件与该第二导电元件，且令该第二导电元件外露于该第二封装层。还包括形成第二金属层于该第二封装层上，且该第二金属层接触该第二导电元件。还包括形成导体墙于该第二线路结构上，使该第二封装层包覆该导体墙，且该导体墙外露于该第二封装层。又，该第二线路结构的部分结构外露于该第二封装层。另包括对该第一电子元件、第一导电元件、第一与第二线路结构进行电性测试。
前述的电子封装件及其制法中，还包括形成导体墙于该第一线路结构的第一表面上，使该第一封装层包覆该导体墙，且该导体墙外露于该第一封装层。
另外，前述的电子封装件及其制法中，该第一线路结构的部分结构外露于该第一封装层。
由上可知，本发明的电子封装件及其制法，主要藉由直接将高I/O功能的第一电子元件接置于该第一线路结构上，因而不需使用一含核心层的封装基板，故可减少该电子封装件的厚度。
此外，该电子封装件可形成有第一与第二线路结构，故于该电子封装件的结构中，其上、下两侧皆可接置电子元件，因而能缩小该电子封装件的面积。
附图说明
图1为现有半导体封装件的剖面示意图；
图2A至图2H为本发明的电子封装件的制法的第一实施例的剖面示意图；其中，图2G’为图2G的上视平面图，图2H’为图2H的下视平面图；
图3A至图3E为本发明的电子封装件的制法的第二实施例的剖面示意图；
图4为本发明的电子封装件的另一实施例的剖面示意图；以及
图4’为图4的上视平面图。
符号说明
1 半导体封装件
10 硅中介板
10a 置晶侧
10b 转接侧
100 导电硅穿孔
101,211,241,241’,441 线路重布层
102,231 焊锡凸块
103 导电元件
17 封装基板
170 焊垫
172,192 底胶
18 封装胶体
19 半导体芯片
190 电极垫
2,4 电子封装件
20,30 承载件
200,300 结合层
21 第一线路结构
21a 第一表面
21b 第二表面
210,240 介电层
22,22’ 第一导电元件
23,23’ 第一电子元件
230 结合材
24,44 第二线路结构
25,25’ 第二电子元件
26,26’ 第二导电元件
27,47 导体墙
28a,28a’ 第一封装层
28b,28b’ 第二封装层
29a 第一金属层
29b 第二金属层
290 片部
291 天线部
292 电性接触垫
293 接点
301 离形层
302 保护层
31 承载板
310 绝缘层。
具体实施方式
以下藉由特定的具体实施例说明本发明的实施方式，熟悉此技艺的人士可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技艺的人士的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2H为本发明的电子封装件2的制法的第一实施例的剖面示意图。
如图2A所示，提供一设有第一线路结构21的承载件20。
于本实施例中，该承载件20为半导体板体，例如硅晶圆(Si wafer)或玻璃，且该承载件20上具有一结合层200，以结合该第一线路结构21。例如，该结合层200为热化二氧化硅层(thermal SiO2layer)、离形层或保护层。于本实施例中，该承载件20为硅晶圆，而该结合层200为热化二氧化硅层。
此外，该第一线路结构21具有相对的第一表面21a与第二表面21b，并以该第二表面21b结合于该结合层200上，且该第一线路结构21包含至少一介电层210及形成于该介电层210上的线路重布层211(Redistribution layer，简称RDL)。
如图2B所示，设置多个第一电子元件23,23’于该第一线路结构21的第一表面21a上，且形成至少一第一导电元件22于该第一线路结构21的第一表面21a上；接着，形成第一封装层28a于该结合层200与该第一线路结构21的第一表面21a上，以包覆该些第一电子元件23,23’与第一导电元件22。
于本实施例中，该第一电子元件23,23’为主动元件、被动元件或其组合者，其中，该主动元件为例如半导体芯片，而该被动元件为例如电阻、电容及电感。
此外，该第一电子元件23,23’以覆晶方式电性连接该第一线路结构21。具体地，该第一电子元件23藉由多个焊锡凸块231电性结合至该第一线路结构21的线路重布层211上，且该第一电子元件23’也可以如底胶的结合材230固定于该第一线路结构21的第一表面21a上。或者，该第一电子元件23,23’也可以打线方式电性连接该第一线路结构21。
又，该第一导电元件22是以打线制程所形成的焊线，故该第一导电元件22呈现拱形体，即弧线状。然而，该第一导电元件也可为导电柱。
另外，形成该第一封装层28a的材质为聚酰亚胺(polyimide，简称PI)、干膜(dryfilm)、环氧树脂(expoxy)或封装材。
如图2C所示，先研磨移除该承载件20的大部分材质，再清除剩余该承载件20的材质，而保留该结合层200。
于本实施例中，该结合层200作为止蚀层，故可利用蚀刻方式清除剩余的承载件20。
如图2D所示，形成第二线路结构24于该第一线路结构21的第二表面21b上。接着，对该第一电子元件23,23’、第一导电元件22、第一与第二线路结构21,24进行电性测试。
于本实施例中，该第二线路结构24包含至少一介电层240及形成于该介电层240上的线路重布层241。
此外，部分线路重布层241’延伸至该结合层200中。具体地，为先形成介电层240于该结合层200上，再形成盲孔于该介电层240与该结合层200中，之后形成该线路重布层241’于该介电层240上与该盲孔中。
又，可先接置便宜的第一电子元件23,23’(芯片及被动元件)后，再进行线路测试，待确认第一与第二线路结构21,24正常后，再接置良好裸晶粒(Known Good Die，简称KGD)，即后述的第二电子元件25,25’，以防止最终封装件发生良率不佳的问题。
如图2E所示，形成至少一第二导电元件26于该第二线路结构24上，再设置多个第二电子元件25,25’于该第二线路结构24上；接着，形成第二封装层28b于该第二线路结构24上，以包覆该些第二电子元件25,25’与第二导电元件26。
于本实施例中，该第二电子元件25,25’为主动元件、被动元件或其组合者，其中，该主动元件为例如半导体芯片，而该被动元件为例如电阻、电容及电感。例如，该第二电子元件25,25’是以覆晶方式电性连接该第二线路结构24。当然，该第二电子元件25,25’也可以打线方式电性连接该第二线路结构24。
此外，该第二导电元件26是以打线制程所形成的焊线，故该第二导电元件26呈现拱形体，即弧线状。然而，该第二导电元件也可为导电柱。
又，该第二封装层28b的材质与该第一封装层28a的材质为相同或不相同，且形成该第二封装层28b的材质为聚酰亚胺(polyimide，简称PI)、干膜(dry film)、环氧树脂(expoxy)或封装材。
另外，于设置该些第二电子元件25,25’前，还形成至少一导体墙27(如金属材)于该第二线路结构24上，且该第二封装层28b包覆该导体墙27。
如图2F所示，于该第二封装层28b上进行整平制程，使部分该第二电子元件25的表面与该导体墙27的端面外露于该第二封装层28b’的表面。
于本实施例中，是以研磨方式移除该第二封装层28b的部分材质，且同时移除部分该第二电子元件28的材质与该导体墙27的材质。
此外，于移除该第二封装层28b的部分材质时，还同时移除该第二导电元件26的部分材质，使该第二导电元件26’变成两条线段，且该第二导电元件26’的端面外露于该第二封装层28b’的表面。
如图2G所示，形成第二金属层29b于该第二封装层28b’上，且该第二金属层29b接触部分该第二电子元件25的表面、该导体墙27与第二导电元件26’。
于本实施例中，该第二金属层29b为图案化线路层，其包含片部290与天线部291，如图2G’所示。具体地，该片部290接触该第二电子元件25与该导体墙27以供作为散热与屏蔽之用，且该天线部291接触该些第二导电元件26’。
此外，于图2D至图2G的制程中，是以第一封装层28a作为承载件，以省用其它额外承载件。
如图2H所示，于该第一封装层28a上进行整平制程，使部分该第一电子元件23的表面外露于该第一封装层28a’的表面，且形成第一金属层29a于该第一封装层28a’上。
于本实施例中，移除该第一封装层28a的部分材质时，同时移除部分该第一电子元件23的材质。
此外，于移除该第一封装层28a的部分材质时，还同时移除该第一导电元件22的部分材质，使该第一导电元件22’变成两条线段，且该第一导电元件22’的端面外露于该第一封装层28a’的表面。
又，该第一金属层29a为图案化线路层，其包含多个电性接触垫292与多个接点293，如图2H’所示，该电性接触垫292接触该些第一导电元件22’。
图3A至图3E为本发明的电子封装件2的制法的第二实施例的剖面示意图。本实施例与第一实施例的方式大致相同，主要差异在于先后顺序的不同，故以下仅详述相异处，而相同处不再赘述。
如图3A所示，接续图2B的制程，于该第一封装层28a上进行整平制程，使部分该第一电子元件23的表面外露于该第一封装层28a’的表面，再形成第一金属层29a于该第一封装层28a’上。
于本实施例中，图3A的制程的具体方式可参考上述图2H的相关说明。
此外，该承载件30为玻璃，且该结合层300为离形层301与保护层302相迭而构成，且形成该保护层302的材质为聚对二唑苯(Polybenzoxazole，简称PBO)。
又，该第一线路结构21的部分线路重布层可形成于该保护层302中(图未示)。例如，形成盲孔于该离形层301与保护层302中，再形成该线路重布层于该保护层302上与该盲孔中。
如图3B所示，设置一承载板31于该第一封装层28a’上。
于本实施例中，该承载板31藉由绝缘层310(如粘胶)结合于该第一封装层28a’上，且该绝缘层310包覆该第一金属层29a。
如图3C所示，利用离形层301移除该承载件30，使该结合层300仅剩该保护层302保留于该第一线路结构21上。
如图3D所示，进行上述图2D至图2G所示的制程，且具体方式可参考上述图2D至图2G的相关说明。
如图3E所示，移除该承载板31及该绝缘层310，以形成如图2H所示的电子封装件2。
图4及图4’为本发明的电子封装件4的另一实施例的示意图。以下仅详细说明本实施例与上述实施例的差异处，两者的相同处将省略或简述。
如图4所示，该第二封装层28b’未覆盖部分该第二线路结构44，使部分线路重布层441外露于该第二封装层28b’。
于本实施例中，外露的线路重布层441为排线，以作为延伸出的电性接点，以供该电子封装件4以插卡方式与其它电子装置直接电性连结。
此外，还可形成至少一导体墙47(如金属材)于该第一线路结构21的第一表面21a上，且该第一封装层28a’包覆该导体墙47，但该导体墙47的端面外露于该第一封装层28a’的表面。
又，该第一线路结构21的部分线路重布层也可外露于该第一封装层28a’(图未示)，以作为延伸出的电性接点，以供该电子封装件以插卡方式与其它电子装置直接电性连结。
本发明的制法中，藉由直接将高I/O功能的电子元件(第一与第二电子元件23,23’,25,25’)接置于该第一与第二线路结构21,24上，因而不需使用一含核心层的封装基板，故可减少该电子封装件2,4的厚度。
此外，该电子封装件2,4形成有第一与第二线路结构21,24，故于该电子封装件2,4的结构中，其上、下两侧皆可接置电子元件(第一与第二电子元件23,23’,25,25’)，因而能缩小该电子封装件2,4的面积。
本发明提供一种电子封装件2,4，包括：第一线路结构21、第一电子元件23,23’、第一封装层28a’、第一金属层29a、第二线路结构24、第二电子元件25,25’、第二封装层28b’以及第二金属层29b。
所述的第一线路结构21具有相对的第一表面21a及第二表面21b。
所述的第一电子元件23,23’设于该第一线路结构21的第一表面21a上。
所述的第一封装层28a’形成于该第一线路结构21的第一表面21a上，以包覆该些第一电子元件23,23’。
所述的第一金属层29a形成于该第一封装层28a’上并接触该第一电子元件23。
所述的第二线路结构24形成于该第一线路结构21的第二表面21b上。
所述的第二电子元件25,25’设于该第二线路结构24上。
所述的第二封装层28b’形成于该第二线路结构24上，以包覆该些第二电子元件25,25’。
所述的第二金属层29b形成于该第二封装层28b’上并接触该第二电子元件25。
于一实施例中，该电子封装件2,4还包括第一导电元件22’，其形成于该第一线路结构21的第一表面21a上，使该第一封装层28a’包覆该第一导电元件22’，且该第一导电元件22’外露于该第一封装层28a’。
于一实施例中，该电子封装件2,4还包括第二导电元件26’，其形成于该第二线路结构24上，使该第二封装层28b’包覆该第二导电元件26’，且该第二导电元件26’外露于该第二封装层28b’。
于一实施例中，该电子封装件2,4还包括导体墙27，其形成于该第二线路结构24上，使该第二封装层28b’包覆该导体墙27，且该导体墙27外露于该第二封装层28b’。
于一实施例中，该电子封装件4还包括导体墙47，其形成于该第一线路结构21上，使该第一封装层28a’包覆该导体墙47，且该导体墙47外露于该第一封装层28a’。
于一电子封装件4的实施例中，该第二线路结构44的部分结构外露于该第二封装层28b’。
综上所述，本发明的电子封装件及其制法，通过直接将高I/O功能的电子元件接置于该第一与第二线路结构上，因而不需使用一含核心层的封装基板，故可减少该电子封装件的厚度。
此外，该电子封装件形成有第一与第二线路结构，故于该电子封装件的结构中，其上、下两侧皆可接置电子元件，因而能缩小该电子封装件的面积。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟习此项技艺的人士均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (25)

1.一种电子封装件，其特征为，该电子封装件包括：
第一线路结构，其具有相对的第一表面及第二表面，其中，该第一线路结构具有多层第一重布层；
第一电子元件，其设于并直接结合该第一线路结构的第一表面上；
第一导电元件，其形成于该第一线路结构的第一表面上；
第一封装层，其形成于该第一线路结构的第一表面上，以包覆该些第一电子元件与该第一导电元件，且令该第一导电元件外露于该第一封装层；
结合层，其形成于该第二表面上；
第二线路结构，其以介电层直接接触而形成于该结合层上，且该介电层与结合层中形成有盲孔，其中，该第二线路结构具有至少一第二重布层，且该第二重布层形成于该盲孔中以电性连接该多层第一重布层；
第二电子元件，其设于该第二线路结构上；以及
第二封装层，其形成于该第二线路结构上，以包覆该些第二电子元件。
2.如权利要求1所述的电子封装件，其特征为，该电子封装件还包括第一金属层，其形成于该第一封装层上。
3.如权利要求2所述的电子封装件，其特征为，该第一金属层接触该第一导电元件。
4.如权利要求1所述的电子封装件，其特征为，该电子封装件包括：第二导电元件，其形成于该第二线路结构上。
5.如权利要求4所述的电子封装件，其特征为，该电子封装件还包括第二金属层，其形成于该第二封装层上。
6.如权利要求5所述的电子封装件，其特征为，该第二金属层接触该第二导电元件。
7.如权利要求4所述的电子封装件，其特征为，该电子封装件还包括导体墙，其形成于该第二线路结构上，使该第二封装层包覆该导体墙。
8.如权利要求7所述的电子封装件，其特征为，该导体墙外露于该第二封装层。
9.如权利要求4所述的电子封装件，其特征为，该第二线路结构的部分结构外露于该第二封装层。
10.如权利要求1所述的电子封装件，其特征为，电子封装件包括导体墙，其形成于该第一线路结构的第一表面上，使该第一封装层包覆该导体墙。
11.如权利要求10所述的电子封装件，其特征为，该导体墙外露于该第一封装层。
12.如权利要求1所述的电子封装件，其特征为，该第一线路结构的部分结构外露于该第一封装层。
13.一种电子封装件的制法，其特征为，该制法包括：
提供一设有第一线路结构的承载件，该承载件上具有一结合层，以结合该第一线路结构，该第一线路结构具有相对的第一表面及第二表面，并以该第二表面结合于该结合层，其中，该第一线路结构具有多层第一重布层；
形成第一导电元件于该第一线路结构的第一表面上，且设置多个第一电子元件直接结合于该第一线路结构的第一表面上；
形成第一封装层于该第一线路结构的第一表面上，以包覆该些第一电子元件与该第一导电元件，且令该第一导电元件外露于该第一封装层；
移除该承载件而保留该结合层；
形成第二线路结构，其以介电层直接接触而形成于该结合层上并直接接触于该第一线路结构的第二表面上，且于该介电层与结合层中形成盲孔，其中，该第二线路结构具有至少一第二重布层，且该第二重布层形成于该盲孔中以电性连接该多层第一重布层；
设置多个第二电子元件于该第二线路结构上；以及
形成第二封装层于该第二线路结构上，以包覆该些第二电子元件。
14.如权利要求13所述的电子封装件的制法，其特征为，该制法还包括形成第一金属层于该第一封装层上。
15.如权利要求14所述的电子封装件的制法，其特征为，该第一金属层接触该第一导电元件。
16.如权利要求13所述的电子封装件的制法，其特征为，该制法包括：形成第二导电元件于该第二线路结构上。
17.如权利要求16所述的电子封装件的制法，其特征为，该制法包括形成第二金属层于该第二封装层上。
18.如权利要求17所述的电子封装件的制法，其特征为，该第二金属层接触该第二导电元件。
19.如权利要求16所述的电子封装件的制法，其特征为，该制法还包括形成导体墙于该第二线路结构上，使该第二封装层包覆该导体墙。
20.如权利要求19所述的电子封装件的制法，其特征为，该导体墙外露于该第二封装层。
21.如权利要求16所述的电子封装件的制法，其特征为，该第二线路结构的部分结构外露于该第二封装层。
22.如权利要求16所述的电子封装件的制法，其特征为，该制法还包括对该第一电子元件、第一导电元件、第一与第二线路结构进行电性测试。
23.如权利要求13所述的电子封装件的制法，其特征为，该制法还包括形成导体墙于该第一线路结构的第一表面上，使该第一封装层包覆该导体墙。
24.如权利要求23所述的电子封装件的制法，其特征为，该导体墙外露于该第一封装层。
25.如权利要求13所述的电子封装件的制法，其特征为，该第一线路结构的部分结构外露于该第一封装层。
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