KR20160149211A - 집적 회로 패키지의 핸들 웨이퍼 내에의 전기 구성요소 제조 - Google Patents

집적 회로 패키지의 핸들 웨이퍼 내에의 전기 구성요소 제조 Download PDF

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KR20160149211A
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capacitor
handle wafer
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량 왕
홍 선
라즈시 캇카르
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인벤사스 코포레이션
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    • H01L2924/16153—Cap enclosing a plurality of side-by-side cavities [e.g. E-shaped cap]

Abstract

집적 회로 패키지를 제조하기 위한 방법은 공동을 한정하는 제1 영역을 갖는 핸들 웨이퍼를 제공하는 단계를 포함한다. 커패시터가 제1 영역 내에 형성된다. 커패시터는 각각 한 쌍의 전도성 패드들 중 하나에 결합되는 한 쌍의 전극을 갖고, 전도성 패드들 중 적어도 하나는 핸들 웨이퍼의 하부 표면 상에 배치된다. 전도성 패드 및 적어도 하나의 반도체 다이가 그 상에 배치되는 상부 표면을 갖는 인터포저가 또한 제공된다. 다이는 인터포저의 재배선 층(RDL)에 전기전도성으로 결합되는 집적 회로를 갖는다. 핸들 웨이퍼의 하부 표면은 다이가 공동 아래에 또는 공동 내에 배치되고 핸들 웨이퍼의 전기전도성 패드가 금속간 접합으로 인터포저의 전기전도성 패드에 접합되도록 인터포저의 상부 표면에 접합된다.

Description

집적 회로 패키지의 핸들 웨이퍼 내에의 전기 구성요소 제조{MAKING ELECTRICAL COMPONENTS IN HANDLE WAFERS OF INTEGRATED CIRCUIT PACKAGES}
본 개시 내용은 일반적으로 "핸들 웨이퍼(handle wafer)"를 가진 집적 회로 패키지(integrated circuit package)를 제조하는 것에 관한 것으로, 보다 상세하게는, 그러한 패키지의 핸들 웨이퍼 내에 커패시터(capacitor)와 같은 별개의 전기 구성요소를 제조하는 것에 관한 것이다.
집적 회로(IC) 패키지의 "웨이퍼 레벨(wafer level)" 또는 "웨이퍼 스케일(wafer scale)" 제조가 생성되는 패키지의 크기와 비용의 수반되는 감소와 함께, 주로 그러한 제조 기술이 제공하는 규모의 경제(economy of scale)로 인해, 최근에 확산되었다.
그러한 IC 패키지 및 그들을 제조하기 위한 방법의 예가 예컨대, 그 전체 개시 내용이 본 명세서에 참고로 포함되는, 2014년 3월 14일자로 출원된, 발명의 명칭이 "공동을 가진 기판에 의해 보호되는 집적 회로 및 제조 방법(Integrated Circuits Protected by Substrates with Cavities, and Methods of Manufacture)"인, 에이치. 센(H. Shen) 등에 의한 공동 소유의 미국 특허 출원 제14/214,365호에서 확인될 수 있다.
그러한 패키지의 단지 많은 가능한 실시예 중 하나에서, 다수의 유사한 패키지를 포함하는 2개의 웨이퍼의 샌드위치(sandwich)로부터 커팅되거나 "개별화(singulated)"되는 패키지는 각각 하나 이상의 집적 회로(IC)를 포함하는 하나 이상의 반도체 다이(die) 또는 칩(chip)(패키징되거나 패키징되지 않을 수 있음)이 그 상에 배치되는 상부 표면을 갖는, 때때로 "인터포저 웨이퍼(interposer wafer)"로 지칭되는 배선 기판 웨이퍼(wiring substrate wafer)의 일부분을 포함할 수 있다. 인터포저는 IC가 그에 다양하게 전기전도성으로 접속되는, 예컨대 "재배선 층(redistribution layer)"(RDL) 형태의 전기전도성 트레이스(trace)의 패턴을 포함할 수 있다. 인터포저는 또한 그의 표면 상에 또는 그의 두께 내에 형성되는, "트렌치 커패시터(trench capacitor)"와 같은 별개의 전기 구성요소를 포함할 수 있다.
IC 패키지는 그의 하부 표면 내에 하나 이상의 공동(cavity)을 포함하는 "핸들 웨이퍼"의 일부분을 추가로 포함할 수 있다. 핸들 웨이퍼의 하부 표면은 반도체 다이가 핸들 웨이퍼의 공동 내에 보호되어 배치되도록 인터포저의 상부 표면에 접합될 수 있다. 따라서, 핸들 웨이퍼는 다이를 위한 보호 환경을 제공할 뿐만 아니라, 비교적 얇은, 가령 약 5×10-6 미터(5 μm) 정도의 두께인 인터포저 웨이퍼를 "취급(handling)"하기 위한, 또는 예컨대 화학적 기계적 평탄화(chemical mechanical planarization, CMP)에 의한 박화 작업 동안 인터포저 웨이퍼를 유지시키기 위한 편리한 메커니즘을 제공한다.
그러나, 그러한 패키지의 인터포저 웨이퍼가 실질적으로 얇게 제조될 때, 이것이 인터포저의 두께 내에 설치될 수 있는, 커패시터와 같은 별개의 전기 구성요소의 수직 높이 및 그에 따라 그들의 최대 표면적 또는 커패시턴스(capacitance)를 제한한다는 점에서 실제적인 문제가 발생한다.
따라서, 종래 기술의 전술한 그리고 다른 문제를 극복하는 방법 및 장치에 대한 오랫동안 느껴왔지만 아직 충족되지 않은 필요성이 존재한다.
본 발명의 실시예에 따르면, 별개의 전기 구성요소, 즉 커패시터를, 관련 제2 기판, 예를 들어 인터포저 웨이퍼 상에 실장되는 집적 회로 다이 또는 패키지를 내장하기 위한 공동을 또한 포함하는 집적 회로(IC) 패키지의 제1 기판, 예컨대 핸들 웨이퍼 내에 제조하기 위한 방법이 제공된다. 이러한 신규한 방법은 체적의 효율적인 사용 및 그에 따라 반도체 패키지의 크기의 감소 및 별개의 구성요소의 크기와 용량, 예컨대 커패시턴스의 최대화를 가능하게 한다.
일 실시예에서, 집적 회로 패키지를 제조하기 위한 방법은 제1 영역 및 제2 영역을 갖는 핸들 웨이퍼를 제공하는 단계를 포함하고, 제1 영역은 핸들 웨이퍼 내의 공동을 적어도 부분적으로 한정하고, 공동은 제2 영역을 한정한다. 커패시터가 핸들 웨이퍼의 제1 영역 내에 형성된다. 커패시터는 한 쌍의 전극들을 갖고, 각각의 전극은 한 쌍의 전기전도성 패드들 중 대응하는 전기전도성 패드에 전기전도성으로 결합된다. 이러한 패드들 중 적어도 하나는 핸들 웨이퍼의 제1 영역에서 핸들 웨이퍼의 하부 표면 상에 배치된다. 인터포저가 또한 제공된다. 인터포저는 전기전도성 패드 및 반도체 다이가 그 상에 배치되는 상부 표면을 갖는다. 반도체 다이는 반도체 다이 내부에 형성되는 집적 회로(IC)를 갖고, IC는 인터포저 상에 또는 인터포저 내에 배치되는 재배선 층(RDL)에 전기전도성으로 결합된다. 핸들 웨이퍼의 하부 표면은 반도체 다이가 공동 아래에 또는 공동 내에 배치되고 핸들 웨이퍼의 전기전도성 패드가 금속간 접합(metal-to-metal bond)으로 인터포저의 전기전도성 패드에 전기전도성으로 접합되도록 인터포저의 상부 표면에 접합된다.
다른 실시예에서, 집적 회로 패키지는 제1 영역 및 제2 영역을 갖는 제1 기판을 포함하고, 제1 영역은 기판 내의 공동을 적어도 부분적으로 한정하고, 공동은 제2 영역을 한정한다. 커패시터가 제1 기판의 제1 영역 내에 배치된다. 커패시터는 2개의 전기전도성 플레이트(plate)들 사이에 개재되는 유전체(dielectric)의 층을 포함한다. 2개의 전도성 플레이트들 각각은 한 쌍의 전기전도성 패드들 중 대응하는 전기전도성 패드에 전기전도성으로 결합되고, 전기전도성 패드들 중 적어도 하나는 제1 기판의 제1 영역에서 제1 기판의 하부 표면 상에 배치된다. 전기전도성 패드 및 반도체 다이가 그 상에 배치되는 상부 표면을 갖는 제2 기판이 제공된다. 반도체 다이는 반도체 다이 내부에 형성되는 집적 회로를 갖고, 집적 회로는 제2 기판 상에 또는 제2 기판 내에 배치되는 재배선 층(RDL)에 전기전도성으로 결합된다. 제1 기판의 하부 표면은 반도체 다이가 공동 아래에 또는 공동 내에 배치되고 제1 기판의 전기전도성 패드가 금속간 접합으로 제2 기판의 전기전도성 패드에 전기전도성으로 접합되도록 제2 기판의 상부 표면에 접합된다.
또 다른 실시예에서, 제2 기판은 제2 기판의 상부 표면 아래에 배치되는 적어도 하나의 커패시터를 추가로 포함할 수 있고, 커패시터는 한 쌍의 전기전도성 패드들 중 대응하는 전기전도성 패드에 전기전도성으로 결합되는 한 쌍의 전기전도성 플레이트들을 갖고, 전기전도성 패드들 중 적어도 하나는 제2 기판의 상부 표면 상에 배치되는 적어도 하나의 전기전도성 패드를 포함하고, 따라서 제1 기판의 커패시터의 상기 한 쌍의 전기전도성 플레이트들 중 하나는 제2 기판의 커패시터의 상기 한 쌍의 전기전도성 플레이트들 중 하나에 전기적으로 결합되고, 제1 기판의 커패시터는 제2 기판의 커패시터 위에 그리고 제2 기판의 커패시터와 적층 정렬되어(stacked alignment) 배치된다.
본 발명의 범주는 본 섹션에 참고로 포함되는, 이하에 첨부된 청구범위에 의해 한정된다. IC 패키지의 핸들 웨이퍼 내에 전기 구성요소를 제조하기 위한 신규한 방법 및 장치의 특징 및 이점의 더욱 완전한 이해가 아래에 제시되는 그의 일부 예시적인 실시예의 상세한 설명의 고려에 의해, 특히 그러한 고려가 유사한 도면 부호가 그의 각각의 도면들 중 하나 이상에 예시되는 유사한 요소를 식별하기 위해 사용되는, 아래에 간략히 기술되는 첨부 도면과 함께 이루어지면, 당업자에게 제공될 것이다.
도 1은 본 발명의 방법 및 장치가 유리하게 적용될 수 있는 유형의 집적 회로 패키지의 예시적인 실시예의 수직 단면도.
도 2는 본 발명에 따른 집적 회로 패키지의 예시적인 실시예의 수직 단면도.
도 3은 본 발명에 따른 집적 회로 패키지의 다른 예시적인 실시예의 수직 단면도.
도 4는 도 3의 집적 회로 패키지의 원으로 둘러싸인 부분의 별도의 확대도.
본 개시 내용은 전기 구성요소, 즉 금속-절연체-금속(metal-insulator-metal, MIM) 커패시터가 제2 관련 기판, 예컨대 인터포저 웨이퍼 상에 실장되는 집적 회로 다이 또는 패키지를 내장하기 위한 공동을 포함하는, 핸들 웨이퍼와 같은 제1 기판의 선택된 영역 내에 제조되는, 반도체 패키지를 제조하기 위한 방법의 실시예를 제공한다. 방법은 패키지 체적의 더욱 효율적인 사용 및 그에 따라 감소된 크기 및/또는 향상된 기능성의 반도체 패키지를 생성한다.
도 1은 본 발명의 방법 및 장치가 유리하게 적용될 수 있는, 위의 공동 소유의 미국 특허 출원 제14/214,365호에 개시된 유형의 IC 패키지(10)의 예시적인 실시예의 수직 단면도이다. 위에서 논의된 바와 같이, 패키지(10)는 제1 기판, 또는 "핸들 웨이퍼"(12) 및 제2 기판, 또는 "인터포저"(14)의 "샌드위치"를 포함한다. 핸들 웨이퍼(12)는 적어도 하나의 "제1 영역"(16) 및 적어도 하나의 "제2 영역"(18)을 포함한다. 제1 영역(14)은 핸들 웨이퍼(12) 내의 공동(20)을 적어도 부분적으로 한정하고, 공동(20)은 제2 영역(18)을 한정한다. 도 1의 특정한 예시적인 IC 패키지(10)에서, 핸들 웨이퍼(12)는 적어도 3개의 제1 영역(16), 2개의 제2 영역(18) 및 2개의 대응하는 공동(20)을 포함한다. 그러나, 핸들 웨이퍼(12)가 임의의 실제적인 개수의 제1 영역(16) 및 관련 제2 영역(18) 및 공동(20)을 포함할 수 있는 것이 이해되어야 한다.
도 1의 특정한 예시적인 IC 패키지(10)에서, 제2 기판 또는 인터포저(14)는 반도체 다이 또는 칩(24)이 그 상에 배치되는 상부 표면(22)을 포함한다. 다이(24)는 잘 알려진 IC 제조 기술을 사용하여 그의 활성 표면(active surface) 내에 형성되는 집적 회로(IC)를 갖는다. 다이(24)는 예를 들어 인터포저(14)의 상부 및/또는 하부 표면(22, 30) 중 하나, 다른 하나, 또는 둘 모두 상에 배치되거나 대안적으로 또는 추가적으로 인터포저(14)의 두께 내에 부분적으로 또는 완전히 배치될 수 있는, 재배선 층(RDL)(28) 내에 형성되는 대응하는 전기전도성 패드에 예컨대 복수의 리플로우-솔더링된(reflow-soldered) 솔더 범프(solder bump)(26)에 의해 전기전도성으로 결합되는 이른바 "플립 칩(flip chip)" 또는 "제어 컬랩스 칩 접속(controlled collapse chip connection)"("C4") IC 패키지를 포함할 수 있다.
도 1의 특정한 예시적인 실시예에서, RDL(28)의 전기전도성 패드와 트레이스는 후속하여 내부적으로 금속화되고/되거나 잘 알려진 포토리소그래피(photolithography) 기술을 사용하여 금속으로 충전되는, 인터포저(14)를 관통하는 수직 개구를 포함하는 복수의 대응하는 수직 상호접속 액세스(Vertical Interconnect Access) 접속부, 또는 "비아(via)"(34)에 의해 인터포저(14)의 하부 표면(30) 상에 배치되는 전기전도성 패드 상에 배치되는 솔더 볼(solder ball) 또는 범프(32)에 전기전도성으로 결합된다.
솔더 범프(32)는 IC 패키지(10)를 종래의 IC 패키지 실장 배열로, 예를 들어 아래에 놓인 인쇄 회로 보드(PCB - 예시되지 않음)의 전도성 트레이스에 실장하고 그 내부의 다이(24)의 IC를 전도성 트레이스에 전기전도성으로 접속하기 위해 사용될 수 있다. 또한, RDL(28) 내의 선택된 전도성 트레이스가 예를 들어, 예컨대 IC 다이(24)의 기능성을 시험하기 위한 시험 프로브의 적용을 위한 접촉 패드로서 사용될 수 있는, 인터포저(14)의 상부 표면(22) 상에 배치되는 전기전도성 패드(36)에 결합될 수 있다. 물론, 핀 그리드 어레이(pin grid array, PGA) 및 대응하는 소켓과 같은 다른 알려진 전기전도성 결합 및 실장 메커니즘이 IC 다이(24)를 인터포저(14)에 결합하고 실장하기 위해, 그리고/또는 인터포저(14)를 관련 PCB(예시되지 않음)에 결합하고 실장하기 위해서도 사용될 수 있다.
제1 기판 또는 핸들 웨이퍼(12) 및 제2 기판 또는 인터포저(14)는 각각 반도체 재료, 예컨대 규소(Si), 게르마늄(Ge), 및 비화갈륨(GaAs), 많은 유형의 유리 또는 세라믹, 많은 유형의 중합체, 예컨대 에폭시, 또는 필요할 경우 유리섬유와 같은 섬유로 강화될 수 있는 "복합" 재료를 포함하는 다양한 적합한 재료로 제조될 수 있다.
IC 패키지(10)의 "샌드위칭(sandwiching)"은 핸들 웨이퍼(12)의 하부 표면(38)을 인터포저(14)의 상부 표면(22)에 접합함으로써 패키지의 제조 동안 달성된다. 이는 접착제 접합 및 핸들 웨이퍼(12)와 인터포저(14)를 비교적 큰 힘 하에서 그리고 비교적 높은 온도에서 함께 압착함으로써 달성되는 금속간 접합부를 형성하는 것을 포함하는 다양한 방식으로 달성될 수 있다.
위에서 논의된 바와 같이, 일부 경우에, 별개의 전기 구성요소, 예를 들어 커패시터를 인터포저(14) 상에 또는 그 내에, 즉 그의 상부 표면(22) 상에 또는 그 내부에 배치되는 리세스(recess) 내에 제조하는 것이 바람직하다. 예를 들어, 적합한 금속 및 유전체 재료의 교번하는 층을 인터포저의 상부 표면 상에 배치하고 금속 층을 전도성 패드에 전기전도성으로 결합하여 커패시터의 전극 또는 플레이트를 한정함으로써 종래의 "2차원"(2D) 금속-절연체-금속(MIM) 커패시터가 인터포저(14)의 상부 표면 상에 형성될 수 있다. 유사한 배열이 인터포저(14)의 상부 표면(22) 내에 형성되는 "블라인드(blind)" 트렌치 또는 리세스 내에 달성될 수 있으며, 그러한 커패시터는 때때로 "2D" 커패시터로 지칭되는데, 왜냐하면 모든 다른 요인이 동일할 경우, 그들의 커패시턴스가 대체로 그들의 MIM 층의 면적, 즉 그들의 길이와 그들의 폭을 곱한 것의 함수이기 때문이다.
유사하게, "로드(rod)" 또는 "리지(ridge)"와 같은 하나 이상의 직립 구조물을 인터포저(14)의 상부 표면(22) 상에, 또는 대안적으로 그 내부에 배치되는 리세스의 바닥 상에 구성한 다음에 위와 같이 교번하는 MIM 층을 직립 구조물의 표면 위에 배치하여 커패시터의 정의에 제3 치수, 즉 높이를 포함시킴으로써 이른바 "3D" 커패시터가 인터포저(14) 상에 또는 그 내에 제조될 수 있다. 모든 다른 요인이 동일할 경우, 그러한 3D 커패시터의 커패시턴스는 그들의 길이와 그들의 폭과 그들의 높이를 곱한 것의 함수이다. 즉, MIM 층이 그 상에 배치되는 직립 구조물은 2D 커패시터의 그것에 비해 층의 면적 및 그에 따라 그러한 디바이스의 커패시턴스를 실질적으로 증가시키는 역할을 한다.
그러나, 도 1에서 볼 수 있는 바와 같이, 전술된 커패시터와 같은 전기 구성요소가 그 상에 제조될 수 있는 인터포저(14)의 상부 표면(22) 상의 면적이 적어도 부분적으로 핸들 웨이퍼(12)의 존재로 인해 실질적으로 제한된다. 따라서, 공동을 가진 핸들 웨이퍼(12)가 다이(24) 보호 및 얇은 인터포저 웨이퍼(12) 지지 및 취급을 위한 우수한 접근법이지만, 때때로 "페디스털(pedestal)" 또는 "필러(pillar)"로 지칭되는 핸들 웨이퍼(12)의 제1 영역(16)이 공동(20) 내에 배치되는 IC 다이 또는 패키지(24)의 높이를 뛰어넘기에 충분히 높아야 하고 또한 웨이퍼 박화 공정, 예컨대 CMP 공정 동안 인터포저 웨이퍼(12)를 적절히 지지하기에 충분히 넓어야 하는 것을 알 수 있다. 또한, 인터포저(14)가 비교적 얇게, 예컨대 50 μm 정도의 두께로 제조될 때, 인터포저(14) 내부에 매립되는 3D 커패시터도 그들에서 얻을 수 있는 최대 커패시턴스에 관하여 제한될 것인데, 왜냐하면 인터포저(14)의 얇음이 전술된 수직 구조물의 높이 및 그에 따라 커패시터의 MIM 층의 표면적을 제한하기 때문이다.
별개의 전기 구성요소, 예컨대 저항기, 인덕터(inductor), 발광 다이오드(LED), 검출기, 센서, 액추에이터, 미세전자기계(microelectromechanical, MEMS) 디바이스, 및 특히 전술된 커패시터를 핸들 웨이퍼(12)의 제1 영역(16)의 그렇지 않을 경우 "쓸모 없을(wasted)" 체적부 내에 제조한 다음에 그들을 2개의 웨이퍼의 접합 동안 예컨대 인터포저(14)의 RDL(28)에 전기전도성으로 결합하는 것이 실현가능하고 또한 유리한 것으로 밝혀졌다.
핸들 웨이퍼(112)의 제1 영역(116) 내에 복수의 커패시터(140)를 통합하는 집적 회로 패키지(100)의 예시적인 실시예가 도 2의 수직 단면도에 예시된다. 도 1과 도 2의 비교에서 볼 수 있는 바와 같이, 도 1의 특정한 예시적인 IC 패키지(100)는 제1 기판, 또는 핸들 웨이퍼(112) 및 제2 기판, 또는 인터포저(114)를 포함하는, 도 1의 IC 패키지(10)의 많은 동일한 특징부를 포함한다.
도 2에 예시된 특정한 핸들 웨이퍼(112)는 위의 도 1의 실시예에서와 같이, 3개의 제1 영역(16), 2개의 제2 영역(18) 및 2개의 대응하는 공동(20)을 포함한다. 그러나, 역시 위에 언급된 바와 같이, 핸들 웨이퍼(112)가 임의의 실제적인 개수의 제1 영역(116) 및 하나 이상의 IC 패키지 또는 다이(124)를 내장하기 위한 관련 제2 영역(118) 및 공동(120)을 포함할 수 있는 것이 이해되어야 한다.
예시적인 제2 기판 또는 인터포저(114)는 2개의 반도체 다이, 칩 또는 패키지(124)가 그 상에 배치되는 상부 표면(122)을 포함하고, 위와 같이, 다이(124)는 각각 그의 표면 내에 형성되는 적어도 하나의 IC를 갖는다. 예시적인 인터포저(114)는 또한 다이(124)가 그에 다양하게 전기전도성으로 결합되는 RDL(128)을 포함하며, 이러한 RDL은 이어서 대응하는 비아(134)에 의해 인터포저(114)의 하부 표면(130) 상에 배치되는 솔더 범프(132)에, 그리고/또는 RDL(128)의 전도성 트레이스에 의해 인터포저(114)의 상부 표면(122) 상에 배치되는 전기전도성 패드(136)에 전기전도성으로 상호접속된다.
위와 같이, 제조 동안, 다이(124)가 공동들(120) 중 대응하는 공동 아래에 또는 그 내에 배치되도록 핸들 웨이퍼(112)의 하부 표면(138)이 인터포저(114)의 상부 표면(122)에 접합된다. 그러나, 도 2의 예시적인 IC 패키지(100)에서, 이러한 접합이 수행되기 전에, 위에서 논의된 바와 같이, 적어도 하나의 전기 구성요소, 즉 MIM 커패시터(140)가 핸들 웨이퍼(112)의 제1 영역들(116) 중 적어도 하나의 그렇지 않을 경우 쓸모 없을 체적부 내에 형성된다.
가능한 일 실시예에서, 커패시터(140)의 형성은 내부 표면을 갖는 리세스(142)를 핸들 웨이퍼(112)의 제1 영역들(116) 중 선택된 제1 영역의 하부 표면(138) 내에 제조하는 것으로 시작될 수 있다. 위에서 논의된 바와 같이, 일부 실시예에서, 리세스(142)는 커패시터(140)의 MIM 층의 면적을 실질적으로 증가시키기 위해 리세스(122)의 바닥 상에 형성되는 적어도 하나의 수직 구조물, 예컨대 직립 로드 또는 리지(144), 또는 대안적으로 그러한 로드 또는 리지(144)의 어레이를 포함하도록 제조될 수 있다. 로드 또는 리지(144)는 비교적 높은 종횡비를 가질 수 있고, 예컨대 직사각형 수평 단면을 가질 수 있다. 일부 실시예에서, 리세스(142)와 로드 또는 리지(144)는 선택된 제1 영역(116)의 하부 표면(138)을 패턴화한 다음에 리세스(122)를 그 내부의 직립 로드 또는 리지(144)와 함께 잘 알려진 포토리소그래피 기술을 사용하여 제1 영역(116)의 하부 표면 내로 에칭함으로써 동시에 제조될 수 있다.
이어서 제1 전기전도성 층이 직립 로드 또는 리지(144) 상에 또는 그 내를 포함하여 리세스(142)의 내부 표면 상에 또는 그 내에 생성되어, 커패시터(140)의 제1 전극 또는 플레이트를 한정한다. 규소(Si)와 같은 반도체로 제조되는 핸들 웨이퍼(112)의 경우에, 제1 전기전도성 층(144)은 내부에 리세스가 형성되는 전체 제1 영역(116)을 적절한 도펀트(dopant)로 도핑(doping)함으로써 생성될 수 있다. 예를 들어, 핸들 웨이퍼(112)가 단결정 또는 저농도로(lightly) p-도핑된 규소를 포함하는 경우, 전체 선택된 제1 영역(116)은 그러한 영역 및 그에 따라 리세스(142)의 내부 표면 및 그 내부의 직립 로드 또는 리지(144)를 전기 전도성으로 만들기 위해 n-형 도펀트로 도핑될 수 있다. 대안적으로, 도핑된 재료의 얇은 층만이 리세스(142)의 내부 및 직립 로드 또는 리지(144)의 각각의 표면 내에 형성되어 그들을 전기 전도성으로 만들고, 그럼으로써 커패시터(140)의 제1 전극 또는 플레이트를 형성할 수 있다. 어느 경우든, 도핑은 예컨대 알려진 확산 도핑 또는 이온 주입 도핑 기술을 사용하여 달성될 수 있다.
다른 가능한 실시예에서, 커패시터(140)의 제1 전극은 금속의 제1 층을 리세스(142)의 내부 표면 상에 그리고 직립 로드 또는 리지(144)의 표면 상에 침착시킴으로써 생성될 수 있다. 금속은 예를 들어 탄탈륨(Ta), 구리(Cu), 티타늄(Ti), 질화티타늄(TiN), 은(Ag), 금(Au), 알루미늄(Al), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 루테늄(Ru), 오스뮴(Os), 및/또는 로듐(Rh) 중 하나 이상을 포함할 수 있고, 예를 들어 원자층 증착(atomic layer deposition, ALD), 화학 증착(chemical vapor deposition, CVD), 무전해 도금(electroless plating) 및/또는 스퍼터링(sputtering) 기술 중 하나 이상을 사용하여 그들 표면 상에 침착될 수 있다.
제1 전기전도성 층, 즉 커패시터(140)의 제1 전극 또는 플레이트(144)가 생성된 후에, 그의 전체 표면이 유전체 재료의 층(146)으로 코팅되어 MIM 커패시터(140)의 "I", 또는 "절연체"를 형성한다. 유전체 층(146)은 예를 들어 파릴렌(Parylene), 산화규소(SiO2), 산화하프늄(HfO2), 오산화탄탈륨(Ta2O5), 이산화지르코늄(ZrO2), 산화이트륨(Y2O3), 산화란타늄(La2O3), 이산화티타늄(TiO2), 또는 티탄산 스트론튬(SrTiO3)을 포함할 수 있고, 원자층 증착(ALD), 화학 증착(CVD), 무전해 도금 및/또는 스퍼터링 기술에 의해 제1 전극 또는 플레이트(144) 상에 층으로 침착될 수 있다.
커패시터(140)의 MIM "샌드위치"는 제2 전기전도성 층(148)을 유전체 층(146)의 표면 상에 침착시킴으로써 완료된다. 제2 전기전도성 층(148)은 커패시터(140)의 제2 전극 또는 플레이트를 포함하며, 제1 전기전도성 층(144)과 마찬가지로, 금속, 예컨대 탄탈륨(Ta), 구리(Cu), 티타늄(Ti), 질화티타늄(TiN), 은(Ag), 금(Au), 알루미늄(Al), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 루테늄(Ru), 오스뮴(Os), 및/또는 로듐(Rh)을 포함할 수 있고, 예를 들어 원자층 증착(ALD), 화학 증착(CVD), 무전해 도금 및/또는 스퍼터링 기술을 사용하여 유전체 층(146)의 표면 상에 침착될 수 있다.
당업자가 이해할 바와 같이, 커패시터(140)의 MIM "샌드위치"는 1개의 절연체 층(146)과 2개의 전기전도성 층(144, 148)으로 제한되지 않으며, 오히려 커패시터(140)의 커패시턴스를 증가시키는 역할을 하는 다수의 교번하는 유전체 및 전기전도성 층을 가질 수 있다. 실제로, 이들 추가의 교번하는 층의 개수는 주로 리세스(142) 내의 직립 로드들 또는 리지들(144) 사이의 간격, 또는 그들의 "피치"에 의존한다.
대부분의 응용에서, 핸들 웨이퍼(112)가 인터포저(114)에 접합될 때, 패드들 각각이 인터포저(114)의 RDL(128) 내의 대응하는 전기전도성 패드에 동시에 전기전도성으로 접합되도록 커패시터(140)의 전극들 또는 플레이트들(144, 148) 각각을 핸들 웨이퍼(112)의 하부 표면(138) 상에 배치되는 대응하는 전기전도성 패드에 전기전도성으로 결합하여, 커패시터(140)를 역시 RDL(128)에 전기전도성으로 결합되는, 반도체 다이(124)의 IC와 같은 하나 이상의 회로에 전기적으로 결합하는 것이 바람직하다. 예를 들어, 핸들 웨이퍼(112)의 하부 표면(138) 상의 커패시터(140)의 전기전도성 패드 및 인터포저(114)의 상부 표면(122) 상의 대응하는 패드가 동일한 금속, 예를 들어 알루미늄(AL), 금(Au) 또는 구리(Cu)로 제조되거나 도금될 수 있고, 따라서 핸들 웨이퍼(112)가 상승된 온도와 압력으로 인터포저(114)에 접합될 때, 커패시터(140)의 전기전도성 패드가 알루미늄 대 알루미늄(AL 대 AL), 금 대 금(Au-Au), 또는 구리 대 구리(Cu-Cu) 금속 접합으로 인터포저(114)의 대응하는 패드에 전기전도성으로 결합된다.
그러나, 일부 실시예에서, 예를 들어 아래에서 더욱 상세히 논의되는 유형의 "적층" 배열에 관여하도록 커패시터(140)의 전극들 또는 플레이트들(144, 148) 중 적어도 하나를 핸들 웨이퍼(112)의 상부 표면(150)에 전기전도성으로 결합하는 것이 바람직할 수 있다.
도 2의 특정한 예시적인 실시예에서, 커패시터(140)의 전극 또는 플레이트를 한정하는 제2 전기전도성 층(148)의 전체 하부 표면이 핸들 웨이퍼(114)의 하부 표면(138) 상에 배치되는 전기전도성 패드(152)를 포함하는 반면에, 커패시터(140)의 제2 전극 또는 플레이트를 포함하는 제1 전기전도성 층(144)이 핸들 웨이퍼(112)의 상부 표면(150)을 통해 형성되는, 위에서 논의된 유형의 전기전도성 비아(156)에 의해 핸들 웨이퍼(112)의 상부 표면(150) 상에 배치되는 전기전도성 패드(154)에 전기전도성으로 결합되는 것을 볼 수 있다.
일부 실시예에서, "헤드스페이스(headspace)" 또는 빈 체적부(158)가 공동(120)의 내부 표면과, 반도체 다이 또는 다이 패키지가 그 내부에 배치될 때 이러한 반도체 다이 또는 다이 패키지(124)의 외부 표면 사이에 한정될 수 있다. 도 2에 예시된 바와 같이, 일부 실시예에서, 이들 체적부(158)를 에폭시 또는 열 계면 재료(thermal interface material)와 같은 적절한 충전재(filler)로 충전하여 IC 패키지(100) 내에의 다이 또는 다이 패키지(124)의 실장을 강화하고/하거나 패키지(10)를 둘러싸는 주위로의 다이들 또는 패키지들(124) 사이의 개선된 열 전달 경로를 제공하는 것이 바람직할 수 있다. 도 2에 예시된 바와 같이, 가능한 일 실시예에서, 이는 체적부(158)와 핸들 웨이퍼(112)의 외부 표면, 예컨대 그의 상부 표면(150) 사이에서 연통되는 하나 이상의 채널(160)을 핸들 웨이퍼(112) 내에 형성한 다음에 충전재를 채널(160)을 통해 체적부(158) 내로 주입함으로써 달성될 수 있다. 유사한 채널이 추가적으로 또는 대안적으로 인접한 공동들 사이에서 또는 공동과 핸들 웨이퍼의 측부 에지 사이에서 연장되어 재료 유동을 수용할 수 있다.
도 3 및 도 4에 예시된 바와 같이, 일부 실시예에서, 커패시터(340)를 제1 기판 또는 핸들 웨이퍼(312) 및 제2 기판 또는 인터포저(314) 둘 모두 내에 형성한 다음에 그들을 전술된 웨이퍼 접합 작업 동안 적층 배열로 서로 전기전도성으로 결합하는 것이 바람직할 수 있다.
도 3 및 도 4의 예시적인 IC 패키지(300)에서, 커패시터(340)는 각각 예컨대 티. 왕(T. Wang) 등의 미국 특허 제6,613,672호에 기술된 유형의 MIM "비아" 또는 "트렌치" 커패시터(340)를 포함할 수 있다. 아래에서 논의되는 이유로, 이들은 바람직하게는 커패시터(340)의 제1 전극 또는 플레이트를 포함하는 제1 전기전도성 층(344)이 그 내에 또는 그 상에 형성되는 내부 표면을 포함하는, 각각의 기판(312, 314) 내에 형성되는 규소 관통 비아(Through Silicon Via, TSV) 또는 트렌치를 포함한다. 위와 같이, 제1 전기전도성 층(344)은 비아 또는 트렌치의 내부 표면 내에 형성되는 적절히 도핑된 반도체 층을 포함할 수 있거나, 대안적으로 그러한 표면 상에 침착되는 금속의 층을 포함할 수 있다.
위와 같이, "I" 또는 유전체 층(346)이 제1 전기전도성 층(344)의 내부 표면 위에 형성될 수 있고, 이어서 유전체 층(346) 내부의 중공(hollow) 공간이 예컨대 구리(Cu) 충전물(filling)로 충전되어 커패시터(340)의 제2 전극 또는 플레이트를 포함하는 제2 전기전도성 "층"(348)을 형성할 수 있다.
도 2의 IC 패키지(100)의 그것과 유사한 방식으로, 커패시터(340)의 제1 전기전도성 층(344) 또는 전극이 관련 기판(312 또는 314)의 하부 표면 내의 개방부를 통해 노출되고 그 상에 배치되는 대응하는 전기전도성 패드(362)에 전기전도성으로 결합되는 반면에, 커패시터(340)의 제2 전극 또는 플레이트(348), 즉 구리 충전물이 관련 기판(312 또는 314)의 상부 표면 상에 배치되는 전기전도성 패드(364)에 전기전도성으로 결합된다. 또한, 관련 기판(312, 314)의 각각의 커패시터(340)는 그들 각각의 기판 내에 위치될 수 있고, 따라서 제1 및 제2 기판(312, 314)이 금속간 접합으로 서로 접합될 때, 도 3 및 도 4에 예시된 바와 같이, 제1 기판(312)의 커패시터(340)가 제2 기판(314)의 커패시터들(340) 중 대응하는 커패시터 위에 그리고 그것과 적층 정렬되어 배치될 것이고, 또한 전술된 바와 같이, 제1 기판(312)의 커패시터(340)의 제1 전극 또는 플레이트(344)가 제2 기판(314)의 커패시터들(340) 중 대응하는 커패시터의 제2 전극들 또는 플레이트(348) 중 각각의 전극 또는 플레이트에 금속간 접합으로 전기전도성으로 결합될 것이다.
전술한 상세한 설명을 고려하여, 본 개시 내용의 IC 패키지의 방법 및 재료에서 그리고 그에 대해 많은 변경, 대체 및 변형이 이루어질 수 있으며, 따라서 본 명세서에 예시되고 기술된 특정 실시예가 단지 그의 일부 예에 불과하기 때문에 본 개시 내용의 범주가 그러한 특정 실시예의 범주로 제한되지 않아야 하고 오히려 이하에 첨부된 청구범위와 그들의 기능적 등가물의 범주에 완전히 상응하여야 하는 것이 당업자에게 명백할 것이다.

Claims (20)

  1. 집적 회로 패키지(integrated circuit package)를 제조하기 위한 방법으로서,
    제1 영역 및 제2 영역을 갖는 핸들 웨이퍼(handle wafer)를 제공하는 단계로서, 상기 제1 영역은 상기 핸들 웨이퍼 내의 공동(cavity)을 적어도 부분적으로 한정하고, 상기 공동은 상기 제2 영역을 한정하는, 상기 핸들 웨이퍼를 제공하는 단계;
    상기 핸들 웨이퍼의 상기 제1 영역 내에 커패시터(capacitor)를 형성하는 단계로서, 상기 커패시터는 한 쌍의 전극들을 갖고, 각각의 전극은 한 쌍의 전기전도성 패드들 중 대응하는 전기전도성 패드에 전기전도성으로 결합되고, 상기 전기전도성 패드들 중 적어도 하나는 상기 핸들 웨이퍼의 상기 제1 영역에서 상기 핸들 웨이퍼의 하부 표면 상에 배치되는, 상기 커패시터를 형성하는 단계;
    전기전도성 패드 및 반도체 다이(die)가 그 상에 배치되는 상부 표면을 갖는 인터포저(interposer)를 제공하는 단계로서, 상기 다이는 상기 다이 내부에 형성되는 집적 회로(IC)를 갖고, 상기 IC는 상기 인터포저 상에 또는 상기 인터포저 내에 배치되는 재배선 층(redistribution layer, RDL)에 전기전도성으로 결합되는, 상기 인터포저를 제공하는 단계; 및
    상기 반도체 다이가 상기 핸들 웨이퍼의 상기 공동 아래에 또는 상기 공동 내에 배치되고 상기 핸들 웨이퍼의 상기 적어도 하나의 전기전도성 패드가 금속간 접합(metal-to-metal bond)으로 상기 인터포저의 상기 전기전도성 패드에 전기전도성으로 접합되도록, 상기 핸들 웨이퍼의 상기 하부 표면을 상기 인터포저의 상기 상부 표면에 접합하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 핸들 웨이퍼의 상기 전기전도성 패드들 중 다른 하나는 상기 핸들 웨이퍼의 상부 표면 상에 배치되는, 방법.
  3. 제1항에 있어서, 상기 커패시터를 형성하는 상기 단계는:
    상기 제1 영역의 하부 표면 내에, 내부 표면을 갖는 리세스(recess)를 형성하는 단계;
    상기 리세스의 상기 내부 표면 상에 또는 상기 내부 표면 내에 제1 전기전도성 층을 생성하는 단계;
    상기 제1 전기전도성 층을 유전체(dielectric)의 층으로 코팅하는 단계;
    상기 유전체의 층 상에 제2 전기전도성 층을 침착시키는 단계; 및
    상기 제1 및 제2 전도성 층들 각각을 상기 전기전도성 패드들 중 대응하는 전기전도성 패드에 전기적으로 결합시키는 단계를 포함하는, 방법.
  4. 제3항에 있어서, 상기 커패시터를 형성하는 상기 단계는 상기 리세스의 바닥 상에 적어도 하나의 직립 로드(rod) 또는 리지(ridge)를 형성하는 단계를 포함하는, 방법.
  5. 제3항에 있어서, 상기 커패시터를 형성하는 상기 단계는 상기 리세스의 바닥 상에 로드들 또는 리지들의 어레이(array)를 형성하는 단계를 포함하는, 방법.
  6. 제3항에 있어서, 상기 제1 전기전도성 층을 생성하는 상기 단계는 상기 핸들 웨이퍼의 상기 제1 영역을 도핑(doping)하는 단계, 상기 리세스의 상기 내부 표면을 도핑하는 단계, 또는 상기 리세스의 상기 내부 표면 상에 금속의 제1 층을 침착시키는 단계를 포함하는, 방법.
  7. 제6항에 있어서, 상기 침착시키는 단계는 원자층 증착(atomic layer deposition, ALD), 화학 증착(chemical vapor deposition, CVD), 무전해 도금(electroless plating) 및/또는 스퍼터링(sputtering) 중 하나 이상을 포함하는, 방법.
  8. 제3항에 있어서, 상기 제1 전기전도성 층을 유전체의 층으로 코팅하는 상기 단계 및 상기 제2 전기전도성 층을 침착시키는 상기 단계 중 적어도 하나는 원자층 증착(ALD), 화학 증착(CVD), 기상 증착(vapor phase deposition) 및/또는 스퍼터링 중 하나 이상을 포함하는, 방법.
  9. 제1항에 있어서, 상기 반도체 다이와 상기 공동의 내부 벽들 사이에 체적부가 한정되고,
    상기 핸들 웨이퍼 내에, 상기 체적부와 상기 핸들 웨이퍼의 외부 표면 사이에서 연통되는 채널을 형성하는 단계; 및
    상기 채널을 통해 상기 체적부 내로 충전재(filler)를 주입하는 단계를 추가로 포함하는, 방법.
  10. 제9항에 있어서, 상기 충전재는 에폭시 또는 열 계면 재료(thermal interface material)를 포함하는, 방법.
  11. 제1항에 있어서,
    상기 인터포저의 상기 상부 표면 아래에 커패시터를 형성하는 단계로서, 상기 커패시터는 한 쌍의 전기전도성 패드들 중 대응하는 전기전도성 패드들에 전기적으로 결합되는 한 쌍의 전극들을 갖고, 상기 전기전도성 패드들 중 적어도 하나는 상기 인터포저의 상기 상부 표면 상에 배치되는 상기 전기전도성 패드를 포함하는, 상기 커패시터를 형성하는 단계를 추가로 포함하고,
    이로써, 상기 핸들 웨이퍼의 상기 커패시터의 상기 한 쌍의 전극들 중 하나는 상기 인터포저의 상기 커패시터의 상기 한 쌍의 전극들 중 하나에 전기적으로 결합되는, 방법.
  12. 제1항의 상기 방법에 따라 제조되는 집적 회로 패키지.
  13. 제11항의 상기 방법에 따라 제조되는 집적 회로 패키지.
  14. 집적 회로 패키지로서,
    제1 영역 및 제2 영역을 갖는 제1 기판(substrate)으로서, 상기 제1 영역은 상기 기판 내의 공동을 적어도 부분적으로 한정하고, 상기 공동은 상기 제2 영역을 한정하는, 상기 제1 기판;
    상기 제1 기판의 상기 제1 영역 내에 형성되는 커패시터로서, 상기 커패시터는 한 쌍의 전기전도성 플레이트(plate)들 사이에 개재되는 유전체의 층을 포함하고, 각각의 플레이트는 한 쌍의 전기전도성 패드들 중 대응하는 전기전도성 패드에 전기전도성으로 결합되고, 상기 전기전도성 패드들 중 적어도 하나는 상기 제1 기판의 상기 제1 영역에서 상기 제1 기판의 하부 표면 상에 배치되는, 상기 커패시터; 및
    전기전도성 패드 및 반도체 다이가 그 상에 배치되는 상부 표면을 갖는 제2 기판으로서, 상기 다이는 상기 다이 내부에 형성되는 집적 회로(IC)를 갖고, 상기 IC는 상기 제2 기판 상에 또는 상기 제2 기판 내에 배치되는 재배선 층(RDL)에 전기전도성으로 결합되는, 상기 제2 기판을 포함하고,
    상기 다이가 상기 공동 아래에 또는 상기 공동 내에 배치되고 상기 제1 기판의 상기 적어도 하나의 전기전도성 패드가 금속간 접합으로 상기 제2 기판의 상기 전기전도성 패드에 전기전도성으로 접합되도록, 상기 제1 기판의 상기 하부 표면이 상기 제2 기판의 상기 상부 표면에 접합되는, 집적 회로 패키지.
  15. 제14항에 있어서, 상기 제1 및 제2 기판들 중 적어도 하나는 반도체, 유리, 세라믹, 또는 중합체를 포함하는, 집적 회로 패키지.
  16. 제14항에 있어서, 상기 한 쌍의 전기전도성 플레이트들 중 적어도 하나는 도핑된 반도체, 탄탈륨(Ta), 구리(Cu), 티타늄(Ti), 질화티타늄(TiN), 은(Ag), 금(Au), 알루미늄(Al), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 루테늄(Ru), 오스뮴(Os), 또는 로듐(Rh)을 포함하는, 집적 회로 패키지.
  17. 제14항에 있어서, 상기 유전체는 파릴렌(Parylene), 산화규소(SiO2), 산화하프늄(HfO2), 오산화탄탈륨(Ta2O5), 이산화지르코늄(ZrO2), 산화이트륨(Y2O3), 산화란타늄(La2O3), 이산화티타늄(TiO2), 또는 티탄산 스트론튬(SrTiO3)을 포함하는, 집적 회로 패키지.
  18. 제14항에 있어서, 상기 제1 기판의 상기 제1 영역은 도핑된 반도체를 포함하는, 집적 회로 패키지.
  19. 제14항에 있어서, 상기 금속간 접합은 알루미늄 대 알루미늄(AL 대 AL) 접합, 금 대 금(Au-Au) 접합 또는 구리 대 구리(Cu-Cu) 접합을 포함하는, 집적 회로 패키지.
  20. 제14항에 있어서,
    상기 제2 기판은 상기 제2 기판의 상기 상부 표면 아래에 배치되는 커패시터를 추가로 포함하고, 상기 커패시터는 한 쌍의 전기전도성 플레이트들을 갖고, 각각의 플레이트는 한 쌍의 전기전도성 패드들 중 대응하는 전기전도성 패드에 전기전도성으로 결합되고, 상기 전기전도성 패드들 중 적어도 하나는 상기 제2 기판의 상기 상부 표면 상에 배치되는 상기 전기전도성 패드를 포함하고, 이로써 상기 제1 기판의 상기 커패시터의 상기 한 쌍의 전기전도성 플레이트들 중 하나는 상기 제2 기판의 상기 커패시터의 상기 한 쌍의 전기전도성 플레이트들 중 하나에 전기적으로 결합되고,
    상기 제1 기판의 상기 커패시터는 상기 제2 기판의 상기 커패시터 위에 그리고 상기 제2 기판의 상기 커패시터와 적층 정렬되어(stacked alignment) 배치되는, 집적 회로 패키지.
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