CN104517959A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，所述半导体结构包括：半导体衬底，包括第一表面和第二表面；位于第一表面上的若干CMOS器件；覆盖第一表面和CMOS器件的第一介质层；位于第一介质层中的第一互连结构，第一互连结构与CMOS器件相连；贯穿半导体衬底的第二表面和部分第一介质层的通孔，通孔的底部暴露出第一互连结构的底部表面；位于通孔的侧壁和第二表面上的隔离层；位于隔离层和通孔底部上的第二金属互连层，第二金属互连层与第一互连结构的底部表面相连；覆盖第二金属互连层的第二介质层，第二介质层填充满通孔；位于第二介质层上的若干无源器件，无源器件的一端与第二金属互连层相连。本发明的半导体结构占据的体积小，集成度高。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体制作领域，特别涉及一种半导体结构及其形成方法。

背景技术

随着电子技术的发展，半导体从微米制程进入纳米制程后，主动式电子元件的集成度随之大幅提升，相对搭配主动元件的无源元件需求量更是大幅增长。电子产品的市场发展趋势为轻薄短小，所以半导体制程能力的提升，使相同体积内的主动元件数大增，除了配套的无源元件数量大幅增加，也需要有较多的空间来放置这些无源元件，因此必然增加整体封装器件的体积大小，这与市场的发展趋势大相径庭。从成本角度来看，总成本与无源元件数量成正比关系，因此在大量无源元件使用的前提下，如何去降低无源元件的成本及空间，甚至提高无源元件的性能，是当前最重要的课题之一。

IPD（Integrated Passive Devices集成无源器件）技术，可以将大面积和不同种类的无源器件集成在一个基板上，具有小型化和提高系统性能的优势。因此，无论是减小整个产品的尺寸与重量，还是在现有的产品体积内增加功能，集成无源元件技术都能发挥很大的作用。

进行系统级封装时，首先将形成有IPD器件的芯片（第一基底）和形成有CMOS器件的芯片（第二基底）堆叠在一起，然后将IPD器件(集成无源器件)通过引线键合等技术与CMOS器件集成到一起，这种方式可以大大减小芯片的面积，一定程度上促进了芯片的小型化发展。这种封装方式虽然将芯片堆叠在一起，但是还是会增加芯片的厚度，使得整个封装结构占据的体积增大。

发明内容

本发明解决的问题是怎样减小无源器件和CMOS器件封装占据的体积和面积。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一表面和与第一表面相对的第二表面；在半导体衬底的第一表面上形成若干CMOS器件；形成覆盖所述半导体衬底的第一表面和CMOS器件的第一介质层；在第一介质层中形成第一互连结构，所述第一互连结构与CMOS器件相连；将第一介质层的表面与支撑基板键合；从半导体衬底的第二表面刻蚀所述半导体衬底和部分第一介质层，形成通孔，所述通孔的底部暴露出第一互连结构的底部表面；在所述通孔的侧壁和半导体衬底的第二表面上形成隔离层；在所述隔离层和通孔底部上形成第二金属互连层，第二金属互连层与第一互连结构的底部表面相连；形成覆盖所述第二金属互连层的第二介质层，第二介质层填充满通孔；在所述第二介质层上形成若干无源器件，所述无源器件的一端与第二金属互连层相连。

可选的，将第一介质层表面与支撑基板键合后，还包括：对所述半导体衬底的第二表面进行减薄。

可选的，减薄后的半导体衬底的厚度为大于100微米。

可选的，所述通孔的侧壁为倾斜侧壁，从通孔的底部向半导体衬底的第二表面所述通孔的宽度逐渐增大。

可选的，所述第一互连结构至少包括第一金属互连层，第一金属互连层通过第一插塞与CMOS器件相连，所述通孔暴露出第一金属互连层的底部表面。

可选的，所述第一金属互连层和半导体衬底的第一表面的之间的部分第一介质层的厚度为0.7～1微米。

可选的，所述隔离层的形成过程为：形成出覆盖所述半导体衬底的第二表面以及通孔的侧壁和底部表面的隔离材料层；去除通孔底部的隔离材料层，在半导体衬底的第二表面上和通孔的侧壁上形成隔离层。

可选的，所述隔离层的材料为SiO₂、SiN、SiON、SiCN中的一种或几种。

可选的，所述第二金属互连层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、Wsi中的一种或几种。

可选的，在形成第二金属互连层之前，还包括：在所述隔离层和通孔底部表面形成扩散阻挡层。

可选的，所述CMOS器件包括晶体管，所述无源器件包括电感、电容中的一种或两种。

可选的，所述电容为MIM电容，MIM电容的形成过程为：将第二金属互连层作为MIM电容的第一电极，第二介质层作为MIM电容的电介质层，在第二介质层上形成MIM的第二电极。

可选的，还包括去除所述支撑基板。

本发明还提供了一种半导体结构，包括：

半导体衬底，所述半导体衬底包括第一表面和与第一表面相对的第二表面；位于半导体衬底的第一表面上的若干CMOS器件；覆盖所述半导体衬底的第一表面和CMOS器件的第一介质层；位于第一介质层中的第一互连结构，所述第一互连结构与CMOS器件相连；贯穿半导体衬底的第二表面和部分第一介质层的通孔，所述通孔的底部暴露出第一互连结构的底部表面；位于所述通孔的侧壁和半导体衬底的第二表面上的隔离层；位于所述隔离层和通孔底部上的第二金属互连层，第二金属互连层与第一互连结构的底部表面相连；覆盖所述第二金属互连层的第二介质层，第二介质层填充满通孔；位于所述第二介质层上的若干无源器件，所述无源器件的一端与第二金属互连层相连。

可选的，所述半导体衬底的厚度大于100微米。

可选的，所述第一互连结构至少包括第一金属互连层，第一金属互连层通过第一插塞与CMOS器件相连，所述通孔暴露出第一金属互连层的底部表面，第二金属互连层与第一金属互连层的底部表面相连。

可选的，所述第一金属互连层和半导体衬底的第一表面的之间的部分第一介质层的厚度为0.7～1微米。

可选的，所述第二金属互连层和所述隔离层以及通孔底部之间还具有扩散阻挡层。

可选的，所述CMOS器件包括晶体管，所述无源器件包括电感、电容中的一种或两种。

可选的，所述电容为MIM电容，MIM电容包括：将第二金属互连层作为MIM电容的第一电极，第二介质层作为MIM电容的电介质层，位于第二介质层上的第二电极。

与现有技术相比，本发明的技术方案具有以下优点：

在半导体衬底的第一表面上形成CMOS器件，接着在第一介质层中形成与CMOS器件相连的第一互连结构，然后形成贯穿所述半导体衬底的第二表面和部分第一介质层的通孔，在通孔内和半导体衬底的第二表面上形成第二金属互连层，第二金属互连层与第一互连结构的底部表面相连，接着形成覆盖所述第二金属互连层和填充通孔的第二介质层，最后在第二介质层上形成无源器件，无源器件的一端与第二金属互连层相连接。本发明的半导体结构，充分利用半导体衬底的第一表面和第二表面，在第一表面上形成CMOS器件，在第二表面上形成无源器件，然后通过贯穿半导体衬底和部分第一介质层的第二金属互连层将CMOS器件和无源器件连接在一起，在保证CMOS器件和无源器件具有较高的集成度的同时，减小了整个半导体结构占据的体积，并且降低了制作成本。

进一步，所述第一互连结构至少包括第一金属互连层，第一金属互连层通过位于第一介质层中的第一插塞与CMOS器件相连，在形成通孔时，所述通孔贯穿半导体衬底的第二表面和部分第一介质层，并且通孔的底部暴露出第一互连结构的第一金属互连层的底部表面，由于第一金属互连层与半导体衬底的第二表面的距离最近，从而减小了通孔的需要刻蚀深度，从而减小了通孔的形成的难度。

附图说明

图1～图9为本发明实施例半导体结构的形成过程的结构示意图。

具体实施方式

如背景技术所言，现有的集成无源器件集成在第一基底上，相应的CMOS器件集成在第二基底上，然后将第一基底和第二基底封装在一起，但是这种封装结构占据的体积还是很大。

本发明提出一种半导体结构及其制作方法，在半导体衬底的第一表面上形成CMOS器件，然后在半导体衬底的第二表面上形成无源器件，通过贯穿半导体衬底和部分第一介质层的第二金属互连层将无源器件和CMOS器件连接在一起，在保证器件的集成度的同时，减小了整个半导体结构占据的体积，并且降低了制作成本。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图1～图9为本发明实施例半导体结构的形成过程的结构示意图。

参考图1，提供半导体衬底200，所述半导体衬底200包括第一表面21和与第一表面21相对的第二表面22；在半导体衬底200的第一表面21上形成若干CMOS器件201。

所述半导体衬底200作为形成CMOS器件和无源器件的载体，后续半导体衬底200的第一表面21上形成CMOS器件，在半导体衬底200的第二表面22上形成无源器件。

所述半导体衬底200的材料可以为硅（Si）、锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）；也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底200为硅衬底。

所述半导体衬底200的第一表面上形成CMOS器件201，所述CMOS器件至少包括晶体管，比如NMOS晶体管或PMOS晶体管中的一种或两种，在本发明的其他实施例中，所述CMOS器件还包括除晶体管之外的其他的半导体器件。

本实施例中，所述CMOS器件为晶体管，所述晶体管包括位于半导体衬底200的第一表面21上的栅介质层、位于栅介质层上的栅电极、位于栅介质层和栅电极两侧侧壁上的侧墙、以及位于栅电极和侧墙两侧的半导体衬底内的源漏区。所述栅介质层材料可以为氧化硅或高K介电材料，所述栅电极的材料可以为多晶硅或金属材料。

所述半导体衬底200内还形成有浅沟槽隔离结构，所述浅沟槽隔离结构用于电学隔离相邻的CMOS器件，以及后续形成的贯穿半导体衬底200的第二金属互连层与CMOS器件之间的隔离。

接着，请参考图2，形成覆盖所述半导体衬底200的第一表面21和CMOS器件201的第一介质层；在第一介质层中形成第一互连结构207，所述第一互连结构207与CMOS器件201相连。

所述第一互连结构207为多层堆叠结构，包括位于第一介质层中的多层金属互连层以及用于连接金属互连层与金属互连层的插塞。

所述第一互连结构207至少包括第一金属互连层204，第一金属互连层204位于覆盖半导体衬底200的第一表面21和CMOS器件201的第一子介质层208上，第一金属互连层204通过位于第一子介质层208中的第一插塞203与CMOS器件201相连，后续通过贯穿半导体衬底200和第一子介质层208的第二金属互连层与第一金属互连层204相连接，实现半导体衬底200的第一表面21上的CMOS器件与第二表面212上的无源器件相连接，减小形成通孔和进行第二金属互连层的制作难度。本发明实施例中，所述第一插塞203可以与晶体管的栅电极、源极、或漏极相连接。

所述第一金属互连层204和半导体衬底200的第一表面21的之间的部分第一介质层的厚度为0.7～1微米。

本实施例中以两层堆叠结构第一互连结构207作为示例，包括第一金属层204和位于第一金属层204上的顶层金属层206。具体的，形成覆盖所述第一金属互连层204和部分第一子介质层208的第二子介质层209，在第二子介质层209上形成顶层金属互连层206，顶层金属互连层206通过位于第二子介质层209中的第二插塞205与第一金属互连层204相连接。

覆盖所述顶层金属层206和第二子介质层209的第三子介质层210，第三子介质层210中具有暴露顶层金属层206表面的开口，在进行封装时，使得顶层金属层206可以与其他的芯片相连接。

所述第一子介质层208、第二子介质层209和第三子介质层210构成第一介质层。

接着，请参考图3，将第一介质层的表面与支撑基板222键合。

所述支撑基板222一方面作为对半导体衬底200的第二表面22进行处理时的支撑板，另一方面用于保护半导体衬底200的第一表面21上形成的器件。

所述支撑基板222可以为玻璃基板或硅基板，可以通过直接键合、阳极键合、聚合物和胶黏键合等工艺将支撑基板222和第一介质层键合在一起。

在键合支撑基板222后，需要对半导体衬底200的第二表面22进行减薄，使得半导体衬底200的厚度变薄，以减小后续形成贯穿半导体衬底和部分介质层的通孔时的工艺难度。

减薄可以采用化学机械研磨工艺，减薄后的半导体衬底200的厚度大于100微米。

然后，请参考图4，从半导体衬底200的第二表面22刻蚀所述半导体衬底200和和部分第一介质层，形成通孔211，所述通孔211的底部暴露出第一互连结构207的底部表面。

刻蚀所述半导体衬底200和部分第一介质层采用干法刻蚀工艺。在进行刻蚀之前，在半导体衬底200的第二表面22上形成掩膜层，所述掩膜层中具有与通孔211位置对应的开口。

本实施例中，所述通孔211贯穿半导体衬底200的第二表面22和部分第一介质层，并且通孔211的底部暴露出第一互连结构207的第一金属互连层204的底部表面，由于第一金属互连层204距离半导体衬底200的第二表面22的距离最近，从而减小了通孔211的需要刻蚀深度，从而减小了通孔211的形成的难度。后续可以在通孔内和第二表面上形成第二金属互连层，第二金属互连层与第一金属互连层204相连，在第二表面22上形成无源器件后，实现无源器件与CMOS器件201的连接。

所述通孔211的侧壁为倾斜侧壁，从通孔211的底部向半导体衬底200的第二表面22所述通孔的宽度逐渐增大，便于后续在通孔内形成第二金属互连层，使得形成的第二金属互连层较好的形貌。

本发明实施例中，可以将半导体衬底200划分为非CMOS器件区域和CMOS器件的区域，非CMOS器件区域为半导体衬底中未形成有CMOS器件的区域，CMOS器件区域为半导体衬底中形成有CMOS器件的区域。所述通孔211的位置位于半导体衬底200的非CMOS器件区域，以防止深通孔211的形成过程对CMOS器件的损伤，并使得后续通孔中形成的第二金属互连层与CMOS器件的隔离效果较佳。

接着，请参考图5，在所述通孔211的侧壁和半导体衬底200的第二表面22上形成隔离层212。

所述隔离层212用于后续在通孔211和第二表面22上形成的第二金属互连层与半导体衬底200和第一介质层之间的电学隔离、以及后续第二表面上形成的无源器件与半导体衬底200之间的电学隔离。

所述隔离层212可以为单层或多层堆叠结构。

所述隔离层212的材料可以为SiO₂、SiN、SiON、SiCN中的一种或几种。

本实施例中，所述隔离层212为单层的氧化硅，隔离层212的形成过程为：采用沉积工艺形成在所述通孔211的侧壁和底部以及半导体衬底200的第二表面22上形成氧化硅层后，采用刻蚀工艺去除通孔211底部的氧化硅层，暴露出第一金属互连层204的底部表面，形成隔离层212。

在本发明的其他实施例中，也可以采用热氧化工艺直接在通孔211的侧壁和半导体衬底200的第二表面22上形成氧化硅层，氧化硅层作为隔离层212。通孔211的底部为金属，热氧化时，不会形成氧化硅层。

接着，请参考图6，在所述隔离层212和通孔211底部上形成第二金属互连层214，第二金属互连层214与第一互连结构207的底部表面相连。

所述第二金属互连层214的材料为Al、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、Wsi中的一种或几种。第二金属互连层214的形成工艺可以为沉积或溅射。所述第二金属层214的材料也可以为Cu，形成工艺为电镀。

本实施例中，在形成第二金属互连层214之前，在所述隔离层和通孔底部表面形成扩散阻挡层213（第一扩散阻挡层），在形成第二金属互连层214之后，在第二金属互连层214的表面形成第二扩散阻挡层215，所述第一扩散阻挡层213和第二扩散阻挡层215用于防止第二金属互连层214中的金属原子向半导体衬底200、第一介质层和后续形成的第二介质层中扩散。

第一扩散阻挡层213和第二扩散阻挡层215由导电材料构成，所述第一扩散阻挡层213和第二扩散阻挡层215材料为Ti、Ta、TiN、TaN中一种或几种。

接着，请参考图7，形成覆盖所述第二金属互连层214的第二介质层216，第二介质层216填充满剩余的通孔211（参考图8）。

所述第二介质层216的材料可以为氧化硅。

接着，参考图8，在所述第二介质层216上形成若干无源器件223或219，所述无源器件223或219的一端与第二金属互连层214相连。

所述无源器件223或219至少包括电容或电感。本实施例中，所述电容为MIM（metal-insulator-metal，简称MIM）电容，MIM电容的形成过程为：将第二金属互连层214作为MIM电容的第一电极，第二介质层216作为MIM电容的电介质层，在第二介质层216上形成MIM的第二电极217。所述第二电极217的材料可以与第二金属互连层相同或不相同，第二电极217的底部和表面也形成有扩散阻挡层。

所述无源器件219为电感，所述电感可以为平面电感或立体电感，本实施例中，所述无源器件219为立体电感，无源器件219的形成过程为：形成覆盖所述第二电极217和第二介质层216的第三介质层，在第三介质层中形成电感，电感的一端通过插塞与第二金属互连层相连。

还包括，形成与无源器件223的一端相连的第二顶层金属层224和与无源器件219一端相连的第三顶层金属层220；覆盖所述第二顶层金属层224、第三顶层金属层220和第三介质层218的第四介质层221，第四介质层221具有暴露第二顶层金属层224和第三顶层金属层220部分表面的开口，后续进行封装时，通过该开口可以使得无源器件223和无源器件219与外部的芯片相连接。

最后，参考图9，去除所述支撑基板222（参考图8）。

本发明实施例中还提供了一种半导体结构，请参考图9，包括：

半导体衬底200，所述半导体衬底200包括第一表面21和与第一表面21相对的第二表面22；

位于半导体衬底200的第一表面21上的若干CMOS器件201；

覆盖所述半导体衬底200的第一表面21和CMOS器件201的第一介质层；

位于第一介质层中的第一互连结构207，所述第一互连结构207与CMOS器件201相连；

贯穿半导体衬底200的第二表面22和部分第一介质层的通孔，所述通孔的底部暴露出第一互连结构207的底部表面；

位于所述通孔的侧壁和半导体衬底200的第二表面22上的隔离层212；

位于所述隔离层212和通孔底部上的第二金属互连层214，第二金属互连层214与第一互连结构207的底部表面相连；

覆盖所述第二金属互连层214的第二介质层216，第二介质层216填充满通孔；

位于所述第二介质层216上的若干无源器件223或219，所述无源器件223或219的一端与第二金属互连层214相连。

具体的，所述半导体衬底200的厚度大于100微米。

所述第一互连结构207至少包括第一金属互连层204，第一金属互连层204通过第一插塞203与CMOS器件204相连，所述通孔暴露出第一金属互连层204的底部表面，第二金属互连层214与第一金属互连层204的底部表面相连。

所述第一金属互连层204和半导体衬底200的第一表面21的之间的部分第一介质层的厚度为0.7～1微米。

所述第二金属互连层214和所述隔离层212以及通孔底部之间还具有扩散阻挡层213。

所述CMOS器件201包括晶体管，比如NMOS晶体管、PMOS晶体管中的一种或两种，所述无源器件223或219包括电感、电容中的一种或两种。

所述无源器件223为MIM电容，MIM电容包括：将第二金属互连层214作为MIM电容的第一电极，第二介质层216作为MIM电容的电介质层，位于第二介质层216上的第二电极217。

综上，本发明实施例的半导体结构及其形成方法，充分利用半导体衬底的第一表面和第二表面，在第一表面上形成CMOS器件，在第二表面上形成无源器件，然后通过贯穿半导体衬底和部分第一介质层的第二金属互连层将CMOS器件和无源器件连接在一起，在保证CMOS器件和无源器件具有较高的集成度的同时，减小了整个半导体结构占据的体积，并且降低了制作成本。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底包括第一表面和与第一表面相对的第二表面；

在半导体衬底的第一表面上形成若干CMOS器件；

形成覆盖所述半导体衬底的第一表面和CMOS器件的第一介质层；

在第一介质层中形成第一互连结构，所述第一互连结构与CMOS器件相连；

将第一介质层的表面与支撑基板键合；

从半导体衬底的第二表面刻蚀所述半导体衬底和部分第一介质层，形成通孔，所述通孔的底部暴露出第一互连结构的底部表面；

在所述通孔的侧壁和半导体衬底的第二表面上形成隔离层；

在所述隔离层和通孔底部上形成第二金属互连层，第二金属互连层与第一互连结构的底部表面相连；

形成覆盖所述第二金属互连层的第二介质层，第二介质层填充满通孔；

在所述第二介质层上形成若干无源器件，所述无源器件的一端与第二金属互连层相连。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，将第一介质层表面与支撑基板键合后，还包括：对所述半导体衬底的第二表面进行减薄。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，减薄后的半导体衬底的厚度大于100微米。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述通孔的侧壁为倾斜侧壁，从通孔的底部向半导体衬底的第二表面所述通孔的宽度逐渐增大。

5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一互连结构至少包括第一金属互连层，第一金属互连层通过第一插塞与CMOS器件相连，所述通孔暴露出第一金属互连层的底部表面。

6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一金属互连层和半导体衬底的第一表面的之间的部分第一介质层的厚度为0.7～1微米。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层的形成过程为：形成出覆盖所述半导体衬底的第二表面以及通孔的侧壁和底部表面的隔离材料层；去除通孔底部的隔离材料层，在半导体衬底的第二表面上和通孔的侧壁上形成隔离层。

8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为SiO₂、SiN、SiON、SiCN中的一种或几种。

9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二金属互连层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、Wsi中的一种或几种。

10.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成第二金属互连层之前，还包括：在所述隔离层和通孔底部表面形成扩散阻挡层。

11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述CMOS器件包括晶体管，所述无源器件包括电感、电容中的一种或两种。

12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述电容为MIM电容，MIM电容的形成过程为：将第二金属互连层作为MIM电容的第一电极，第二介质层作为MIM电容的电介质层，在第二介质层上形成MIM的第二电极。

13.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括去除所述支撑基板。

14.一种半导体结构，其特征在于，包括：

半导体衬底，所述半导体衬底包括第一表面和与第一表面相对的第二表面；

位于半导体衬底的第一表面上的若干CMOS器件；

覆盖所述半导体衬底的第一表面和CMOS器件的第一介质层；

位于第一介质层中的第一互连结构，所述第一互连结构与CMOS器件相连；

贯穿半导体衬底的第二表面和部分第一介质层的通孔，所述通孔的底部暴露出第一互连结构的底部表面；

位于所述通孔的侧壁和半导体衬底的第二表面上的隔离层；

位于所述隔离层和通孔底部上的第二金属互连层，第二金属互连层与第一互连结构的底部表面相连；

覆盖所述第二金属互连层的第二介质层，第二介质层填充满通孔；

位于所述第二介质层上的若干无源器件，所述无源器件的一端与第二金属互连层相连。

15.如权利要求14所述的半导体结构，其特征在于，所述半导体衬底的厚度大于100微米。

16.如权利要求14所述的半导体结构，其特征在于，所述第一互连结构至少包括第一金属互连层，第一金属互连层通过第一插塞与CMOS器件相连，所述通孔暴露出第一金属互连层的底部表面，第二金属互连层与第一金属互连层的底部表面相连。

17.如权利要求16所述的半导体结构，其特征在于，所述第一金属互连层和半导体衬底的第一表面的之间的部分第一介质层的厚度为0.1～1微米。

18.如权利要求14所述的半导体结构，其特征在于，所述第二金属互连层和所述隔离层以及通孔底部之间还具有扩散阻挡层。

19.如权利要求14所述的半导体结构，其特征在于，所述CMOS器件包括晶体管，所述无源器件包括电感、电容中的一种或两种。

20.如权利要求14所述的半导体结构，其特征在于，所述电容为MIM电容，MIM电容包括：将第二金属互连层作为MIM电容的第一电极，第二介质层作为MIM电容的电介质层，位于第二介质层上的第二电极。