JP2012501077A - チップ・パッケージ相互作用安定性を高めるための応力緩和ギャップを含む半導体デバイス。 - Google Patents

チップ・パッケージ相互作用安定性を高めるための応力緩和ギャップを含む半導体デバイス。 Download PDF

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Abstract

【解決手段】
単一チップ区域を個々のサブ区域（１つ以上の応力緩和領域２８０ａ、２８０ｂに基く２００ａ、２００ｂ、２００ｃ）に分割することによって、サブ区域の各々内に熱的に誘起される応力は、複雑な集積回路の動作の間に低減することができ、それにより低ｋ誘電体材質又はＵＬＫ材質を備えた複雑なメタライゼーションシステムの全体的な信頼性を高めることができる。その結果、従来の戦略と比較して、多数の積層メタライゼーション層を半導体チップ（２００）の大きな横方向寸法との組み合わせにおいて用いることができる。
【選択図】図２ｃ

Description

概して本開示は集積回路の製造に関し、更に特定的にはチップとパッケージの間での熱的不整合に起因するチップ・パッケージ相互作用を低減するための技術に関する。
半導体デバイスは典型的には、任意の適切な材質からなる実質的にディスク形状の基板上に形成される。高度に複雑な電子回路を含む半導体デバイスの大半は、現在のところシリコンに基いて製造されており、また当面の間シリコンに基いて製造されることが予測され、シリコン基板及び、ＳＯＩ（シリコン・オン・インシュレータ）基板のようなシリコン含有基板は、マイクロプロセッサ、ＳＲＡＭ、ＡＳＩＣ（特定用途向けＩＣ）、システム・オン・チップ（ＳｏＣ）等の半導体デバイスを形成するための成長可能な基本的材質として提供されるであろう。個々の集積回路はウエハ上にアレイ状で配列されており、高度な集積回路における数百以上の個別プロセスステップを伴うであろう多くの製造ステップは、フォトリソグラフィプロセス、計測プロセス、及び基板をダイシングした後の個々のデバイスのパッケージングを除いて、基板上の全てのチップ区域に対して同時に実行される。従って、経済的な制約により、半導体製造業者は着実に基板寸法を大きくして、それにより実際の半導体デバイスの製造に利用可能な面積を増大するとともに製造歩留まりを高めることとなる。
基板面積を増大することに加えて、半導体デバイス及び／又はプロセス制御に用いられ得る試験構造に対して可能な基板面積を実際上できるだけ多く用いるように、所与の基板サイズに対する基板面積の利用を最適化することも重要である。所与の基板サイズに対して有用な基板面積を最大化しようとする試みにおいて、回路要素の形状サイズが着実に縮小化されている。高度に洗練された半導体デバイスの形状サイズを縮小化するこの継続的な要望により、金属線層と、層内接続(intra-layer connection)としての金属線及び層間接続(inter-layer connection)としてのビア(vias)を含む中間ビア層とを備えた所謂内部接続構造(interconnect structure)の形成において、低ｋ誘電体材質と組み合わされた銅が代替的にしばしば用いられるようになってきている。典型的には、考慮されている回路設計の全ての内部回路要素、並びにＩ／Ｏ（入力／出力）、電力及び接地のパッドの間での接続を実現するために、交互に積み重ねられた複数の金属線層及び複数のビア層が必要である。
極めて縮小化された集積回路に対して、信号伝搬遅延はもはや電界効果トランジスタ等の回路要素によっては制限されないが、断面の減少に起因する線の伝導性の減少と相俟って線対線容量が増大するので、回路要素の密度の増大に伴い電気的接続の数が増大することにより、信号伝搬遅延は金属線の近接近によって制限される。この理由により、二酸化シリコン（３．６＜ｋ）及び窒化シリコン（５＜ｋ）のような従来の誘電体は、より低い誘電率を有する誘電体材質によって置換され、従ってこれらは３以下の比誘電率を有する低ｋ誘電体とも称される。しかし、低ｋ材質の密度及び機械的な安定性又は強さは、十分に容認されている二酸化シリコン及び窒化シリコンと比較して有意に小さくあるいは低い。その結果、メタライゼーションシステム(metallization system)の形成及びそれに続く集積回路製造の任意の製造工程の間、歩留まりは、低ｋ材質のような敏感な誘電体材質の機械的特性及び他の材質に対するそれらの密着性に依存する。
誘電定数が３．０、そしてそれよりずっと小さい進歩した誘電体材質の機械的安定性の低下の問題に加えて、異なる材質の対応する熱膨張の熱的不整合によるチップとパッケージの間での相互作用に起因して、デバイスの信頼性は、洗練された半導体デバイスの動作の間、これらの材質を設けていることによって影響を受けることがある。例えば複雑な集積回路の製造においては、パッケージキャリアをチップに接続するために、フリップチップパッケージング技術として知られる接続技術が次第に用いられているようである。ビアによりパッケージの対応する端子に接続され得るチップの最外金属層の周囲に適切なコンタクトパッドが配置されるであろう十分に確立されたワイヤボンディング技術とは対照的に、フリップチップ技術においては、それぞれのバンプ構造は最後のメタライゼーション層上に形成することができ、例えば半田材質からなるそのメタライゼーション層はパッケージのそれぞれのコンタクトパッドに接触させられることになろう。従ってバンプ材質をリフローした後に、最後のメタライゼーション層とパッケージキャリアのコンタクトパッドの間で、信頼性のある電気的及び機械的な接続が確立され得る。このようにして、最後のメタライゼーション層の全体的なチップ区域にわたる極めて多数の電気的な接続を、低減された抵抗及び容量で提供することができ、それにより、ＣＰＵ、記憶メモリ等の複雑な集積回路に要求されるであろうＩＯ（入力／出力）能力が提供される。バンプ構造をパッケージキャリアに接続するための対応するプロセスシーケンスの間、チップ上に形成されるバンプの各々とパッケージ基板上に設けられているであろうバンプ又はパッドの各々との間での信頼性のある接続を確立するように、所定の程度の圧力及び／又は熱が複合デバイスに印加されるであろう。しかし、熱的に又は機械的に誘起される応力は、典型的には低ｋ誘電体又は更には超低ｋ（ＵＬＫ）誘電体材質を含むであろう低い位置にあるメタライゼーション層にも影響することがあり、それにより、機械的安定性及び他材質への密着性の低下に起因してこれらの敏感な材質の層間剥離による欠陥が生成される蓋然性が高くなる。また、洗練された集積回路の大量生産においては、経済的な制約から、シリコンチップとの対比において異なる熱伝導性及び熱膨張係数を典型的には呈するであろう有機材質のようなパッケージ用の特定の基板材質の使用が通常は必要であるから、完成して対応するパッケージ基板に取り付けられた半導体デバイスの動作の間にもまた、シリコンベース半導体チップとパッケージ基板の熱膨張挙動における顕著な不整合に起因して、著しい機械的応力が生じ得る。その結果、メタライゼーションシステムの早期障害が生じることがあり、図１ａ及び１ｂを参照してこれを更に詳細に説明する。
図１ａは集積回路１５０の断面図を模式的に示しており、集積回路１５０は、適切なポリマー材質等の有機材質から実質的に構成されるパッケージ基板１７０にバンプ構造１６０によって接続される半導体ダイ又はチップ１００を備えている。半導体チップ１００は、回路レイアウトの全体的な構成及び集積回路１５０の性能に応じて、基板１０１、例えばシリコン基板又はＳＯＩ基板を典型的には備えているであろう。また、シリコンベースの半導体層１０２が典型的には基板１０１の「上方」に設けられていてよく、半導体層１０２は、集積回路１５０の所望の機能的性質によって要求されるであろうように、トランジスタ、キャパシタ、抵抗等の極めて多数の回路要素を備えているであろう。既に論じられたように、回路要素の臨界的寸法の継続的な縮小化は、大量生産技術により製造される現在利用可能な高度な半導体デバイスにおいては、５０ｎｍのオーダの、そしてそれより著しく小さなトランジスタの臨界的寸法をもたらし得る。更に、半導体チップ１００はメタライゼーションシステムを備えていてよく、進歩的なデバイスにおいてはメタライゼーションシステムは、複数のメタライゼーション層、即ち金属線及びビアが適切な誘電体材質内に組み込まれ得る複数のデバイスレベルを備えているであろう。上で論じられるように、種々のメタライゼーション層内で用いられる対応する誘電体材質の少なくとも一部分は、隣接する金属線の寄生容量を可能な限り低く抑えるために、機械的安定性の低い材質から構成されるであろう。前述したように、バンプ構造１６０の少なくとも一部分はメタライゼーションシステム１１０の一部として提供することができ、例えば半田材質からなる対応するバンプは、システム１１０の最外メタライゼーション層上に設けることができる。一方、パッケージ基板１７０は適切に位置決めされ且つ寸法付けられたコンタクトパッド（図示せず）を備えており、熱及び／又は機械的圧力の印加によってそれぞれの機械的及び電気的な接続を確立するために、これらのコンタクトパッドは対応するバンプに接触させられ得る。また、パッケージ基板はバンプ構造１６０のバンプを対応する端子に接続するために任意の適切な伝導線を備えていてよく、これによりプリント配線板等の他の周辺コンポーネントとの電気的なインタフェースが確立され得る。便宜上、パッケージ基板１７０におけるそのような任意の伝導線は図示されていない。
集積回路１５０の動作の間、例えば半導体層１０２内又はその上方に形成された回路要素によって半導体チップ１００内に熱が生じるであろうが、この熱は、基板１０１の全体的な熱伝導性に応じて、例えばメタライゼーションシステム１１０及びバンプ構造１６０を介して及び／又は基板１０１を介して消散され得る。例えば、ＳＯＩ基板の熱消散能力は、半導体層１０２を残りの基板材質から隔てるであろう埋め込み絶縁酸化層の熱伝導性が低下していることに起因して、純粋なシリコン基板と比較して著しく低いであろう。従って、主たる熱消散経路は、バンプ構造１６０及びパッケージ基板１７０によってなされるであろう。その結果、適度に高い平均温度が半導体チップ１００内で、またパッケージ基板１７０内でも生じ、この場合、前述したように、これら２つの部品の間での熱膨張係数の不整合が顕著な機械的応力を生じさせ得る。例として矢印１０３及び１７３で示されるように、パッケージ基板１７０は半導体チップ１００と比較して大きな熱膨張を呈するであろうし、従って対応する不整合が、特に半導体チップ１００とパッケージ基板１７０の間の「界面(interface)」で著しい程度の熱応力をもたらすことがあり、即ちバンプ構造１６０及びメタライゼーションシステム１１０は、集積回路１５０の動作の間、熱不整合による顕著なせん断力にさらされることになろう。洗練された誘電体材質の機械的安定性の低下及び密着性の低下に起因して、集積回路１５０の全体的な信頼性に影響を与えかねない対応する欠陥が生じ得る。
図１ｂは集積回路１５０を動作させているときの典型的な状況の間におけるメタライゼーションシステム１１０の一部分の拡大図を模式的に示している。図示されるように、メタライゼーションシステム１１０は複数のメタライゼーション層を備えていてよく、ここでは便宜上２つのメタライゼーション層１２０及び１３０が示されている。例えばメタライゼーション層１２０は誘電体材質１２１を備えていてよく、誘電体材質１２１内においては対応する金属線１２２及びビア１２３が埋め込まれていてよい。同様にメタライゼーション層１３０は、誘電体材質１３１及びそれぞれの金属線１３２及びビア１３３を備えていてよい。また、メタライゼーション層１２０、１３０は典型的にはエッチング停止／キャップ層１２４、１３４をそれぞれ備えていてよく、これらはエッチング停止能力、銅等を閉じ込めることに関して望ましい特性を有する適切な材質の形態において容易に提供され得る。更に、前述したように、メタライゼーションシステム１１０の少なくとも幾つかのメタラーゼーション層内には、しばしばエッチング停止／キャップ層１２４、１３４として用いられることがある窒化シリコン、炭化シリコン、窒素含有炭化シリコンのような他の誘電体材質と比較して機械的安定性が著しく劣るであろう低ｋ誘電体材質又はＵＬＫ材質の形態にある敏感な誘電体材質が備えられているであろう。従って、集積回路の動作の間、矢印１０３、１７３（図１ａ参照）で示されるような熱膨張に関して異なる挙動が生じ、著しい機械的な応力が矢印１０３ａで示されるようにメタライゼーション層１２０、１３０内に転移され得る。その結果、機械的な応力１０３ａはまた誘電体材質１３１及び１２１内にも広がり、それにより多かれ少なかれ明白な歪状態を誘起し、その歪状態は欠陥１２１ａ、１３１ａの生成をもたらすことがあり、ここで材質１２１、１３１のようなＵＬＫ材質のエッチング停止／キャップ層１２４、１３４に対する密着性は二酸化シリコン等の従来の誘電体材質と比較して小さいであろうから、欠陥１２１ａ、１３１ａの生成は最終的には、低い位置にある材質１２４、１３４からのある程度の層間剥離をもたらすであろう。従って、結果としての層間剥離は、最終的にメタライゼーションシステム１１０の早期障害をもたらし、それにより集積回路１５０（図１ａ参照）の全体的な信頼性の低下の一因となることがある。
洗練されたメタライゼーションシステムの信頼性低下の問題は、対応する内部金属誘電体の誘電定数が更に低減され得る高度なプロセス技術においては更に悪化する一方で同時に、対応するチップ区域の寸法は、集積回路の全体的な機能性を更に高めるために増大されるであろう。一方、全体的な回路レイアウトの更なる複雑性はまた、前述したように、積層されたメタライゼーション層の数の増加を必要とするであろうし、追加的に機械的な安定性の低下をもたらし得るので、複雑な集積回路の信頼性を更に低下させる一因となる。また、バンプ構造（図１ａ参照）を設けることにより、パッケージ基板と半導体チップの適度に堅い機械的な結合がもたらされ、従って、結果として得られる機械的な応力がバンプ構造１６０の下方に設けられたメタライゼーション層内に「効果的に」転移することがあり、弱い構成部分、即ち低ｋ誘電体材質は、特に集積回路１５０の動作の間に周期化された動作モードが用いられ得る場合に周期的に生じ得る顕著な機械的な応力の影響力を受け入れる必要があるかもしれない。
この理由により、洗練された誘電体材質を含む性能指向の(performance driven)メタライゼーションシステムに関する従来の手法においては、半導体チップの全体的なサイズは、全体的な機械的応力成分を許容可能なレベルに維持するように適切な寸法に制限される必要がある。他の場合には、メタライゼーション層の数が制限されて、それにより回路レイアウトのパッケージング密度及び／又は複雑性も制限されるかもしれない。更に他の従来手法においては、全体的な機械的安定性を高めるために、より洗練されていない誘電体材質が用いられるかもしれず、それにより集積回路の性能を犠牲にしてしまう。
上述した事情に鑑み、本開示は、洗練された半導体デバイスのメタライゼーションシステムの信頼性を高めることができる一方で、上述した問題の１つ以上の影響を回避し又は少なくとも低減することができる技術及び半導体デバイスに関連している。
概して本開示は、メタライゼーションシステムの信頼性を高めることができる一方で、洗練された誘電体材質を含む所望の数のメタライゼーションレベルを提供することができる技術及び半導体デバイスに関連している。この目的のために、単一のダイ領域は２つ以上の部分に「分割(divided)」されてよく、これら２つ以上の部分は、任意の用いられている応力成分が既存の機械的な応力状態に適合するような適切なサイズの２つ以上の部分に作用し得るように機械的に分離され(decoupled)てよい一方で、要求される信頼性を提供する。単一のチップ区域を小さな機械的な相互作用の２つ以上の部分に分割する一方で個々の部分の間での電気的な接続を維持することは、ここに開示される幾つかの例示的な側面においては、応力緩和領域又は「膨張(expansion)」ギャップを設けることによって達成することができ、これらは、１つ以上のメタライゼーション層を通過するように延在し、またここに開示される幾つかの実施形態では半導体チップの基板の内部まで又はこれを通過するように延在していてよい。応力緩和領域は例えば熱膨張、弾性等に関して半導体デバイスと比較して異なる特性を有していてよく、例えば半導体チップに対して熱的不整合を呈するそれぞれのパッケージ基板に基く半導体デバイスの動作の間、及び／又は特定の製造段階、例えばパッケージング及びバンプ構造のパッケージ基板への接続の間に、対応する「デカップリング(decoupling)」を達成することができ、従来手法において信頼性の大きな低下の要因となっているであろう欠陥を生成する蓋然性を低減することができる。その結果、考慮されている回路レイアウトの所望の程度の電気的特性及び／又は複雑性を維持することができる一方で、単一の半導体チップの少なくとも２つの部分の機械的なデカップリングに基いて高い信頼性を提供することができる。
ここに開示される１つの例示的な半導体デバイスは、基板と、基板の上方に形成される半導体材質とを備えている。また半導体デバイスは、半導体材質の内部及び上方に形成される複数の回路要素と、複数の回路要素の上方に形成されるメタライゼーションシステムとを備えており、メタライゼーションシステムは、１つ以上のメタライゼーション層と、パッケージ基板に接続するように構成される最後のコンタクト層とを備えている。追加的に半導体デバイスは、少なくともメタライゼーションシステム内に設けられた応力緩和領域を備えており、応力緩和領域はメタライゼーションシステムを少なくとも第１の部分及び第２の部分に分割し、応力緩和領域は第１の部分及び第２の部分を電気的に接続するように１つ以上のメタライゼーション層の少なくとも１つの内部に金属線部分を備えている。
ここに開示される更なる例示的な半導体デバイスは、基板と、基板の上方に位置する半導体材質の内部及び上方に形成される複数のトランジスタ要素とを備えている。更に複数の積層メタライゼーション層が設けられており、少なくとも１つの積層メタライゼーション層は低ｋ誘電体材質内に形成される金属線を備えている。最後に半導体デバイスは、複数の積層メタライゼーション層の各々を通過して延在する膨張ギャップを備えており、膨張ギャップは基板内にまで延在している。
ここに開示される１つの例示的な方法は、半導体デバイスの形成に関連している。方法は、複数のトランジスタ要素を備えている半導体層の上方に１つ以上のメタライゼーション層を形成することを備えている。追加的に方法は、１つ以上のメタライゼーション層の少なくとも１つを通過するように延在する少なくとも１つの溝を形成することとを備えており、溝は１つ以上のメタライゼーション層の少なくとも１つを第１の部分及び第２の部分に分割している。
本開示の更なる実施形態は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
図１ａは従来の設計に従ってバンプ構造によって接続される半導体チップ及びパッケージ基板を含む集積回路の模式的な断面図である。 図１ｂは従来のプロセス戦略に従って設けられる敏感な誘電体材質を含む半導体チップのメタライゼーションシステムの一部分の模式的な拡大図である。 図２ａは例示的な実施形態に従って低減された相互機械的内部作用を伴う小さな寸法のそれぞれのサブ区域を画定することができる、膨張ギャップとも称されるそれぞれの応力緩和領域を含む半導体チップの模式的な上面図（その１）である。 図２ｂは例示的な実施形態に従って低減された相互機械的内部作用を伴う小さな寸法のそれぞれのサブ区域を画定することができる、膨張ギャップとも称されるそれぞれの応力緩和領域を含む半導体チップの模式的な上面図（その２）である。 図２ｃはここに開示される例示的な実施形態に従ってメタライゼーションシステム内に欠陥を生じさせる蓋然性を低減するために小さな寸法を有する半導体チップの２つ以上の部分を提供する応力緩和領域又はデカップリング領域を備えた半導体チップの模式的な断面図である。 図２ｄは更なる例示的な実施形態に従って金属線の非直線的な構成に基くサブ部分への電気的な接続に対する種々の変形を示す応力緩和領域の模式的な上面図である。 図２ｅは例示的な実施形態に従ってメタライゼーションシステムを通過するように延在する溝を形成するための製造段階の間における複雑なメタライゼーションシステムを備えた半導体チップの一部分の模式的な断面図である。 図２ｆは更なる例示的な実施形態に従って対応するエッチングプロセスの複雑性を低減するような幾つかのステップでの応力緩和領域の形成における製造段階の間における半導体デバイスの模式的な断面図（その１）である。 図２ｇは更なる例示的な実施形態に従って対応するエッチングプロセスの複雑性を低減するような幾つかのステップでの応力緩和領域の形成における製造段階の間における半導体デバイスの模式的な断面図（その２）である。 図２ｈは半導体基板内まで延在する膨張ギャップ又は応力緩和領域を備えた半導体デバイスの模式的な断面図であり、ここでは更に他の例示的な実施形態に従って最終的な製造段階で基板の背面の材質を除去することによって機械的デカップリングが強化され得る。
以下の詳細な説明と共に図面に示される実施形態を参照して本開示が説明されるが、以下の詳細な説明及び図面は本開示を特定の例示的に開示されている実施形態に限定することを意図するものではなく、むしろ説明されている例示的な実施形態は単に本開示の種々の側面を例証しているにすぎず、本開示の範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
概して本開示は、先端的な半導体デバイスにおけるメタライゼーションシステムの低い信頼性の問題に対処するものであり、その問題は、特定の製造段階の間において、そして特に、半導体チップの熱膨張係数と比較して異なる熱膨張係数を有するパッケージ基板に接続されたときの集積回路の動作の間において、メタライゼーションシステムに与えられる機械的応力に起因していることがある。この目的のために、ここに開示される原理は、機械的応力の影響力に関して半導体チップの有効サイズの「減少」を考慮する一方、電気的な挙動に関しては望ましい大きなチップ寸法を維持する。即ち、チップサイズは望ましい複雑な全体的な回路レイアウトによるような要求に従って選択されてよく、この場合、ダイ領域を２つ以上のサブ区域に「機械的に」分割することができるゾーン、即ち領域の提供のために、所定量のチップ面積もまた確保されてよい一方で、全体的なダイ区域の電気的な完全性(integrity)を維持することができる。その結果、膨張ギャップ、応力緩和領域、機械的デカップリング領域等とも称されることがあるこれらの領域は、個々のサブ区域が機械的応力に応答することを可能にするであろうし、そのような機械的応力は、例えば応力緩和領域によって分離された隣接するサブ区域への顕著に低減された影響を伴う熱膨張係数の不整合に起因しているであろう。従って、各個別のサブ区域のサイズを臨界的なサイズより小さく維持することができ、ここで臨界的サイズよりも大きいと、メタライゼーション層の数、そこに用いられている誘電体材質等に関して別に与えられた要求に対して、信頼性の許容し得ない低下が観察されることがある。一方、全体的なダイ区域の電気的な「単一性(unity)」は、個々のサブ区域の間に金属線を適切に設けることにって維持することができるが、個々のサブ区域は特定の程度の体積縮小又は膨張に耐えるように構成されていることがあり、体積縮小又は膨張は、デバイスの製造シーケンスの間及び／又は動作の間における機械的応力及び／又は熱的条件に起因するであろう。幾つかの例示的な実施形態では、例えば、半導体チップと、取り付けられたパッケージ基板との間の熱的不整合によって生じている任意の機械的な応力の大きさを制限するように、対応する応力緩和領域が少なくとも臨界的なメタライゼーション層内に設けられてよい一方で、他の場合には、応力緩和領域は、メタライゼーションシステム全体を通過し、そして半導体チップの基板材質内にまで又はそれを通過するように延在していてよい。幾つかの例示的な実施形態では、応力緩和領域は、熱的及び機械的応力に関して種々のサブ区域の望ましい応答を得るような適切な材質で充填されてよい。即ち、対応する充填材質は、例えば弾性、熱膨張係数、熱伝導性等に関して半導体チップの最初の材質と比較して異なる特性を有していてよい。このようにして応力緩和領域の特性はデバイス及びプロセスの要求に従って適合させられてよく、この場合、必要であれば異なる領域は異なる特性を備えていてよく、又は単一の応力緩和領域内であっても異なる特性を有する複数の充填材質が設けられてよい。例えば、パッケージ基板と比較して同様の熱膨張特性を有する充填材質が例えば有機充填材質の形態で用いられてよく、それにより、前述したようにメタライゼーションシステム内に誘起されるであろう対応する機械的な応力にある程度対抗することができる横方向の応力成分を提供することができる。つまり、パッケージ基板の熱膨張が増大している間、メタライゼーション層内に誘起される対応する引張り応力は、応力緩和領域、即ちその内部の対応する充填材質から与えられる対応する圧縮応力によって少なくともある程度は補償し得るのである。既に示したように、特定のデバイスレベルに関して緩和領域の対応する「応答」を具体的に設計するために、充填材質の特性は例えば深さ方向に沿って変化してよい。例えば、メタライゼーションシステムの他の部分において充填材質の圧縮挙動が、低レベルのデバイスレベル内又は基板内にもたらされてよい一方で、高い熱伝導性の充填材質が埋め込み絶縁層を通過するように延在する場合には、例えばＳＯＩ基板の全体的な熱的特性を高めるためには、高い熱的及び／又は電気的伝導性の充填材質が有利であると考えられるかもしれない。他の場合には、充填材質の少なくとも一部分は、種々のデバイスレベルを接続する電気的コンタクトとして、又は電気的に伝導性の充填材質を効果的なシールドとして用いることによって種々のサブ区域の電気的な耐性(electrical immunity)を高めるために用いられてよい。例えば、高速なスイッチング速度を有する回路を含む論理部分等の、半導体チップの高性能なサブ区域は、臨界的なサブ区域を実質的に完全に横方向に包囲する応力緩和領域内に伝導性充填材質を設けることによって、効果的に遮蔽することができる。他の場合には、応力緩和領域内に少なくとも部分的に、機械的及び熱的な応力に応答し得る容量構造のような電気的にアクティブな構造が実装されてよく、それにより種々のサブ区域の状態の効果的なモニタリングが可能になる。他の場合には、充填材質及び対応する応力緩和領域の構造に基き適切なデカップリングキャパシタが確立されてよい。従って、幾つかの例示的な実施形態における機械的特性に加えて、強化された熱消散、スイッチングノイズの遮蔽、熱検知応用等の付加的な機能が、応力緩和領域又はその部分によって実装され得る。このように、メタライゼーションシステムの所与の構造及び考慮されている回路レイアウトの複雑性に対する信頼性の向上に加えて、総合的に高い性能を得ることができる。
以下、図２ａ〜２ｈを参照して更に例示的な実施形態を更に詳細に説明する。
図２ａは所与の回路レイアウトに従い１つ以上の機能回路ユニットを収容するように特定の横方向寸法を有する半導体チップ２００の上面図を模式的に示している。即ち半導体チップ２００は、所与の回路構成によって要求される電気的特性を得るためにその内部に多数の回路要素が形成され得るように寸法付けられていてよい。また、例えばメタライゼーションシステム（図２ａには図示せず）等のアーキテクチャに関する半導体チップ２００の全体的な構造は、例えば前述されもしたような低ｋ誘電体、ＵＬＫ材質等の洗練された誘電体材質を有する１つ以上の対応するメタライゼーション層（図示せず）を設けることによって、所望レベルの性能を得るように選択されてよい。メタライゼーションシステムの所与の技術標準に対する従来の手法の場合のようには、つまりそこで用いられる誘電体材質に関してメタライゼーション層の数及びその構造が、メタライゼーションシステムの要求される信頼性の程度を考慮したときに制限される必要がある場合のようには、チップ２００の横方向の寸法は、対応するパッケージ基板との組み合わせにおいて熱的性質によっては制限されないであろうから、半導体チップ２００は、従来の半導体デバイスと比較してより多くの回路要素を備えることができ、それにより、より高い程度の対応する機能ユニットの複雑性を所与の電気的性能の標準と共に提供することができることが理解されるべきである。この目的のため、幾つかの例示的な実施形態では、半導体チップ２００は、１つ以上の応力緩和領域２８０ａ、２８０ｂに基いて２つ以上のサブ区域２００ａ、２００ｂ、２００ｃに「分割(divided)」されていてよい。即ち、前述したように、領域２８０ａ、２８０ｂは隣接するサブ区域に関して特定の程度の機械的デカップリング効果を提供することができるので、熱的に誘起された応力成分への応答が強化され、結果として直接的に半導体チップ２００の対応するメタライゼーションシステムの信頼性を高めることができる。例えば領域２８０ａ、２８０ｂは、隣接するサブ区域に顕著な影響を及ぼすことなしに機械的応力に関して個々の区域２００ａ、…、２００ｃの応答を可能にする適切な材質で少なくとも部分的に充填されるであろう溝(trenches)を代表してよい。例えば、対応する充填材質は、隣接するサブ区域に密着してよい一方で、領域２８０ａ、２８０ｂの緩衝効果に起因して隣接するサブ区域に顕著な影響を及ぼすことなしに対応するサブ区域が縮小又は膨張し得るように、特定の程度の弾性を提供してよい。図示された例では、応力緩和領域２８０ｂは、隣接するサブ区域２００ｂに実質的に顕著な影響を及ぼすことなしに、膨張又は収縮によって熱的又は機械的に誘起された応力に関してサブ区域２００ｃの応答を可能にし得るし、同時にサブ区域２００ｂは、隣接するサブ区域２００ａ、２００ｃに大きな機械的応力を生成することなしに個別的に膨張又は縮小することができる。従って、半導体チップ２００がパッケージ基板に取り付けられると、サブ区域２００ａ、２００ｂ、２００ｃは、熱的に誘起されるパッケージ基板の収縮又は膨張に個別に追従することができる一方で同時に、チップ２００のメタライゼーションシステムの機械的能力に適合するレベルにある結果としての応力成分を維持することができる。
一方、チップ２００の電気的な完全性(integrity)は総じて、種々のサブ区域２００ａ、２００ｂ、２００ｃの間でのそれぞれの電気的な接続を維持することによって維持することができ、これについては図２ｃ及び２ｄを参照して後述する。幾つかの例示的な実施形態では、電気的な接続に関して、サブ区域２００ａ、…、２００ｃはこれらの区域がチップ２００の全体回路の機能ユニットを代表し得るように選択されてよく、この場合、適度に少数にすぎない電気的接続が、区域２００ａ、２００ｂ、２００ｃによって代表される種々の機能ユニットの間で確立される必要があろう。例えば、ＣＰＵのような洗練された集積回路のメモリ区域が、領域２８０ａ、２８０ｂの１つによってＣＰＵコア、電力部等の他のサブ区域から分離され得る機能ユニットとして考えられてよい。他の場合には、領域２８０ａ、２８０ｂ、従ってサブ区域２００ａ、…、２００ｃの構造は、メタライゼーションシステム内の金属線の「密度」のような他の基準に関して選択されてよく、ここでは金属線の低減された密度が、領域２８０ａ、２８０ｂの１つをそれらの内部に位置させること、動作の間におけるチップ２００内の温度分布、チップ２００の特定の区域に追加的な熱的及び／又は電気的機能を設けること、等に対して有利であると考えられてよい。例えば既に示したように、特にＳＯＩデバイスにおいて、区域２００ａ、…、２００ｃの１つ以上が動作の間に増大した熱発生の区域を代表し得るように、領域２８０ａ、２８０ｂの少なくとも一部分もまた全体的な熱伝導性を高めるために用いられてよい。
図２ｂは応力緩和領域２８０ａ、…、２８０ｇの対応するネットワークによって画定される適度に多数のサブ区域２００ａ、…２００ｎを有する半導体チップ２００を模式的に示している。図示されるように、種々のサブ区域２００ａ、…、２００ｎのサイズ及び形状は、総合的なデバイス要求に従って領域２８０ａ、…２８０ｇによって個別に調節されてよい。
図２ｃは図２ａの断面ＩＩｃに従う半導体チップ２００の一部分の断面図を模式的に示している。図示されるように、チップ２００は基板２０１を備えていてよく、基板２０１はその上方に半導体層２０２を形成するための適切なキャリア材質を代表してよく、半導体層２０２の内部及び上方にはトランジスタ、キャパシタ等の回路要素が形成されてよい。例えば、ＳＯＩ構造が考慮されている場合、基板２０１は、少なくともチップ２００の幾つかの区域内に埋め込み絶縁層２０１ａを含んでいてよいシリコン基板を代表してよい。しかし、ここに開示される原理はまた、半導体層が適切なキャリア材質の上方に形成され得る任意の適切なチップ構造にも適用可能であることが理解されるべきである。また、半導体チップ２００はメタライゼーションシステム２１０を備えていてよく、メタライゼーションシステム２１０は、例えばメタライゼーション層の数、その内部に組み込まれる誘電体材質の種類等に関して所望の構造を有していてよい。例えば、メタライゼーションシステム２１０は複数のメタライゼーション層２２０，２３０，２４０を備えていてよく、メタライゼーション層２２０，２３０，２４０の各々は、サブ区域２００ｃ、２００ｂ内に位置する回路要素の電気的な接続を提供するように、複数の金属線及び複数のビアを含んでいてよい。便宜上、そのような任意の金属線及びビアは図２ｃには図示されていない。メタライゼーション層２２０，２３０，２４０の少なくとも幾つかは、前述したような洗練された誘電体材質を備えていてよい。例えばメタライゼーション層２２０，２３０，２４０は、低ｋ誘電体材質又はＵＬＫ材質を含んでいてよい誘電体材質２２１，２３１，２４１をそれぞれ備えていてよい。また、メタライゼーション層２２０，２３０，２４０の少なくとも幾つかは、応力緩和領域２８０ｂを越えてサブ区域２００ｃをサブ区域２００ｂに電気的に接続するように、金属線２２２，２３２，２４２をそれぞれ備えていてよい。金属線２２２，２３２，２４２を区域２００ｃ、２００ｂのデバイス層２０２内の回路要素に接続するための対応する内部接続構造は図２ｃには図示されていないことが理解されるべきである。
更にチップ２００は、全体的なメタライゼーションシステム２１０、半導体層２０２及び基板２０１を介して延在してよい領域２８０ｂを備えていてよく、これらは場合によっては埋め込み絶縁層２０１ａを備えていてよい。他の例示的な実施形態においては、後で説明されるように、横方向の応力転移の機械的なデカップリング又は遮断(discontinuation)が特定のデバイスレベル内でのみ適切であると考えられる場合には、領域２８０ｂは特定の深さまで延在してよい。領域２８０ｂは、機械的なデカップリングに関して望ましい特性を提供する適切な充填材質２８１で充填されてよい溝(trench)を代表してよい。例えば当該分野では種々のポリマー材質が利用可能であり、更なる処理の間にチップ２００の特定の程度の機械的安定性を維持するために区域２００ｃ、２００ｂに対する十分な密着性を提供し得る一方で、前述したように区域２００ｃ、２００ｂの特定の程度の個々の膨張及び縮小を可能にする。幾つかの例示的な実施形態では、充填材質２８１は、後の製造段階において半導体回路２００に接続されるべきパッケージ基板の材質の熱膨張係数に近い係数を有する材質の形態で提供され得る。他の場合には弾性が高められた材質が用いられてよい一方、更に他の場合には、熱伝導性が高められた充填材質が追加的又は代替的に少なくとも領域２８０ｂ内の特定の高さまで設けられてよい。例えばＳＯＩ構造の場合には、基板２０１の熱消散能力は、熱伝導性の高い材質を領域２８０ｂ内の少なくとも半導体層２０２から埋め込み絶縁層２１０ａを介して基板２０１内にまで延在する部分に対して設けることによって、大幅に高めることができる。このように、一般的には劣っているＳＯＩデバイスの熱的挙動は、高い熱伝導性を有する適切な充填材質２８１を伴う領域２８０ｂを設けることによって、顕著に高め得られる。
図２ｄはサブ区域２００ｃ及び２００ｂを接続する金属線２２２，２３２，２４２を設計するための種々の変形を模式的に示している。即ち金属線２２２，２３２，２４２は、領域２８０ｂを越えて延在する非直線的(non-linear)な線部分を備えていてよく、それにより、電気的な接続にネガティブな影響を及ぼすことなしに領域２００ｃ、２００ｂの間での機械的変位に追従することが可能になり得る。図示されるように、任意の種類の「屈曲」構造が金属線２４２の所望の「柔軟性」を提供するように領域２８０ｂ内の非直線的な線部分２４２ａに対して用いられてよく、図２ｄには図示しないが、金属線２３２，２２２に対しても同様である。
図２ｅは図２ａの断面ＩＩｅに沿った更なる断面図を模式的に示している。図示されるように、半導体デバイス２００は、デバイス層２０２及びメタライゼーションシステム２１０の上方に形成されている基板２０１を備えていてよい。メタライゼーションシステム２１０は、最後のメタライゼーション層としてバンプ構造２６０を有していてよく、バンプ構造２６０は、集積回路１５０（図１ａ参照）を参照しても説明したようなパッケージ基板と接続するように設計されていてよい。例えばバンプ構造２６０は適切な誘電体材質２６１及び対応するバンプ２６２を備えていてよく、バンプ２６２は適切な「アンダーバンプ」金属２６３上に形成されていてよく、次いでアンダーバンプ金属２６３はメタライゼーション層２４０の金属領域２４３に接続されていてよい。既に示されたように、メタライゼーションシステム２１０は任意の数のメタライゼーション層を備えていてよく、ここでは便宜上３つの層２２０，２３０，２４０が示されている。メタライゼーションシステム２１０は、サブ区域２００ｃ内に位置する回路要素２０４ｃ及びサブ区域２００ｂ内に位置する回路要素２０４ｂの電気的な接続を提供することができる。またメタライゼーションシステム２１０は、前述したように、サブ区域２００ｃ、２００ｂと電気的に接続するように適切な金属線及び内部接続構造を備えていてよい。便宜上、対応するエッチングマスク２０５に基いて領域２８０ｂが内部に形成されるべき区域を越えて電気的な接続を提供するように、単一の金属線２２２が図示されている。
図２ａ〜２ｅに示されるような半導体デバイス２００は以下のプロセスに基いて形成することができる。回路要素２０４ｃ、２０４ｂ及び他の区域内の他の任意の回路要素は、前述したような半導体デバイス２００のサブ区域２００ａ、…、２００ｃ（図２ａ及び２ｂ参照）へのグルーピングに関してこれらの回路要素の位置を適切に規定することによって形成される。回路要素２０４ｃ、２０４ｂを形成するための製造シーケンスは、設計規則によって要求されるように、所望の電気的挙動を伴い且つ臨界的な寸法を伴って回路要素を形成するような任意の適切な技術を含んでいてよい。例えば洗練された応用においては、電界効果トランジスタのゲート長等の回路要素２０４ｃ、２０４ｂの臨界的な寸法は、概ね５０ｎｍ以下である。その後、回路要素２０４ｃ、２０４ｂとメタライゼーションシステム２１０の間での内部接続を代表するように、適切なコンタクト構造２０６が形成されてよい。次いで種々のメタライゼーション層２２０，２３０，２４０が形成されてよく、この場合、適切なプロセス技術が低ｋ誘電体材質のような所望の材質と組み合わされて用いられてよい。更に、区域２００ｃ、２００ｂの間での電気的接続の望ましい機械的な「柔軟性」を得るために、線２２２のような接続金属線が領域２８０ｂに対応する区域に非直線的な部分を有するように設けられてよい。最後に、バンプ構造２６０がシステム２１０の最後のメタライゼーション層として形成されてよく、ここでもまた適切なプロセス技術を適用して、領域２８０ｂと干渉しないようにバンプ２６２の位置を適切に選択することができる。次いで、エッチングマスク２０５がレジストマスクの形態で、場合によっては窒化シリコン、二酸化シリコン等のハードマスク材質との組み合わせにおいて提供されてよい。マスク２０５は領域２８０ｂの横方向の寸法を規定するように開口２０５ａを有していてよい。例えば、幅２０５ｗは、領域２００ｃ、２００ｂの予測される熱膨張又は収縮に応じて数μｍ〜数十μｍの範囲内にあってよく、熱膨張又は収縮はまた個々のサブ区域のサイズに依存するであろう。
他の例示的な実施形態において、エッチングマスク２０５を設けることがバンプ２６２の存在に適合し得ない場合には、マスク２０５はバンプ２６２を形成するのに先立って設けられてよく、またメタライゼーションシステム２１０を介しての、そして場合によってはデバイス層２０２を介して基板２０１内に至るエッチングのための対応するプロセスシーケンス２０７と、対応する溝の後続の再充填とがバンプ２６２の形成に先立ち実行されてよい。プロセスシーケンス２０７の間、線２２２のような任意の金属線に対して誘電体材質を選択的にエッチングするために、フッ素又はフッ素含有エッチング薬品に基いていてよい異方性エッチングレシピを用いることができ、任意の金属線は適切な伝導性又は誘電性のエッチング停止材質によってキャップされてよく、それにより対応するエッチングプロセスの間における金属線２２２の完全性が確保される。例えば、多くの十分に確立されたプラズマ支援エッチングレシピに対して幾つかの伝導性キャップ材質は高いエッチング抵抗性を有しているであろうし、銅もまた本来的にプラズマ支援エッチング技術によってはエッチングされにくいであろうから、所望のエッチング選択性を得ることができる。他の場合には、対応する領域２８０ｂをエッチングしまた再充填するためのシーケンス２０７は、対応するパターニングシーケンスに課せられた任意の制約を緩和するような複数のプロセスステップのシーケンスとして実行されてよく、これについては後述する。このように、対応する溝を特定の深さまでエッチングした後に、充填されるべき材質の特性及び材質の種類に応じて例えばＣＶＤ技術、スピンオン(spin-on)技術等により適切な充填材質が堆積させられてよい。
図２ｆは領域２０８ｂが幾つかのステップにおいて形成され得る更なる例示的な実施形態に従う半導体デバイス２００を模式的に示している。図示されるように、メタライゼーション層２２０のような１つ以上のメタライゼーション層を形成した後、少なくともメタライゼーション層２２０を介して、また場合にってはデバイス層２０２を介してエッチングするためにマスク２０５ｂが設けられてよく、この場合、適度に多数のデバイスレベルのエッチングが必要であろうプロセス技術と比較してエッチングプロセスの制御が強化され得る。
図２ｇは溝２８２ｂをメタライゼーション層２２０内にまでエッチングした後の半導体デバイス２００を模式的に示しており、溝２８２ｂは、領域２８０ｂの全体的な構造の要求に応じて、基板２０１に到達するまで延在し又は基板２０１内に若しくは基板２０１を通過するように延在している。その後、前述したように、溝２８２ｂを適切な充填材質で再充填するように、対応する堆積プロセス２０７ａが実行されてよい。プロセス２０７ａは充填材質の特性に応じて複数の堆積プロセスを場合によってはエッチングプロセスとの組み合わせにおいて含んでいてよいことが理解されるべきである。例えば、前述したように溝２８２ｂが埋め込み絶縁層を通過して延在する場合には、溝２８２ｂの下部内に熱伝導性の高い材質が充填されてよい。他の種類の材質が溝に充填される必要があるであろう場合には、例えばそれぞれのエッチングプロセスによって任意の過剰な材質が除去されてよく、その後に異なる充填材質が堆積させられてよい。他の場合には、後続の誘電体材質の堆積を伴う共形的(conformal)堆積プロセスを実行することによって、例えば溝２８２ｂの側壁部分上に伝導性材質が堆積させられてよく、この場合、先行して堆積させられた伝導性材質の一部分もまたメタライゼーション層２２０の電気的な挙動を妨げないよう必要に応じて除去されてよい。この場合、領域２８０ｂは電磁環境耐性に関して強化された遮蔽効果をも提供することができる。他の場合には、電気的な監視タスク、チャージ記憶等に用いることができる容量性の結合が得られるように、溝２８２ｂの底から対応する伝導性材質が除去されてよい。
溝２８２ｂを再充填した後、領域２８０ｂの更なる部分を緩和処理条件に基いて設けるために、付加的なメタライゼーション層を形成すると共に前述したように対応する製造シーケンスを繰り返すことによって、更なる処理が続けられてよい。
図２ｈは更なる例示的な実施形態に従い進行した製造段階における半導体デバイス２００の断面図を模式的に示している。図示されるように、領域２８０ｂはメタライゼーションシステム２１０を通過して基板２０１内まで延在していてよいが、基板２０１の残りの厚み２０１ｒは、基板２０１の処理及び取り扱いの間における半導体デバイス２００の高い機械的完全性を提供するために維持されてよい。即ち、デバイス２００がパッケージ基板に取り付けられて動作する間における領域２００ｃ、２００ｂの機械的なデカップリングに対して望ましいであろう大きな弾性を領域２８０ｂの充填材質が有していることがあるとしても、領域２８０ｂに対する溝のエッチング、溝の再充填等のための対応する取り扱い動作の間に、残りの厚み２１０ｒは高い完全性を提供することができる。そして、全体的製造シーケンスにおける基板２０１のダイシングに先立つ最終段階で、領域２１０ｂを「露出」させるように基板２０１の裏側２０１ｂから残りの厚み部分２１０ｒを除去することができる。この目的のために、適切な研削プロセスが実行され且つ／又はエッチングプロセスが用いられてよく、これらに対しては十分に確立されたエッチングレシピ又は研磨レシピが利用可能である。このようにして領域２８０ｂが完全に残りの基板２０１を通過するように延在する一方で、同時にその厚みの減少が高い電気的及び機械的な性能を提供することができる。また、領域２８０ｂによってもたらされる機械的なデカップリング効果の効率についても、基板２０１の厚みを小さくすることによって高めることができる。その後、例えば図１ａを参照して説明したように、個々の半導体チップに分離すると共にそれらのチップを適切なパッケージ基板に取り付けるために、基板２０１をダイシングすることによって更なる処理が継続されてよい。
結果として本開示は、個々の半導体チップを２つ以上のサブ区域に分割することによってメタライゼーションシステムの高い信頼性を達成し得る半導体デバイス、集積回路及びそれらを形成するための技術を提供し、サブ区域は適切な膨張ギャップ又は応力緩和領域によって分離されていてよく、膨張ギャップ又は応力緩和領域は、上掲の複数の個別のサブ区域及び対応するパッケージ基板を含む半導体チップを備えた集積回路の動作の間に生じ得る機械的応力の量を制限することができる。このようにして、従来技術における場合のように半導体チップの適度に小さい全体的な横方向の特定の寸法に実質的に制限されることなしに、要求される多数のメタライゼーションレベルを伴う低ｋ誘電体材質に基く複雑なメタライゼーションシステムを用いることができる。従って、所与の電気的な性能に対して、メタライゼーションシステムの信頼性を犠牲にすることなしに、従来のデバイスと比較して多くの機能を単一の半導体チップに組み込むことができる。
本開示の更なる修正及び変更は、この明細書を考慮することによって当業者には明白になろう。従って、明細書は、例示的なものとしてのみ解釈されるべきであり、またここに開示される原理を実施する一般的な手法を当業者に教示することを目的としている。ここに示されまた説明される形態は目下のところ望ましい実施形態として解釈されるべきことが理解されるべきである。

Claims (25)

  1. 半導体材質の内部及び上方に形成される複数の回路要素と、
    前記複数の回路要素の上方に形成されるメタライゼーションシステムと、
    応力緩和領域とを備えた半導体デバイスであって、
    前記メタライゼーションシステムは１つ以上のメタライゼーション層とパッケージ基板に接続される最後のコンタクト層とを備えており、
    前記応力緩和領域は、少なくとも前記メタライゼーションシステム内に設けられ、前記メタライゼーションシステムを少なくとも第１の部分及び第２の部分に分割し、前記第１の部分及び前記第２の部分を電気的に接続するように前記１つ以上のメタライゼーション層の少なくとも１つの内部に金属線部分を備えている半導体デバイス。
  2. 前記応力緩和領域は前記基板内にまで延在している、請求項１の半導体デバイス。
  3. 前記応力緩和領域は前記基板を通過して延在している、請求項２の半導体デバイス。
  4. 前記応力緩和領域は前記半導体材質の熱膨張係数とは異なる熱膨張係数を有する充填材質を備えている、請求項１の半導体デバイス。
  5. 前記充填材質は前記前記パッケージ基板の熱膨張係数と実質的に等しい熱膨張係数を有している、請求項１の半導体デバイス。
  6. 前記応力緩和領域は少なくとも前記メタライゼーションシステムを３以上の部分に分割しており、
    前記３以上の部分の少なくとも幾つかは前記１つ以上のメタライゼーション層の１つ以上の金属線によって電気的に接続されている、請求項１の半導体デバイス。
  7. 前記最後のコンタクト層にバンプ構造によって接続される前記パッケージ基板を更に備えた、請求項１の半導体デバイス。
  8. 前記１つ以上のメタライゼーション層の少なくとも１つは概ね３．０以下の誘電定数を有する誘電体材質を備えている、請求項１の半導体デバイス。
  9. 前記応力緩和領域は概ね１μｍ〜５０μｍの範囲にある幅を有している、請求項１の半導体デバイス。
  10. 前記金属線部分は非直線的な線部分を代表している、請求項１の半導体デバイス。
  11. 前記回路要素の少なくとも幾つかは概ね５０ｎｍ以下の臨界的寸法を有している、請求項１の半導体デバイス。
  12. 半導体材質の内部及び上方に形成される複数のトランジスタ要素と、
    少なくともその１つが低ｋ誘電体材質内に形成される金属線を備えている複数の積層メタライゼーション層と、
    前記複数の積層メタライゼーション層の各々を通過して前記半導体材質内にまで延在する膨張ギャップとを備えた半導体デバイス。
  13. 前記メタライゼーション層の少なくとも幾つかの内部の前記膨張ギャップを越えて延在する金属線部分を更に備えた、請求項１２の半導体デバイス。
  14. 前記金属線部分は前記膨張ギャプの幅における変動に適合するように非直線的である、請求項１３の半導体デバイス。
  15. 前記膨張ギャップは前記基板の熱膨張係数とは異なる熱膨張係数を有する充填材質を備えている、請求項１２の半導体デバイス。
  16. 前記充填材質は有機材質である、請求項１５の半導体デバイス。
  17. 前記膨張ギャップは前記基板を通過して延在している、請求項１２の半導体デバイス。
  18. 前記複数のトランジスタ要素の少なくとも幾つかの最小臨界的設計寸法は概ね５０ナノメートル以下である、請求項１２の半導体デバイス。
  19. 半導体デバイスを形成する方法であって、
    複数のトランジスタ要素を備えている半導体層の上方に１つ以上のメタライゼーション層を形成することと、
    前記１つ以上のメタライゼーション層の少なくとも１つを通過するように延在する少なくとも１つの溝を形成することとを備え、
    前記溝は前記１つ以上のメタライゼーション層の前記少なくとも１つを第１の部分及び第２の部分に分割している方法。
  20. 前記１つ以上のメタライゼーション層を形成することは前記１つ以上のメタライゼーション層の前記少なくとも１つの内部に非直線的な金属線部分を設けることを備えており、
    前記非直線的な金属線部分は前記溝を越えて延在している、請求項１９の方法。
  21. 前記基板の熱膨張係数とは異なる熱膨張係数を有する充填材質で前記溝を充填することを更に備えた、請求項２０の方法。
  22. 前記溝は前記１つ以上のメタライゼーション層の各々を通過して延在するように形成される、請求項２０の方法。
  23. 前記溝は前記１つ以上のメタライゼーション層の最後の１つを形成した後に形成される、請求項２２の方法。
  24. 前記溝は前記半導体層がその上に形成される基板内にまで延在するように形成される、請求項２２の方法。
  25. 前記複数のトランジスタ要素における第１の機能群及び第２の機能群を識別することを更に備え、
    前記第１の機能群は前記第１の部分によって電気的に接続され、前記第２の機能群は前記第２の部分によって電気的に接続される、請求項２２の方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009023377B4 (de) * 2009-05-29 2017-12-28 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines Mikrostrukturbauelements mit einer Metallisierungsstruktur mit selbstjustiertem Luftspalt
US8169076B2 (en) * 2009-06-16 2012-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structures having lead-free solder bumps
DE102010002453B4 (de) * 2010-02-26 2018-05-09 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren und Messystem zur Bewertung der Metallstapelintegrität in komplexen Halbleiterbauelementen durch mechanisches Verspannen von Chipkontakten
US8759209B2 (en) * 2010-03-25 2014-06-24 Stats Chippac, Ltd. Semiconductor device and method of forming a dual UBM structure for lead free bump connections
DE102010030760B4 (de) * 2010-06-30 2014-07-24 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit Durchgangskontaktierungen mit einem Verspannungsrelaxationsmechanismus und Verfahren zur Herstellung eines solchen
DE102011080545A1 (de) * 2011-08-05 2013-02-07 Robert Bosch Gmbh Halbleitersubstrat eines elektronischen Bauelementes
US8664041B2 (en) * 2012-04-12 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method for designing a package and substrate layout
CN105122338A (zh) * 2013-03-29 2015-12-02 夏普株式会社 有源矩阵基板和显示装置
US9263405B2 (en) * 2013-12-05 2016-02-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device
US9583380B2 (en) 2014-07-17 2017-02-28 Globalfoundries Inc. Anisotropic material damage process for etching low-K dielectric materials
US9443956B2 (en) 2014-12-08 2016-09-13 Globalfoundries Inc. Method for forming air gap structure using carbon-containing spacer
KR102264675B1 (ko) * 2014-12-09 2021-06-15 삼성전자주식회사 반도체 장치 및 그 형성방법
US9768058B2 (en) 2015-08-10 2017-09-19 Globalfoundries Inc. Methods of forming air gaps in metallization layers on integrated circuit products
JP2019054199A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体装置
US20220020702A1 (en) * 2018-12-04 2022-01-20 Hitachi Astemo, Ltd. Semiconductor Device and in-Vehicle Electronic Control Device Using the Same
KR102589686B1 (ko) 2019-08-12 2023-10-16 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
KR20210152255A (ko) 2020-06-08 2021-12-15 삼성전자주식회사 반도체 패키지
US20220037145A1 (en) * 2020-07-31 2022-02-03 Psiquantum, Corp. Silicon nitride films having reduced interfacial strain
US20230178486A1 (en) * 2021-12-02 2023-06-08 Qorvo Us, Inc. Backside metallization for semiconductor assembly

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0722583A (ja) * 1992-12-15 1995-01-24 Internatl Business Mach Corp <Ibm> 多層回路装置
US20040212047A1 (en) * 2003-04-22 2004-10-28 Joshi Subhash M. Edge arrangements for integrated circuit chips
US20050151248A1 (en) * 1997-09-30 2005-07-14 Alpha Omega Semiconductor Limited Inter-dice signal transfer methods for integrated circuits
US20060012012A1 (en) * 2004-07-15 2006-01-19 Ping-Wei Wang Semiconductor device with crack prevention ring and method of manufacture thereof
JP2006196899A (ja) * 2005-01-12 2006-07-27 Samsung Electronics Co Ltd ダイの反りが抑制された半導体素子及びその製造方法
US7109093B2 (en) * 2004-03-22 2006-09-19 International Business Machines Corporation Crackstop with release layer for crack control in semiconductors
JP2007115988A (ja) * 2005-10-21 2007-05-10 Renesas Technology Corp 半導体装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US6731007B1 (en) * 1997-08-29 2004-05-04 Hitachi, Ltd. Semiconductor integrated circuit device with vertically stacked conductor interconnections
JP3660799B2 (ja) * 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6352923B1 (en) * 1999-03-01 2002-03-05 United Microelectronics Corp. Method of fabricating direct contact through hole type
US20020160563A1 (en) 2000-03-14 2002-10-31 International Business Machines Corporation Practical air dielectric interconnections by post-processing standard CMOS wafers
US6989600B2 (en) * 2000-04-20 2006-01-24 Renesas Technology Corporation Integrated circuit device having reduced substrate size and a method for manufacturing the same
JP2001319928A (ja) * 2000-05-08 2001-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2003142485A (ja) * 2001-11-01 2003-05-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003209134A (ja) * 2002-01-11 2003-07-25 Hitachi Ltd 半導体装置及びその製造方法
US6624515B1 (en) * 2002-03-11 2003-09-23 Micron Technology, Inc. Microelectronic die including low RC under-layer interconnects
JP4489345B2 (ja) * 2002-12-13 2010-06-23 株式会社ルネサステクノロジ 半導体装置の製造方法
US7208837B2 (en) * 2004-02-10 2007-04-24 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
US7221034B2 (en) * 2004-02-27 2007-05-22 Infineon Technologies Ag Semiconductor structure including vias
US7341761B1 (en) * 2004-03-11 2008-03-11 Novellus Systems, Inc. Methods for producing low-k CDO films
JP4439976B2 (ja) * 2004-03-31 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP2006190839A (ja) * 2005-01-06 2006-07-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20060267154A1 (en) 2005-05-11 2006-11-30 Pitts Robert L Scribe seal structure for improved noise isolation
JP5096669B2 (ja) * 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US7381635B2 (en) * 2005-07-18 2008-06-03 International Business Machines Corporation Method and structure for reduction of soft error rates in integrated circuits
US8022552B2 (en) * 2006-06-27 2011-09-20 Megica Corporation Integrated circuit and method for fabricating the same
KR100826979B1 (ko) 2006-09-30 2008-05-02 주식회사 하이닉스반도체 스택 패키지 및 그 제조방법
US7642653B2 (en) * 2006-10-24 2010-01-05 Denso Corporation Semiconductor device, wiring of semiconductor device, and method of forming wiring
US7566915B2 (en) * 2006-12-29 2009-07-28 Intel Corporation Guard ring extension to prevent reliability failures

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0722583A (ja) * 1992-12-15 1995-01-24 Internatl Business Mach Corp <Ibm> 多層回路装置
US20050151248A1 (en) * 1997-09-30 2005-07-14 Alpha Omega Semiconductor Limited Inter-dice signal transfer methods for integrated circuits
US20040212047A1 (en) * 2003-04-22 2004-10-28 Joshi Subhash M. Edge arrangements for integrated circuit chips
US7109093B2 (en) * 2004-03-22 2006-09-19 International Business Machines Corporation Crackstop with release layer for crack control in semiconductors
US20060012012A1 (en) * 2004-07-15 2006-01-19 Ping-Wei Wang Semiconductor device with crack prevention ring and method of manufacture thereof
JP2006196899A (ja) * 2005-01-12 2006-07-27 Samsung Electronics Co Ltd ダイの反りが抑制された半導体素子及びその製造方法
JP2007115988A (ja) * 2005-10-21 2007-05-10 Renesas Technology Corp 半導体装置

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