KR101018935B1 - 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터 - Google Patents

어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터 Download PDF

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Abstract

본 발명은 다수개의 커패시터를 어레이(array) 구조로 형성함으로써 인쇄회로기판에 실장 시 다수개의 커패시터를 동시에 실장이 가능하도록 하여 실장공수를 줄임으로써 실장작업의 생산성을 개선시킬 수 있는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터에 관한 것으로, 본 발명의 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터는 세라믹부재(11)와; 세라믹부재(11)의 일면에 형성되는 공통전극부재(12)와; 세라믹부재(11)의 타면에 배열되어 형성되는 다수개의 개별전극부재(13)와; 공통전극부재(12)에 연결되는 공통리드단자(14)와; 공통리드단자(14)와 마주대하도록 개별전극부재(13)에 각각 연결되는 다수개의 개별리드단자(15)와; 세라믹부재(11)와 공통전극부재(12)와 다수개의 개별전극부재(13)를 밀봉하는 몰딩부재(16)로 구성됨을 특징으로 한다.
표면실장, 어레이, 커패시터, 고압, 세라믹

Description

어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터{Surface mounting device type high voltage capacitor having array structure}
본 발명은 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터에 관한 것으로, 더욱 상세하게는 다수개의 커패시터를 어레이(array) 구조로 형성함으로써 인쇄회로기판에 실장 시 다수개의 커패시터를 동시에 실장이 가능하도록 하여 실장공수를 줄임으로써 실장작업의 생산성을 개선시킬 수 있는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터에 관한 것이다.
종래의 표면실장형 세라믹 커패시터를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 표면실장형 세라믹 커패시터의 단면도이다.
도 1에서와 같이 종래의 표면실장형 세라믹 커패시터(1)는 단일형으로 세라믹 디스크(1a), 다수개의 전극부재(1b), 다수개의 리드단자(1c) 및 수지(1d)로 구성된다. 여기서, 수지(1d)는 에폭시, 페놀(phenol) 및 에폭시 컴파운드(epoxy molded compound) 중 하나가 적용된다.
종래의 표면실장형 세라믹 커패시터(1)는 세라믹 디스크(1a)의 양측면에 각 각 전극부재(1b)가 형성되며, 각각의 전극부재(3)에 외부 전자부품(도시 않음)과 연결되는 리드단자(1c)가 설치된다. 수지(1d)는 세라믹 디스크(1a)가 밀봉되도록 형성되어 커패시터(1)를 보호한다. 이러한 종래의 커패시터(1)는 다수개의 커패시터(1)가 필요한 회로에서 인쇄회로기판(도시 않음)에 실장 시 단독으로 실장함으로써 작업시간이 많이 소요된다.
종래의 표면실장형 세라믹 커패시터와 같이 단독으로 실장함으로써 다수개의 커패시터를 실장할 경우에 실장작업의 생산성이 저하되는 문제점이 있다.
본 발명의 목적은 전술한 문제점을 해결하기 위해 안출한 것으로, 다수개의 커패시터를 어레이(array) 구조로 형성함으로써 인쇄회로기판에 실장 시 다수개의 커패시터를 동시에 실장이 가능하도록 하여 실장공수를 줄임으로써 실장작업의 생산성을 개선시킬 수 있는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터를 제공함에 있다.
본 발명의 다른 목적은 다수개의 커패시터를 어레이 구조로 형성함으로써 인쇄회로기판에 실장 시 실장면적을 줄여 실장 밀도를 증가시킬 수 있는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터를 제공함에 있다.
본 발명의 또 다른 목적은 다수개의 커패시터를 어레이 구조로 형성하고 세라믹 부재와 공통전극부재의 구조를 개선시킴으로써 고전압, 고주파 및 고습 환경에서도 신뢰성 있게 동작이 가능한 어레이 구조를 갖는 표면실장형 커패시터를 제 공함에 있다.
본 발명의 제1실시예에 따른 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터는 세라믹부재와; 상기 세라믹부재의 일면에 형성되는 공통전극부재와; 상기 세라믹부재의 타면에 배열되어 형성되는 다수개의 개별전극부재와; 상기 공통전극부재에 연결되는 공통리드단자(common lead terminal)와; 상기 공통리드단자와 마주대하도록 상기 개별전극부재에 각각 연결되는 다수개의 개별리드단자와; 상기 세라믹부재와 상기 공통전극부재와 상기 다수개의 개별전극부재를 밀봉하는 몰딩부재(molding member)로 구성되며, 상기 세라믹부재는 타면에 개별전극부재 사이의 절연거리를 확보하기 위해 다수개의 분리홈이 형성되는 것을 특징으로 한다.
본 발명의 제2실시예에 따른 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터는 세라믹부재와; 상기 세라믹부재의 일면에 형성되는 공통전극부재와; 상기 세라믹부재의 타면에 배열되어 형성되는 다수개의 개별전극부재와; 상기 공통전극부재에 제1방향으로 마주대하도록 연결되는 다수개의 공통리드단자와; 상기 다수개의 개별전극부재에 제2방향으로 마주대하도록 각각 연결되는 다수개의 개별리드단자로 구성되며, 상기 제1방향과 상기 제2방향은 서로 직각이 되는 것을 특징으로 한다.
삭제
본 발명의 제3실시예에 따른 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터는 세라믹부재와; 상기 세라믹부재의 일면에 형성되는 공통전극부재와; 상기 세라믹부재의 타면에 배열되어 형성되는 다수개의 개별전극부재와; 상기 다수개의 개별전극부재와 연결되도록 상기 세라믹부재에 설치되며 일면과 타면에 각각 다수개의 도전성 랜드패턴(conductivity land pattern)이 형성되는 절연기판과; 상기 공통전극부재와 상기 절연기판의 도전성 랜드패턴에 제1방향으로 마주대하도록 연결되는 다수개의 공통연결단자와; 상기 절연기판의 타면에 형성된 다수개의 도전성 랜드패턴에 각각 연결되는 다수개의 볼리드단자와; 상기 세라믹부재와 공통전극부재와 다수개의 개별전극부재를 밀봉하며 상기 다수개의 볼리드단자가 삽입되어 절연기판에 연결되도록 다수개의 삽입홀이 형성되는 몰딩부재로 구성되며, 상기 절연기판은 일면에 형성된 다수개의 도전성 랜드패턴이 다수개의 개별전극부재와 연결되는 것을 특징으로 한다.
본 발명의 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터는 다수개의 커패시터를 어레이(array) 구조로 형성함으로써 실장작업의 생산성을 개선시킬 수 있는 이점을 제공하며, 다수개의 커패시터를 어레이 구조로 형성함으로써 인쇄회로기판에 실장 시 실장면적을 줄여 실장 밀도를 증가시킬 수 있는 이점을 제공한다. 또한, 세라믹부재에 분리홈이나 절연부재를 형성하고 공통전극부재에 가이드 링 패턴을 형성함으로써 고전압, 고주파 및 고습 환경에서도 동작의 신뢰성을 제공할 수 있는 이점을 제공한다.
(실시예1)
본 발명의 제1실시예는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터를 DIP(dual inline package)나 SOP(small outline package) 형태로 제조하기위한 것으로 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2는 본 발명의 제1실시예에 따른 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터의 사시도이고, 도 3은 도 2에 도시된 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터의 부분 절단 사시도이며, 도 4는 도3에 도시된 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터의 분리조립 사시도이다.
도 2 내지 도 4에서와 같이 본 발명의 제1실시예에 따른 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터(10)는 세라믹부재(11), 공통전극부재(12), 다수개의 개별전극부재(13), 공통리드단자(14), 다수개의 개별리드단자(15) 및 몰딩부재(16)로 구성된다.
세라믹부재(11)는 본 발명의 표면실장형 고압 세라믹 커패시터(10)의 유전체로 다수개의 커패시터를 어레이형(array type)으로 형성하기 위해 제1방향(X)으로 길게 연장되도록 형성된다. 공통전극부재(12)는 세라믹부재(11)의 일면에 즉, 상면에 형성되며, 다수개의 개별전극부재(13)는 세라믹부재(11)의 타면 즉, 하면에 배열되어 형성된다. 공통리드단자(14)는 공통전극부재(12)에 전기적으로 도전되도록 연결되며, 다수개의 개별리드단자(15)는 공통리드단자(14)와 마주대하도록 개별전극부재(13)에 각각 전기적ㅇ로 도전되도록 연결된다. 몰딩부재(16)는 세라믹부재(11)와 공통전극부재(12)와 다수개의 개별전극부재(13)를 밀봉한다.
상기 구성을 갖는 본 발명의 제1실시예는 표면실장형 고압 세라믹 커패시터(10)를 DIP나 SOP 패키지 형태로 제조하기 위한 것으로, 각 구성 요소를 보다 상세히 설명하면 다음과 같다.
세라믹부재(11)는 BaTiO3계, BaO-Nd2O3-TiO2계, MgO-TiO2계 및 CaTiO3-SrTiO3계 산화물 중 하나가 적용되며, 산화물의 유전율은 10 내지 20,000이 된다. 이러한 세라믹부재(11)는 도 6의 (a)에서와 같이 타면에 개별전극부재(13) 사이의 절연거리를 확보하기 위해 다수개의 분리홈(11a)이 형성된다. 분리홈(11a)의 종횡비(aspect ratio)는 크도록 하기 위해 분리홈(11a)의 높이는 폭길이의 0.3 내지 0.7배가 된다. 이러한 분리홈(11a)은 다수개의 개별전극부재(13) 사이의 거리를 깊이(h)와 폭(w)을 더한 거리(h+h+w)로 연장시켜 줌으로써 절연거리 미확보에 따른 표면방전을 방지하여 섬락현상(flash over)을 줄여 본 발명의 표면실장형 고압 세라믹 커패시터(10)가 고전압에서 신뢰성이 있는 동작이 가능하도록 한다.
세라믹부재(11)는 타면에는 도 6의 (c)에서와 같이 표면방절을 줄여 섬락현상을 개선하기 위해 세라믹부재(11) 보다 높은 절연성을 갖는 절연부재(11b)가 더 구비되며, 절연부재(11b)는 다수개의 개별전극부재(13)가 노출되도록 세라믹부재(11)에 형성된다. 이러한 절연부재(11b)는 유리프릿이나 고분자 절연재질이 적용된다. 절연부재(11b)가 유리프릿이 적용되는 경우에 유리프릿은 SiO2-Li2O3-B2O3계와 Li2O3-B2O3-V2O5계 중 하나를 400℃ 내지 700℃에서 소결한 후 스프레이 코팅이나 스크린 인쇄하여 형성된다. 절연부재(11b)가 고분자 절연재질이 적용되는 경우에 고분자 절연재질은 에폭시, 폴리이미드(polyimide), 실리콘수지 및 폴리에스터 수지 중 하나를 스프레이 코팅으로 도포한 후 경화하여 형성된다.
세라믹부재(11)는 도 6의 (d) 및 (e)에서와 같이 분리홈(11a)과 절연부재(11b)가 동시에 형성된다. 즉, 도 6의 (a)에 도시된 세라믹부재(11)를 사진식각공정을 이용하여 다수개의 분리홈(11a)이 형성되면, 다수개의 분리홈(11a)이 형성 된 세라믹부재(11)는 타면에 다수개의 개별전극부재(13)가 노출되며 다수개의 분리홈(11a)이 매립되도록 절연부재(11b)가 형성된다. 여기서, 도 6의 (e)는 도 6의 (d) 의 A-A선 단면도이며, 6의 (a) 내지 (d)는 세라믹부재(11)를 Z축 방향에서 바라본 사시도이다.
공통전극부재(12)는 도 7의 (d)에서와 같이 전계의 균일성을 유지시키기 위해 외측에 가이드 링 패턴(guide ring pattern) 전극부재(12a)가 형성된다. 이러한 공통전극부재(12)는 도 7의 (a) 내지 (c)에서와 같이 단일 사각패턴, 단일 에지(edge) 제거 사각패턴 및 서로 연결되는 다수개의 H자형 패턴 중 하나로 형성된다. 다양한 패턴으로 형성되는 공통전극부재(12)는 Cu, Ag, Cu-Ni, Cu-Zn, Ag-Zn 중 하나의 재질로 이루어진다.
다수개의 개별전극부재(13)는 각각 도 8의 (a) 및 (b)에서와 같이 사각패턴이나 에지 제거 사각패턴으로 형성되고, Ag, Cu, Ni, Ag-Zn, Ag-Cu 중 하나를 사진식각과 스크린 인쇄와 소결하여 형성된다. 여기서, 도 8의 (a) 및 (b)는 각각 세라믹부재(11)를 Z축 방향에서 바라본 평면도이다. 이러한 다수개의 개별전극부재(13)는 각각 세라믹부재(11) 및 공통전극부재(12)와 함께 도 10에 도시된 다수개의 커패시터(C1,C2, …, Cn)를 이루게 된다. 다수개의 커패시터(C1,C2, …, Cn)를 이루는 다수개의 개별전극부재(13)는 도 6의 (e)에 도시된 요부 확대도(C)나 (D)에서와 같이 하나의 층으로 이루어지거나 다수개의 층(13a,13b)으로 이루어진다.
다수개의 층(13a,13b)으로 이루어지는 다수개의 개별전극부재(13)는 각각 제1개별전극층(13a)과 제2개별전극층(13b)으로 구성된다. 제1개별전극층(13a)은 세라 믹부재(11)에 형성되며, 이러한 제1개별전극층(13a)은 Cu, Ag, Ni 및 Sn 중 하나를 증착하여 형성된다. 제2개별전극층(13b)은 제1개별전극층(13a)에 형성되며, 이러한 제2개별전극층(13b)은 Cu, Ni 및 Ag 중 하나를 도금하여 형성된다.
공통리드단자(14)는 도 10에 도시된 접지(GND)에 연결되며, 다수개의 개별리드단자(15)와 마주대하도록 설치되어 본 발명의 제1실시예에 따른 표면실장형 고압 세라믹 커패시터(10)를 DIP 형태의 패키지로 제조할 수 있게 된다. 이러한 공통리드단자(14)는 폭(m1)은 개별리드단자(15)의 폭(m2)보다 크도록 형성하며, 다수개의 수평 리드프레임(horizontal type lead frame)(14a,14c,14e)과 다수개의 수직 리드프레임(14b,14d)으로 구성된다.
다수개의 수평 리드프레임(14a,14c,14e)은 각각 서로 이격되며, 다수개의 수직 리드프레임(14b,14d)은 다수개의 공통리드 프레임(14a,14c,14e)에 사이에 각각 연결되어 수평 리드프레임(14a,14c,14e)을 지지하며, Z축방향으로 형성된다. 이러한 수평 리드프레임(14a,14c,14e)과 수직 리드프레임(14b,14d)은 Cu, Ag, Fe, Cu-Zn 및 Fe-Ni 중 하나가 적용되며, 수직 리드프레임(14b,14d)은 다수개의 수평리드프레임(14a,14c,14e)에 일체로 형성된다. 다수개의 수평리드프레임(14a,14c,14e) 중 하나의 수평리드프레임(14e)을 짧게 형성함으로써 본 발명의 제1실시예에 따른 표면실장형 고압 세라믹 커패시터(10)를 SOP 형태로 제조할 수 있게 된다.
다수개의 개별리드단자(15)는 도 10에 도시된 다수개의 단자(T1,T2, …, Tn)를 이루며, 다수개의 개별전극부재(13)가 일렬로 배열되는 경우에 각각 대응되도록 구비된다. 즉, 다수개의 개별전극부재(13)의 개수에 대응되도록 개별리드단자(15) 가 구비되며, 이러한 개별리드단자(15)는 서로 이격되는 다수개의 수평 리드프레임(15a,15c)과 수직 리드프레임(15b)으로 구성된다. 다수개의 수평 리드프레임(15a,15c)은 각각 개별전극부재(13)나 회로에서 다른 전자부품(도시 않음)과 연결된다. 전자부품과 연결되는 수평 리드프레임(15c)을 짧게 형성함으로써 본 발명의 제1실시예에 따른 표면실장형 고압 세라믹 커패시터(10)를 SOP 형태의 패키지로 제조할 수 있다. 수직 리드프레임(15b)은 Z축 방향으로 형성되어 다수개의 수평리드 프레임(15a,15c)에 사이에 각각 연결되며 수평 리드프레임(15a,15c)을 지지한다. 이러한 수평 리드프레임(15a,15c)과 수직 리드프레임(15b)은 Cu, Ag, Fe, Cu-Zn 및 Fe-Ni 중 하나가 적용되며, 수직 리드프레임(15b)은 수평리드프레임(15a,15c)에 일체로 형성된다.
몰딩부재(16)는 에폭시(epoxy), 페놀(phenol), 폴리이미드(polyimide) 및 에폭시 컴파운드(epoxy molded compound) 중 하나가 적용된다.
(실시예2)
본 발명의 제2실시예에 따른 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터는 QFP(quad flat package) 형태로 제조하기 위한 것으로 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 5a 및 도 5b는 본 발명의 제2실시예에 따른 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터의 사시도이다.
도 5a 및 도 5b에서와 같이 본 발명의 제2실시예에 따른 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터는 세라믹부재(11), 공통전극부재(12), 다수개의 개별전극부재(13), 다수개의 공통리드단자(14) 및 다수개의 개별리드단자(15)로 구성된다.
세라믹부재(11), 공통전극부재(12) 및 다수개의 개별전극부재(13)는 본 발명의 제1실시예와 동일함으로 상세한 설명을 생략한다. 다만, 다수개의 개별전극부재(13)는 이열로 배열되어 형성된다. 다수개의 공통리드단자(14)는 공통전극부재(12)에 제1방향(X축)으로 마주대하도록 연결된다. 다수개의 개별리드단자(15)는 이열로 배열된 다수개의 개별전극부재(13)에 제2방향(Y축)으로 마주대하도록 각각 연결된다. 여기서, 제1방향(X축)과 제2방향(Y축)은 서로 직각이 되며, 세라믹부재(11)는 몰딩부재(16)가 더 구비된다. 몰딩부재(16)는 세라믹부재(11)와 공통전극부재(12)와 다수개의 개별전극부재(13)를 밀봉한다.
이와 같이 다수개의 공통리드단자(14)를 제1방향(X축)으로 마주대하도록 설치하고, 다수개의 개별리드단자(15)를 제2방향(Y축)으로 마주대하도록 설치함으로써 본 발명의 제2실시예에 따른 표면실장형 고압 세라믹 커패시터(10)를 QFP 패키지 형태로 제조할 수 있게 된다.
(실시예3)
본 발명의 제3실시예에 따른 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터는 LGA(land grid array)나 BGA(ball grid array) 형태로 제조하기 위한 것으로 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 9a 및 도 9b는 본 발명의 제3실시예에 따른 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터의 분리조립 사시도이다.
도 9a 및 도 9b에서와 같이 본 발명의 제3실시예에 따른 표면실장형 고압 세라믹 커패시터(20)는 세라믹부재(11), 공통전극부재(12), 다수개의 개별전극부재(13), 절연기판(21), 다수개의 공통연결단자(22), 다수개의 볼리드단자(23) 및 몰딩부재(24)로 구성된다.
본 발명의 제3실시예에 따른 표면실장형 고압 세라믹 커패시터(20)는 LGA나 BGA 패키지로 제조하기 위한 것으로, 세라믹부재(11), 공통전극부재(12) 및 다수개의 개별전극부재(13)는 본 발명의 제1실시예나 제2실시예와 동일함으로 상세한 설명을 생략한다. 다만, 다수개의 개별전극부재(13)는 제1방향(X축)이나 제2방향(Y축)으로 각각 다수개가 배열되도록 형성된다.
절연기판(21)은 다수개의 개별전극부재(13)와 연결되도록 세라믹부재(11)에 설치되며 일면과 타면에 각각 다수개의 도전성 랜드패턴(conductivity land pattern)(17a)이 형성된다. 이러한 절연기판(21)은 일면에 형성된 다수개의 도전성 랜드패턴(21a)이 다수개의 개별전극부재(13)와 연결되며, 일면과 타면에 각각 형성된 도전성 랜드패턴(21a)이 서로 도통되도록 비아홀(21b)이 형성된다. 여기서, 절연기판(21)의 일면이 상면이고, 타면이 하면이라면 하면에 형성된 도전성 랜드패턴(도시 않음)은 상면에 형성된 도전성 랜드패턴(21a)과 동일하게 형성된다.
다수개의 공통연결단자(22)는 공통전극부재(12)와 절연기판(21)의 도전성 랜드패턴(21a)에 제1방향으로 마주대하도록 연결된다. 이러한 다수개의 공통연결단자(22)는 각각 다수개의 수평 리드프레임(22a,22c)과 수직 리드프레임(22b)으로 구성된다. 다수개의 수평 리드프레임(22a,22c)은 서로 이격 설치되며, 다수개의 수평 리드프레임(22a,22c) 중 하나는 공통전극부재(12)에 연결되며, 다른 하는 절연기판(21)의 도전성 랜드패턴(21a)에 연결된다. 수직 리드프레임(22b)은 다수개의 수평리드 프레임(22a,22c)에 사이에 각각 연결되어 수평 리드프레임(22a,22c)을 지지한다.
다수개의 볼리드단자(23)는 절연기판(21)의 타면에 형성된 다수개의 도전성 랜드패턴(21a)에 각각 연결되며, 몰딩부재(24)에 형성된 삽입홀(24a)에 삽입되는 돌출부재(23a)가 구비된다. 몰딩부재(24)는 세라믹부재(11)와 공통전극부재(12)와 다수개의 개별전극부재(13)를 밀봉하며 다수개의 볼리드단자(23)가 삽입되어 절연기판(21)에 연결되도록 다수개의 삽입홀(24a)이 형성된다. 이러한 몰딩부재(24)는 세라믹부재(11)가 몰딩되는 공간(24b)의 저면에 다수개의 삽입홀(24a)이 배열되어 형성되며, 이러한 삽입홀(24a)은 몰딩부재(24)의 형성 시 금형을 이용하여 형성된다.
이와 같이 DIP, SOP, QFF, LGA나 BGA 패키지와 같이 다양한 패키지로 제조할 수 있는 본 발명은 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터(10,20)는 고주파 전원의 박층화 요구 및 실장 신뢰성 요구의 증가에 요구되며, 다수개의 전원회로 및 임피던스 조절을 위해 다수개의 커패시터가 요구되는 회로에서 인쇄회로기판에 실장 시 실장 작업시간을 줄일 수 있으면서 높은 실장 신뢰성을 얻을 수 있게 된다.
본 발명의 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터는 가전용 인버터, 산업용 인버터회로의 임피던스 매칭, 필터링, 커플링 회로, 냉음극관램프의 임피던스 조절용 및 고주파 전원 분야에 적용된다.
도 1은 종래의 표면실장형 세라믹 커패시터의 사시도,
도 2는 본 발명의 제1실시예에 따른 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터의 사시도,
도 3은 도 2에 도시된 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터의 부분 절단 사시도,
도 4는 도 3에 도시된 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터의 분리조립 사시도,
도 5a 및 도 5b는 본 발명의 제2실시예에 따른 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터의 사시도,
도 6은 도 5b에 도시된 세라믹부재의 다양한 실시예를 나타낸 사시도,
도 7은 도 5b에 도시된 공통전극부재의 다양한 실시예를 나타낸 평면도,
도 8은 도 5b에 도시된 개별전극부재의 다양한 실시예를 나타낸 평면도,
도 9a 및 도 9b는 본 발명의 제3실시예에 따른 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터의 분리조립 사시도,
도 10은 본 발명의 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터의 등가 회로도.
*도면의 주요부분에 대한 부호의 간단한 설명*
11: 세라믹부재 12: 공통전극부재
13: 개별전극부재 14: 공통리드단자
15: 개별리드부재 16: 몰딩부재
21: 절연기판 22: 공통연결단자
23: 볼리드단자

Claims (26)

  1. 세라믹부재와;
    상기 세라믹부재의 일면에 형성되는 공통전극부재와;
    상기 세라믹부재의 타면에 배열되어 형성되는 다수개의 개별전극부재와;
    상기 공통전극부재에 연결되는 공통리드단자와;
    상기 공통리드단자와 마주대하도록 상기 개별전극부재에 각각 연결되는 다수개의 개별리드단자와;
    상기 세라믹부재와 상기 공통전극부재와 상기 다수개의 개별전극부재를 밀봉하는 몰딩부재로 구성되며,
    상기 세라믹부재는 타면에 개별전극부재 사이의 절연거리를 확보하기 위해 다수개의 분리홈이 형성되는 것을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  2. 제1항에 있어서, 상기 세라믹부재는 BaTiO3계, BaO-Nd2O3-TiO2계, MgO-TiO2계 및 CaTiO3-SrTiO3계 산화물 중 하나가 적용되며, 상기 산화물의 유전율은 10 내지 20,000임을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  3. 삭제
  4. 제1항에 있어서, 상기 분리홈의 높이는 폭길이의 0.3 내지 0.7배가 되는 것을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  5. 제1항에 있어서, 상기 세라믹부재는 타면에 절연부재가 더 구비되며, 상기 절연부재는 다수개의 개별전극부재가 노출되도록 세라믹부재에 형성됨을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  6. 제5항에 있어서, 상기 절연부재는 유리프릿이 적용되고, 상기 유리프릿은 SiO2-Li2O3-B2O3계와 Li2O3-B2O3-V2O5계 중 하나를 400℃ 내지 700℃에서 소결한 후 스프레이 코팅이나 스크린 인쇄하여 형성됨을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  7. 제5항에 있어서, 상기 절연부재는 고분자 절연재질이 적용되고, 상기 고분자 절연재질은 에폭시, 폴리이미드(polyimide), 실리콘수지 및 폴리에스터 수지 중 하나를 스프레이 코팅으로 도포한 후 경화하여 형성됨을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  8. 제1항에 있어서, 상기 세라믹부재는 타면에 개별전극부재 사이의 절연거리를 확보하기 위해 다수개의 분리홈이 형성되며, 상기 다수개의 분리홈이 형성된 상기 세라믹부재는 타면에 다수개의 개별전극부재가 노출되며 상기 다수개의 분리홈이 매립되도록 절연부재가 형성됨을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  9. 제1항에 있어서, 상기 공통전극부재는 전계의 균일성을 유지시키기 위해 외측에 가이드 링 패턴(guide ring pattern) 전극부재가 형성됨을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  10. 제1항에 있어서, 상기 공통전극부재는 단일 사각패턴, 단일 에지제거 사각패턴 및 서로 연결되는 다수개의 H자형 패턴 중 하나로 형성됨을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  11. 제1항에 있어서, 상기 공통전극부재는 Cu, Ag, Cu-Ni, Cu-Zn, Ag-Zn 중 하나의 재질로 이루어지는 것을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  12. 제1항에 있어서, 상기 다수개의 개별전극부재는 각각 사각패턴이나 에지 제거 사각패턴으로 형성됨을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  13. 제1항에 있어서, 상기 다수개의 개별전극부재는 Ag, Cu, Ni, Ag-Zn, Ag-Cu 중 하나를 사진식각과 스크린 인쇄와 소결하여 형성됨을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  14. 제1항에 있어서, 상기 다수개의 개별전극부재는 각각 상기 세라믹부재에 형성되는 제1개별전극층과;
    상기 제1개별전극층에 형성되는 제2개별전극층으로 구성되며,
    상기 제1개별전극층은 Cu, Ag, Ni 및 Sn 중 하나를 증착하여 형성되며, 상기 제2개별전극층은 Cu, Ni 및 Ag 중 하나를 도금하여 형성됨을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  15. 제1항에 있어서, 상기 공통리드단자는 서로 이격되는 다수개의 수평 리드프레임과;
    상기 다수개의 공통리드 프레임에 사이에 각각 연결되어 수평 리드프레임을 지지하는 다수개의 수직 리드프레임으로 구성되며,
    상기 수평 리드프레임과 수직 리드프레임은 Cu, Ag, Fe, Cu-Zn 및 Fe-Ni 중 하나가 적용되며, 상기 수직 리드프레임은 상기 수평리드프레임에 일체로 형성됨을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  16. 제1항에 있어서, 상기 공통리드단자의 폭은 상기 개별리드단자의 폭보다 크도록 형성됨을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  17. 제1항에 있어서, 상기 다수개의 개별리드단자는 각각 서로 이격되는 다수개의 수평 리드프레임과;
    상기 다수개의 공통리드 프레임에 사이에 각각 연결되어 수평 리드프레임을 지지하는 수직 리드프레임으로 구성되며,
    상기 수평 리드프레임과 수직 리드프레임은 Cu, Ag, Fe, Cu-Zn 및 Fe-Ni 중 하나가 적용되며, 상기 수직 리드프레임은 상기 수평리드프레임에 일체로 형성됨을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  18. 제1항에 있어서, 상기 몰딩부재는 에폭시(epoxy), 페놀(phenol), 폴리이미드(polyimide) 및 에폭시 컴파운드(epoxy molded compound) 중 하나가 적용됨을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  19. 세라믹부재와;
    상기 세라믹부재의 일면에 형성되는 공통전극부재와;
    상기 세라믹부재의 타면에 배열되어 형성되는 다수개의 개별전극부재와;
    상기 공통전극부재에 제1방향으로 마주대하도록 연결되는 다수개의 공통리드단자와;
    상기 다수개의 개별전극부재에 제2방향으로 마주대하도록 각각 연결되는 다수개의 개별리드단자로 구성되며,
    상기 제1방향과 상기 제2방향은 서로 직각이 되는 것을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  20. 삭제
  21. 제19항에 있어서, 상기 세라믹부재는 몰딩부재가 더 구비되며, 상기 몰딩부재는 세라믹부재와 공통전극부재와 다수개의 개별전극부재를 밀봉함을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  22. 세라믹부재와;
    상기 세라믹부재의 일면에 형성되는 공통전극부재와;
    상기 세라믹부재의 타면에 배열되어 형성되는 다수개의 개별전극부재와;
    상기 다수개의 개별전극부재와 연결되도록 상기 세라믹부재에 설치되며 일면과 타면에 각각 다수개의 도전성 랜드패턴(conductivity land pattern)이 형성되는 절연기판과;
    상기 공통전극부재와 상기 절연기판의 도전성 랜드패턴에 제1방향으로 마주대하도록 연결되는 다수개의 공통연결단자와;
    상기 절연기판의 타면에 형성된 다수개의 도전성 랜드패턴에 각각 연결되는 다수개의 볼리드단자와;
    상기 세라믹부재와 공통전극부재와 다수개의 개별전극부재를 밀봉하며 상기 다수개의 볼리드단자가 삽입되어 절연기판에 연결되도록 다수개의 삽입홀이 형성되는 몰딩부재로 구성되며,
    상기 절연기판은 일면에 형성된 다수개의 도전성 랜드패턴이 다수개의 개별전극부재와 연결되는 것을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  23. 삭제
  24. 제22항에 있어서, 상기 절연기판은 일면과 타면에 각각 형성된 도전성 랜드패턴이 서로 도통되도록 비아홀이 형성됨을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  25. 제22항에 있어서, 상기 다수개의 공통연결단자는 각각 서로 이격되는 다수개의 수평 리드프레임과;
    다수개의 수평리드 프레임에 사이에 각각 연결되어 수평 리드프레임을 지지하는 수직 리드프레임으로 구성됨을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
  26. 제22항에 있어서, 상기 다수개의 볼리드단자는 각각 몰딩부재에 형성된 삽입홀에 삽입되는 돌출부재가 구비됨을 특징으로 하는 어레이 구조를 갖는 표면실장형 고압 세라믹 커패시터.
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