KR20160101502A - Rf 패키지 및 그 제조 방법 - Google Patents

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KR20160101502A
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semiconductor die
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김명회
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한국전자통신연구원
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Abstract

RF 패키지 내 인터커넥트 구조의 설계 자유도를 높이고 성능을 개선시키는 방법이 제공된다. 일실시예에 따른 RF 패키지는 패키지 베이스, 상기 패키지 베이스 상에 마운트된 반도체 다이, 상기 패키지 베이스 상에 형성되고, 하나 이상의 결함 기판 구조를 포함하는 패키지 기판; 및 상기 패키지 기판의 일면에 형성되고, 상기 반도체 다이와 전기적으로 연결되는 컨덕팅 패턴을 포함할 수 있다. 상기 하나 이상의 결함 기판 구조는 평면도 시점에서 볼 때 상기 컨덕팅 패턴의 적어도 일부와 겹쳐질 수 있다.

Description

RF 패키지 및 그 제조 방법{RF PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 RF 패키지 및 그 제조 방법에 관한 것으로, RF 패키지 내 인터커넥트 구조의 설계 자유도를 높이고 성능을 개선시키는 방법을 포함한다. 보다 구체적으로, 본 발명은 임피던스 정합을 유지하면서도 IR 드롭 특성 및 기계적 안정성을 개선할 수 있는 RF 패키지 및 그 제조 방법에 관한 것이다.
반도체 웨이퍼는 동일한 전기 회로가 인쇄된 수백 개 또는 수천 개의 칩들을 포함한다. 상기 칩들 각각은 그 자체만으로는 외부와 통신할 수 없다. 따라서, 상기 칩들 각각에 외부와 통신할 수 있도록 전기적인 배선들을 연결하고 외부 충격, 예컨대 물리적 충격 또는 화학적 충격에 견디도록 밀봉하여 포장하는 것이 반도체 패키징 공정이다. 즉, 다이 패키징 공정이라고도 불리는 반도체 패키징 공정은 반도체 장치를 제조하는 공정들 중에서 마지막 공정이다.
RF 반도체는 통신 분야 및 군사 분야 등 매우 다양한 분야에 사용되며, RF 반도체가 사용되는 환경은 전기적, 기계적 측면에서 매우 다양하다. 따라서, 다양한 환경에서 RF 반도체를 보호하기 위하여 반도체 패키징 공정은 매우 중요하다. 반도체 기술이 진보함에 따라 반도체 패키징 기술도 많은 발전을 이룩하였지만, 모듈의 소형화 및 성능 개선을 동시에 추구하는 현대의 전자 디바이스에 있어서 반도체 패키지는 성능 저하의 한 원인이 되고 있다. 특히, 고출력 RF 반도체 또는 높은 주파수를 사용하는 반도체의 경우 반도체 패키지 설계 및 제조 단계에서의 성능 저하가 더욱 두드러지게 나타난다. 반도체의 성능 개선을 위해서는 임피던스 정합과 낮은 IR 드롭(drop) 특성을 둘 다 고려해야 한다. 하지만 인터커넥트 구조를 설계 및 제조할 때, 임피던스 정합, 낮은 IR 드롭 특성, 패키지 경제성, 기계적 안정성 등은 서로 상충되는 관계에 있다. 따라서, 임피던스 정합을 유지하면서도 IR 드롭 특성 및 기계적 안정성을 개선할 수 있는 RF 패키지 제조 방법이 요구된다.
일측에 따르면, RF 패키지는 패키지 베이스(base), 상기 패키지 베이스 상에 마운트된 반도체 다이(semiconductor die), 상기 패키지 베이스 상에 형성되고, 하나 이상의 결함 기판 구조(Defected Substrate Structure; DSS)를 포함하는 패키지 기판; 및 상기 패키지 기판의 일면에 형성되고, 상기 반도체 다이와 전기적으로 연결되는 컨덕팅 패턴(conducting pattern)을 포함할 수 있다.
상기 하나 이상의 결함 기판 구조는 평면도 시점에서 볼 때 상기 컨덕팅 패턴의 적어도 일부와 겹쳐질 수 있다. 일실시예에서, 상기 하나 이상의 결함 기판 구조는 상기 패키지 기판의 상기 컨덕팅 패턴으로부터 이격될 수 있다. 다른 일실시예에서, 상기 하나 이상의 결함 기판 구조의 적어도 일부는 상기 패키지 베이스와 접할 수 있다.
상기 RF 패키지는 상기 반도체 다이와 상기 컨덕팅 패턴을 전기적으로 연결하는 인터커넥트 구조를 더 포함할 수 있다. 상기 인터커넥트 구조는 본딩 와이어(bonding wire)일 수 있다. 상기 RF 패키지는 상기 컨덕팅 패턴 상에 형성되고, 상기 컨덕팅 패턴과 전기적으로 연결되는 접속 핀을 더 포함할 수 있다.
일실시예에서, 상기 하나 이상의 결함 기판 구조는 직육면체의 형상을 가질 수 있다. 다른 일실시예에서, 상기 하나 이상의 결함 기판 구조는 정육면체의 형상을 가질 수 있다. 다른 일실시예에서, 상기 하나 이상의 결함 기판 구조는 원통의 적어도 일부의 형상을 가질 수 있다.
다른 일측에 따르면, RF 패키지에 사용하기 위한 패키지 기판은 하나 이상의 결함 기판 구조를 포함하고, 패키지 베이스의 일면 및 컨덕팅 패턴의 일면에 결합되고, 상기 패키지 베이스의 상기 일면 상에 마운트된 반도체 다이를 둘러싸는 것을 특징으로 할 수 있다.
상기 하나 이상의 결함 기판 구조는 평면도 시점에서 볼 때 상기 컨덕팅 패턴의 적어도 일부와 겹쳐질 수 있다. 일실시예에서, 상기 하나 이상의 결함 기판 구조는 상기 컨덕팅 패턴의 상기 일면으로부터 이격될 수 있다. 다른 일실시예에서, 상기 하나 이상의 결함 기판 구조의 적어도 일부는 상기 패키지 베이스의 상기 일면과 접할 수 있다.
일실시예에서, 상기 하나 이상의 결함 기판 구조는 직육면체의 형상을 가질 수 있다. 다른 일실시예에서, 상기 하나 이상의 결함 기판 구조는 정육면체의 형상을 가질 수 있다. 다른 일실시예에서, 상기 하나 이상의 결함 기판 구조는 원통의 적어도 일부의 형상을 가질 수 있다.
다른 일측에 있어서, RF 패키지 제조 방법은 패키지 베이스를 형성하는 단계, 상기 패키지 베이스 상에 반도체 다이를 마운트하는 단계, 상기 패키지 베이스 상에 하나 이상의 결함 기판 구조를 포함하는 패키지 기판을 형성하는 단계, 상기 패키지 기판의 일면에 컨덕팅 패턴을 형성하는 단계, 및 상기 반도체 다이와 상기 컨덕팅 패턴을 전기적으로 연결하는 단계를 포함할 수 있다.
상기 하나 이상의 결함 기판 구조는 평면도 시점에서 볼 때 상기 컨덕팅 패턴의 적어도 일부와 겹쳐지도록 형성될 수 있다. 일실시예에서, 상기 하나 이상의 결함 기판 구조는 상기 컨덕팅 패턴으로부터 이격되도록 형성될 수 있다. 다른 일실시예에서, 상기 하나 이상의 결함 기판 구조의 적어도 일부는 상기 패키지 베이스와 접하도록 형성될 수 있다.
상기 반도체 다이와 상기 컨덕팅 패턴을 전기적으로 연결하는 단계는, 상기 반도체 다이와 상기 컨덕팅 패턴을 전기적으로 연결하는 인터커넥트 구조를 형성하는 단계를 포함할 수 있다. 상기 RF 패키지 제조 방법은 상기 컨덕팅 패턴과 전기적으로 연결되는 접속 핀을 상기 컨덕팅 패턴 상에 형성하는 단계를 더 포함할 수 있다.
일실시예에서, 상기 하나 이상의 결함 기판 구조는 직육면체의 형상을 가질 수 있다. 다른 일실시예에서, 상기 하나 이상의 결함 기판 구조는 정육면체의 형상을 가질 수 있다. 다른 일실시예에서, 상기 하나 이상의 결함 기판 구조는 원통의 적어도 일부의 형상을 가질 수 있다.
도 1은 본 발명의 일실시예에 따른 결함 기판 구조를 포함하는 RF 패키지의 단면도를 나타낸다.
도 2는 본 발명의 일실시예에 따른 결함 기판 구조를 포함하는 RF 패키지의 평면도를 나타낸다.
도 3은 본 발명의 일실시예에 따른 결함 기판 구조를 포함하는 RF 패키지의 평면도를 나타낸다.
도 4는 본 발명의 일실시예에 따른 결함 기판 구조를 포함하는 RF 패키지의 평면도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대한 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수개의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 결함 기판 구조(Defected Substrate Structure; DSS)를 포함하는 RF 패키지의 단면도(cross-sectional view)를 나타낸다. 도 1은 종래의 RF 패키지에 본 발명에 따른 결함 기판 구조를 적용한 예시적인 RF 패키지를 보여준다.
도 1을 참조하면, RF 패키지는 패키지 베이스(package base; 110), 패키지 기판(package substrate; 120), 결함 기판 구조(130), 반도체 다이(semiconductor die; 140), 본드 패드(bond pad; 150), 컨덕팅 패턴(conducting pattern; 160), 접속 핀(connection pin; 170), 본딩 와이어(bonding wire; 180) 및 패키지 덮개(package lid; 190)를 포함한다.
일반적으로, RF 패키지는 반도체 다이와 패키지를 전기적으로 연결하는 제1 레벨 인터커넥트(first level interconnect) 및 패키지와 패키지 외부를 전기적으로 연결하는 제2 레벨 인터커넥트(second level interconnect)를 포함한다. 도 1에 도시된 실시예에서는, 반도체 다이(140) 상의 본드 패드(150)와 패키지 기판(120) 상의 컨덕팅 패턴(160)을 연결하는 본딩 와이어(180)가 제1 레벨 인터커넥트에 해당한다. 또한, 패키지 기판(120) 상의 컨덕팅 패턴(160) 및 패키지 외부와 연결 가능한 접속 핀(170)이 제2 레벨 인터커넥트에 해당한다.
제1 레벨 인터커넥트에서의 RF 신호 성능 저하를 줄이기 위해서는 인터커넥트 구조의 연결 길이를 최소화하는 것이 바람직하다. 예를 들어, 도 1에서와 같이 본딩 와이어(180)를 이용하는 경우, 본딩 와이어(180)의 길이가 짧을수록 제1 레벨 인터커넥트에서의 성능 저하를 줄일 수 있다. 따라서, 패키지 기판(120)의 높이를 낮추어 반도체 다이(140) 상의 본드 패드(150)와 패키지 기판(120) 상의 컨덕팅 패턴(160) 사이의 거리를 감소시키는 것이 바람직하다. 나아가, 패키지 기판(120)의 높이가 반도체 다이(140)의 두께와 동일하도록 하여 반도체 다이(140) 상의 본드 패드(150)와 패키지 기판(120) 상의 컨덕팅 패턴(160)의 높이가 동일하도록 하는 것이 더욱 바람직하다.
그러나, 반도체 다이(140)의 두께(통상적으로 100 마이크로미터 내외)가 상대적으로 매우 얇기 때문에 낮은 높이의 패키지 기판(120)을 형성하는 것은 매우 어렵다. 또한, 낮은 높이의 패키지 기판(120) 상에서 임피던스 정합을 유지하기 위해서는 컨덕팅 패턴(160)이 상대적으로 좁은 폭을 가져야 한다. 그러나, 컨덕팅 패턴(160)의 좁은 폭은 IR 드롭의 증가를 유발할 수 있다. 뿐만 아니라, 컨덕팅 패턴(160)의 좁은 폭은 접속 핀(170)과의 접착 면적 감소로 이어져 기계적 안정성을 저하시킬 수 있다.
이와 같이, IR 드롭 특성 및 기계적 안정성은 제1 레벨 인터커넥트에서의 RF 신호 성능 개선과는 서로 상충되는 관계에 있다. 본 발명에서는 RF 패키지에 결함 기판 구조를 적용함으로써, 임피던스 정합을 유지하면서도 낮은 IR 드롭 특성, 개선된 기계적 안정성 및 RF 신호 성능 저하의 감소를 달성할 수 있다.
도 1에 도시된 바와 같이, 패키지 기판(120)은 결함 기판 구조(130)를 포함한다. 결함 기판 구조(130)는 패키지 기판(120)에 형성된 개구부(opening) 또는 그루브(groove)일 수 있다. 유전체 상에 존재하는 신호 선로의 특성 임피던스는 유전율에 반비례하는 특성을 가진다. 따라서, 동일한 특성 임피던스를 구현하는 신호 선로의 경우, 유전율이 낮을수록 신호 선로의 폭을 더 크게 설계할 수 있다. 도 1에 도시된 바와 같이 컨덕팅 패턴(160) 아래의 패키지 기판(120) 내에 결함 기판 구조(130)가 형성되는 경우, 컨덕팅 패턴(160)의 유효 유전율은 낮아진다. 즉, 결함 기판 구조(130)의 형성을 통해 컨덕팅 패턴(160)의 유효 유전율을 낮춤으로써, 동일한 임피던스 구현 시 결함 기판 구조(130)가 없는 경우에 비하여 더 넓은 폭의 컨덕팅 패턴(160)의 사용이 가능하다. 따라서, 상대적으로 낮은 높이의 패키지 기판(130) 상에서 임피던스 정합을 유지할 수 있으므로 제1 레벨 인터커넥트에서의 RF 신호 성능 저하 방지에 유리하다. 또한, 더 넓은 폭의 컨덕팅 패턴(160)을 사용하면 IR 드롭이 감소되므로 전력 손실을 줄일 수 있다. 뿐만 아니라, 더 넓은 폭의 컨덕팅 패턴(160)은 접속 핀(170)과의 접착 면적을 증가시킴으로써 기계적 안정성을 개선할 수 있다.
결함 기판 구조(130)는 성능 또는 공정 상의 필요에 따라 다양한 위치, 형상 및 개수를 가지도록 형성될 수 있다.
일실시예에서, 결함 기판 구조(130)는 평면도 시점(top view)에서 볼 때 컨덕팅 패턴(160)의 적어도 일부와 겹쳐지도록 형성될 수 있다. 결함 기판 구조(130)는 기계적 안정성을 위하여 컨덕팅 패턴(160)과 패키지 기판(130)이 서로 접하는 표면으로부터 이격될 수 있다. 예를 들어, 결함 기판 구조(130)는 패키지 베이스(110)와 접하도록 기판의 하단에 형성될 수 있다. 또한, 결함 기판 구조(130)는 패키지 기판(130)의 바깥쪽 면에 접하도록 형성될 수 있으며, 패키지 기판(130)의 안쪽 면으로부터 이격될 수 있다. 결함 기판 구조(130)의 위치는 본 명세서에 기재된 것에 제한되지 않으며, 성능 또는 공정 상의 필요에 따라 자유롭게 선택될 수 있다.
일실시예에서, 결함 기판 구조(130)는 직육면체의 형상을 가질 수 있다. 다른 일실시예에서, 결함 기판 구조(130)는 정육면체의 형상을 가질 수 있다. 다른 일실시예에서, 결함 기판 구조(130)는 원통의 형상 또는 원통의 일부의 형상을 가질 수 있다. 결함 기판 구조(130)의 형상은 본 명세서에 기재된 것에 제한되지 않으며, 성능 또는 공정 상의 필요에 따라 자유롭게 선택될 수 있다.
일실시예에서, 결함 기판 구조(130)는 단일의 개구부 또는 그루브를 포함할 수 있다. 다른 일실시예에서, 결함 기판 구조(130)는 복수의 개구부 또는 그루브를 포함할 수 있다. 예를 들어, 결함 기판 구조(130)는 접속 핀(170)의 개수와 동일한 개수의 개구부 또는 그루브를 포함할 수 있다. 즉, 결함 기판 구조(130)는 각각의 접속 핀(170)에 대응하는 개구부 또는 그루브를 포함할 수 있다. 반면에, 결함 기판 구조(130)는 접속 핀(170)의 개수와 상이한 개수의 개구부 또는 그루브를 포함할 수 있다. 즉, 결함 기판 구조(130)는 복수의 접속 핀(170)에 대응하는 하나의 개구부 또는 그루브를 포함하거나 하나의 접속 핀(170)에 대응하는 복수의 개구부 또는 그루브를 포함할 수 있다. 결함 기판 구조(130)의 개수는 본 명세서에 기재된 것에 제한되지 않으며, 성능 또는 공정 상의 필요에 따라 자유롭게 선택될 수 있다.
도 2는 본 발명의 일실시예에 따른 결함 기판 구조를 포함하는 RF 패키지의 평면도를 나타낸다. 도 2의 RF 패키지는 단지 설명하기 위한 목적으로 예시된 것으로, 일부 구성에 대한 생략 또는 과장이 포함될 수 있다.
도 2에 도시된 바와 같이, RF 패키지는 패키지 기판(120) 내에 그리고 컨덕팅 패턴(160)의 아래에 형성된 결함 기판 구조(130)를 포함한다. 결함 기판 구조(130)는 패키지 기판(130)의 측면도 시점에서 볼 때, 예를 들어, 정사각형, 직사각형, 또는 원의 형상의 단면을 가질 수 있다. 도시된 실시예에서, 결함 기판 구조(130)는 평면도 시점에서 볼 때 컨덕팅 패턴(160)의 적어도 일부와 겹쳐지도록 형성되어 있다. 이러한 배치에 의해, 결함 기판 구조(130)는 패키지 기판(120) 상의 컨덕팅 패턴(160)의 유효 유전율을 낮출 수 있다. 위에서 상세하게 설명한 바와 같이, 결함 기판 구조(130)의 형성을 통해 컨덕팅 패턴(160)의 유효 유전율을 낮춤으로써, 동일한 임피던스 구현 시 결함 기판 구조(130)가 없는 경우에 비하여 더 넓은 폭의 컨덕팅 패턴(160)의 사용이 가능하다. 이로써, 상대적으로 낮은 높이의 패키지 기판(130) 상에서 임피던스 정합을 유지할 수 있으므로 제1 레벨 인터커넥트에서의 RF 신호 성능 저하 방지에 유리하며, 상대적으로 낮은 IR 드롭 특성과 개선된 기계적 안정성을 가질 수 있다.
도 3은 본 발명의 일실시예에 따른 결함 기판 구조를 포함하는 RF 패키지의 평면도를 나타낸다. 도 3의 RF 패키지는 단지 설명하기 위한 목적으로 예시된 것으로, 일부 구성에 대한 생략 또는 과장이 포함될 수 있다.
도 3에 도시된 바와 같이, RF 패키지는 패키지 기판(120) 내에 그리고 컨덕팅 패턴(160)의 아래에 형성된 결함 기판 구조(130)를 포함한다. 도 3에서 결함 기판 구조(130)는 각각의 접속 핀(170)에 대응하는 개구부 또는 그루브를 포함한다. 도시된 실시예에서, 결함 기판 구조(130)는 평면도 시점에서 볼 때 컨덕팅 패턴(160)의 적어도 일부와 겹쳐지도록 형성되어 있다. 이와 같은 결함 기판 구조(130)를 구비함으로써, 앞에서 도 1 및 도 2를 참조하여 설명한 것과 유사한 이점을 얻을 수 있다.
도 4는 본 발명의 일실시예에 따른 결함 기판 구조를 포함하는 RF 패키지의 평면도를 나타낸다. 도 4의 RF 패키지는 단지 설명하기 위한 목적으로 예시된 것으로, 일부 구성에 대한 생략 또는 과장이 포함될 수 있다.
도 4에 도시된 바와 같이, RF 패키지는 패키지 기판(120) 내에 그리고 컨덕팅 패턴(160)의 아래에 형성된 결함 기판 구조(130)를 포함한다. 도 4에서 결함 기판 구조(130)는 복수의 접속 핀(170)에 대응하는 하나의 개구부 또는 그루브를 포함한다. 도시된 실시예에서, 결함 기판 구조(130)는 평면도 시점에서 볼 때 컨덕팅 패턴(160)의 적어도 일부와 겹쳐지도록 형성되어 있다. 이와 같은 결함 기판 구조(130)를 구비함으로써, 앞에서 도 1 및 도 2를 참조하여 설명한 것과 유사한 이점을 얻을 수 있다.
이상과 같이 본 발명의 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 설명된 시스템, 구조, 장치 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (20)

  1. 패키지 베이스(base);
    상기 패키지 베이스 상에 마운트된 반도체 다이(semiconductor die);
    상기 패키지 베이스 상에 형성되고, 하나 이상의 결함 기판 구조(Defected Substrate Structure; DSS)를 포함하는 패키지 기판; 및
    상기 패키지 기판의 일면에 형성되고, 상기 반도체 다이와 전기적으로 연결되는 컨덕팅 패턴(conducting pattern)
    을 포함하는, RF 패키지.
  2. 제1항에 있어서,
    상기 하나 이상의 결함 기판 구조는 평면도 시점에서 볼 때 상기 컨덕팅 패턴의 적어도 일부와 겹쳐지는, RF 패키지.
  3. 제1항에 있어서,
    상기 하나 이상의 결함 기판 구조는 상기 패키지 기판의 상기 컨덕팅 패턴으로부터 이격되는, RF 패키지.
  4. 제1항에 있어서,
    상기 하나 이상의 결함 기판 구조의 적어도 일부는 상기 패키지 베이스와 접하는, RF 패키지.
  5. 제1항에 있어서,
    상기 반도체 다이와 상기 컨덕팅 패턴을 전기적으로 연결하는 인터커넥트 구조를 더 포함하는, RF 패키지.
  6. 제5항에 있어서,
    상기 인터커넥트 구조는 본딩 와이어(bonding wire)인, RF 패키지.
  7. 제1항에 있어서,
    상기 컨덕팅 패턴 상에 형성되고, 상기 컨덕팅 패턴과 전기적으로 연결되는 접속 핀을 더 포함하는, RF 패키지.
  8. 제1항에 있어서,
    상기 하나 이상의 결함 기판 구조는 직육면체의 형상을 가지는, RF 패키지.
  9. 제1항에 있어서,
    상기 하나 이상의 결함 기판 구조는 정육면체의 형상을 가지는, RF 패키지.
  10. 제1항에 있어서,
    상기 하나 이상의 결함 기판 구조는 원통의 적어도 일부의 형상을 가지는, RF 패키지.
  11. RF 패키지에 사용하기 위한 패키지 기판에 있어서,
    하나 이상의 결함 기판 구조를 포함하고,
    상기 패키지 기판은 패키지 베이스의 일면 및 컨덕팅 패턴의 일면에 결합되고, 상기 패키지 베이스의 상기 일면 상에 마운트된 반도체 다이를 둘러싸는 것을 특징으로 하는,
    RF 패키지에 사용하기 위한 패키지 기판.
  12. 제11항에 있어서,
    상기 하나 이상의 결함 기판 구조는 평면도 시점에서 볼 때 상기 컨덕팅 패턴의 적어도 일부와 겹쳐지는, RF 패키지에 사용하기 위한 패키지 기판.
  13. 제11항에 있어서,
    상기 하나 이상의 결함 기판 구조는 상기 컨덕팅 패턴의 상기 일면으로부터 이격되는, RF 패키지에 사용하기 위한 패키지 기판.
  14. 제11항에 있어서,
    상기 하나 이상의 결함 기판 구조의 적어도 일부는 상기 패키지 베이스의 상기 일면과 접하는, RF 패키지에 사용하기 위한 패키지 기판.
  15. 패키지 베이스를 형성하는 단계;
    상기 패키지 베이스 상에 반도체 다이를 마운트하는 단계;
    상기 패키지 베이스 상에 하나 이상의 결함 기판 구조를 포함하는 패키지 기판을 형성하는 단계;
    상기 패키지 기판의 일면에 컨덕팅 패턴을 형성하는 단계; 및
    상기 반도체 다이와 상기 컨덕팅 패턴을 전기적으로 연결하는 단계
    를 포함하는, RF 패키지 제조 방법.
  16. 제15항에 있어서,
    상기 하나 이상의 결함 기판 구조는 평면도 시점에서 볼 때 상기 컨덕팅 패턴의 적어도 일부와 겹쳐지도록 형성되는, RF 패키지.
  17. 제15항에 있어서,
    상기 하나 이상의 결함 기판 구조는 상기 컨덕팅 패턴으로부터 이격되도록 형성되는, RF 패키지.
  18. 제15항에 있어서,
    상기 하나 이상의 결함 기판 구조의 적어도 일부는 상기 패키지 베이스와 접하는, RF 패키지.
  19. 제15항에 있어서,
    상기 반도체 다이와 상기 컨덕팅 패턴을 전기적으로 연결하는 단계는, 상기 반도체 다이와 상기 컨덕팅 패턴을 전기적으로 연결하는 인터커넥트 구조를 형성하는 단계를 포함하는, RF 패키지.
  20. 제15항에 있어서,
    상기 컨덕팅 패턴과 전기적으로 연결되는 접속 핀을 상기 컨덕팅 패턴 상에 형성하는 단계를 더 포함하는, RF 패키지.
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