CN103258744B - 制造半导体器件的方法及半导体器件 - Google Patents

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Abstract

本发明涉及制造半导体器件的方法及半导体器件，该方法包括，提供具有第一主面以及与第一主面相对的第二主面的半导体芯片。该半导体芯片包括与第一主面相邻的电子器件。在第二主面处去除除了预定部分之外的半导体芯片的材料，使得第二主面保持非平面表面。

Description

制造半导体器件的方法及半导体器件
技术领域
本发明涉及制造半导体器件的方法，并涉及半导体器件。
背景技术
对于更小、更轻、功率更强的电子器件以及特别是为了使在例如太阳能或风能发电站中能量转换效率最大化而应用于电转换装置中的具有更高功率密度的电子器件，它们的市场需求正不断增长。越来越重要的是，最大限度地减小由例如这些装置中的电阻导致的能量损耗。更加紧凑的半导体器件以及那些具有增加功能的半导体器件的发展，已产生了更薄的半导体芯片和封装技术，如晶片级封装（WLP）。更加紧凑的半导体器件的发展尤其产生了更薄的电子器件，尤其是更薄的垂直功率晶体管。通常，垂直功率晶体管在一端面上有两个触点，且在相对端面上有一个触点，且在导通阶段中，电流从一端面上的源极接点流向另一端面的漏极接点。因此，所述垂直功率晶体管在漏极端子和源极端子间呈现导通电阻，使得制造更薄的垂直功率晶体管是减小晶体管的导通电阻的一种可能的方式。
发明内容
根据本发明的一个方面，提供一种制造半导体器件的方法，所述方法包括：提供具有第一主面和与所述第一主面相对的第二主面的半导体芯片，所述半导体芯片包括与所述第一主面相邻的电子器件；以及在所述第二主面处从所述半导体芯片选择性地去除除了预定部分之外的材料，使得在所述第二主面处保持非平面表面。根据本发明的另一个方面，提供一种制造多个半导体器件的方法，所述方法包括：提供多个半导体芯片，每个都具有第一主面和与所述第一主面相对的第二主面，且每个半导体芯片都包括与所述第一主面相邻的电子器件；以及从每个所述半导体芯片在其第二主面处选择性地去除除了相应的预定部分之外的材料。
根据本发明的再一个方面，提供一种半导体器件，包括:半导体芯片，具有第一主面和与所述第一主面相对的第二主面；以及连接至所述半导体芯片的第二主面的突起物，所述突起物以相对于所述第二主面的平面成直角延伸。
附图说明
包括附图以提供本对公开进一步的理解，且将附图并入本说明书并构成本说明书的一部分。附图中示出实施例，并连同描述一起用于解释本公开的原理。其它变化和很多实施例预期的优点将很容易理解，因为通过参照下面的详细描述它们变得更好理解。附图中的元件不一定是相对彼此按比例绘制。相同的附图标记表示相应的类似部分。
图1是流程图，其示出根据第一方面的制造半导体器件的示例性方法；
图2A-2G示出了示意性横截面侧视图（图2A-2F）和平面图（图2G），以示出根据本公开的制造半导体器件的示例性方法；
图3A、图3B示出了示意性横截面侧视图，以示出根据本公开的制造半导体器件的示例性方法；
图4A、图4B示出了示意性横截面侧视图，以示出根据本公开的制造半导体器件的示例性方法；
图5A、图5B示出了根据第二方面的电子器件的示意性横截面侧视图（图5A）和平面图（图5B）；以及
图6A、图6B示出了根据本公开的示例性电子器件的示意性横截面侧视图（图6A）和平面图（图6B）。
具体实施方式
现在参照附图对各方面和实施例进行说明，其中相同附图标记一般始终用来指相同元件。在下面的描述中，为解释的目的，许多具体细节得到说明，以提供对本公开的一个或多方面的透彻理解。可能显而易见，然而，对本领域技术人员来说，可用较低程度的具体细节实践实施例中的一个或多个方面。在其它情况下，已知结构和元件以示意图形式示出，以便于描述本公开的一个或多个方面。应当理解，可利用其它实施例，且可作出结构或逻辑的改变，而不偏离本公开的保护范围。应进一步注意，附图不是或不一定按比例绘制。
另外，公开的特征和方法可结合其它任何给定或特定应用所需且有利的实施例的一个或多个其它特征或方面。术语“耦接”及“连接”，和衍生术语可使用。应当理解，这些术语可用于表明两个共同操作或相互作用的元件，不管它们是否是直接物理或电接触，或它们彼此不直接接触。因此，以下详细描述不应被认为具有限制意义，且本发明的保护范围由所附权利要求限定。
用于制造半导体器件的方法的例子以及半导体器件的例子可使用不同类型的半导体芯片或并入在半导体芯片中的电路，其中有逻辑集成电路、模拟集成电路、混合信号集成电路、传感器电路、MEMS（微机电系统）、功率集成电路、具有集成无源电路的芯片等。实施例也可使用半导体芯片，其包括晶体管结构或垂直晶体管结构，如，例如，IGBT（绝缘栅双极晶体管）结构，或一般地，晶体管结构，其中，至少有一个电接触焊盘布置在半导体芯片的第一主面上，和至少一个其它电接触焊盘布置在半导体芯片的与第一主面相对的第二主面上。
在若干实施例中，层或层堆叠相互覆盖，或材料应用在或沉积到层上。应当理解，任何这样的术语，如“应用”或“沉积”，是指字面上涵盖应用层的所有种类和将层施加于彼此上的技术。具体地，在它们所涵盖技术中，多层作为整体被一次性施加，例如，层压技术以及这样的技术，其中，层以连续方式沉积，如，例如，溅射、电镀、模制、CVD等。
半导体芯片在其一个或多个外表面上可包括接触元件或接触焊盘，其中，接触元件用于电接触半导体芯片。接触元件可具有任何所需形式或形状。其可例如具有平台（land）的形式，即，半导体封装的外表面上的平坦接触层。接触元件或接触焊盘可由任何导电材料制成，例如，金属，如铝、金、或铜，例如，或金属合金，或导电有机材料，或导电半导体材料。
半导体芯片可用密封剂或密封材料覆盖。密封材料可为任何电绝缘材料，例如，任何种类的模塑材料，任何种类的环氧材料，或任何种类的树脂材料。在特殊情况下，使用导电的密封材料可能有利。在用密封材料覆盖半导体芯片或晶圆（die）的工艺中，可执行晶片级封装工艺。半导体芯片可布置在载体上，该载体具有例如晶片的形式，并因此将在以下被称为“重配置晶片”。然而，应当理解，所述半导体芯片载体并不局限于晶片的形式和形状，而是可以具有任何尺寸和形状及嵌入其中的任何合适的半导体芯片阵列。
图1是流程图，其示出根据第一方面的制造半导体器件的方法。方法100包括：（101）提供一种半导体芯片，其具有第一主面和与第一主面相对的第二主面，其中，半导体芯片包括与第一主面相邻的电子器件；以及（102）在第二主面选择性地去除除了预定部分之外的半导体芯片。
根据图1方法100的实施例，电子器件可例如包括晶体管，特别是MOS晶体管、垂直晶体管、功率晶体管、垂直功率晶体管、或IGBT晶体管中的一种或多种。晶体管可包括位于一侧的至少一个接触元件以及位于另一侧的至少一个接触元件，具体地，在一侧上的源极触点和栅极触点以及在另一侧上的漏极触点。
包括电子器件的半导体芯片可以本领域已知的方式预先制造在半导体晶片上。之后，半导体芯片可被切割或锯出半导体晶片，因此它是可自由处理或放置的半导体芯片。因此，半导体芯片可例如由拾放机构放置在合适的载体上，用于执行所有工艺步骤，以下将对其进行更详细地描述。根据实施例，半导体芯片可连同与其形状和功能相同的多个其它半导体芯片一起放置在载体上。
根据图1方法100的实施例，预定部分可相对于半导体芯片的中心轴线对称布置，例如，以下面实施例中示出的十字形。
根据图1方法100的实施例，预定部分可包括周缘边缘部，或由其组成。
根据图1方法100的实施例，在第二主面选择性地去除半导体芯片，原理上，这可以由任何机械材料工作方法执行，例如，钻、磨、抛光等。去除半导体材料的例子为化学机械抛光（GMP）。
根据图1方法100的实施例，在第二主面选择性地去除半导体芯片可例如由蚀刻执行，例如，反应蚀刻、化学蚀刻、等离子蚀刻、离子束蚀刻或反应离子束蚀刻。为使蚀刻在所需位置自动停止，蚀刻停止区域可在半导体芯片中形成。蚀刻停止区域可例如通过从第一主面选择性地掺杂半导体芯片而形成。通过掺杂工艺，相对高掺杂浓度层可在半导体芯片中的距第一主面所需距离处产生。掺杂可通过例如离子注入掺杂或扩散掺杂执行。掺杂使得掺杂的半导体材料的蚀刻速率相比于未掺杂的半导体材料显著减小，使得当到达掺杂区时，蚀刻自动停止。
根据图1方法100的实施例，掩模层可应用在第二主面的周缘边缘部上。掩模层应能足够抵抗蚀刻剂，使得保证与掩模层相邻的半导体材料不被蚀刻工艺去除。如果蚀刻由任何形式的直接蚀刻进行，例如，离子束蚀刻，也能保证不会发生钻蚀（underetch）掩模层下方的半导体材料。
根据图1方法100的实施例，可进一步提供，在第二主面选择性地去除半导体芯片前，在半导体芯片上施加密封层。密封层可以不同的方式施加在半导体芯片上。下面将示出并描述实施例，其在施加和处理密封层的方式方面基本各不相同。
根据图1方法100的实施例，执行半导体芯片的选择性去除，直到第一和第二主面之间半导体芯片厚度达到小于100μm才停止。
根据图1方法100的实施例，预定部分可特别地具有稳定或加强功能，以支撑和稳定薄半导体芯片。为此目的，预定部分可相对于半导体芯片的中心轴线对称布置。预定部分可例如在顶视图中具有十字形，其将在以下实施例中示出。
根据图1方法100的实施例，预定部分可根据电子器件的性质、功能和结构的一个或多个而布置。具体地，如果电子器件包括晶体管，例如，垂直晶体管，且如果电子器件还包括更多的装置、元件或电路，如逻辑电路，有利的是，只在垂直晶体管的区域削薄半导体芯片，使得预定部分基本上由不必要甚至不需要削薄的剩余部分组成。在剩余部分中，可以具有例如像闪存的存储器，无源装置或一些与主面相邻的逻辑电路，使得无需削薄或去除这些装置下方的半导体材料。
根据图1方法100的实施例，在选择性去除半导体芯片的步骤后，电接触元件应用在第二主面上，特别是，第二主面上的接触焊盘。具体地，如果只有垂直功率晶体管下面区域被去除，则为了与下电极接触（特别是垂直功率晶体管的漏极），金属接触层可填充到空的空间中。
在图2A-2G中示出例子，其中密封层应用在半导体芯片的第一主面和侧面上，这些侧面连接第一主面和第二主面。因此，密封层的第一主面面对半导体芯片第一主面，其第二主面与半导体芯片第二主面共面。
图2A示出半导体芯片200的示意性横截面侧视图。半导体芯片200包括第一主面201和第二主面202及连接第一主面201和第二主面202的侧面205。保护层203设置在第一主面201。离第一主面201一定距离，
设置有蚀刻停止层204。蚀刻停止层204可由半导体芯片200的半导体材料中相对高掺杂度的层组成。半导体芯片200可包括，在蚀刻停止层204和第一主面201之间的电子器件，如垂直晶体管。蚀刻停止层204可另外地用作垂直晶体管的电极层。
图2B示出通过密封层210封装的半导体芯片200。密封层以这种方式应用到半导体芯片200，其覆盖半导体芯片200的第一主面201和侧面205。密封层210因此包括，面对半导体芯片200第一主面201的第一主面211，和与半导体芯片200第二主面202共面的第二主面212。如图2G的平面图所示，半导体芯片200可具有矩形，特别是方形的外形，其包括，所有四个侧面205都由密封层210覆盖的四个侧面205。密封层210可例如由树脂材料，例如，环氧树脂材料组成。
图2C示出在密封层210的第一主面211和第二主面212上施加感光层220后的封装的半导体芯片200。
图2D示出在构造感光层220后的封装的半导体器件。感光层220以这种方式构造，使得在密封层210的第一主面211上获得感光层220.1，其基本是用于掩蔽感光层220.1下方的区域的掩模层，该区域中没有垂直位于感光层220.1下方的半导体芯片。在密封层210的第二主面212和半导体芯片200的第二主面202上，感光层以这种方式构造，使得获得感光层220.2，其完全覆盖密封层210的第二主面212，和此外的半导体芯片200的第二主面202的周缘边缘部202.1。如图2G的顶视图所示，周缘边缘部202.1和相应的周缘突起物230是环形封闭的周缘边缘部。
图2E示出去除密封层210和半导体芯片200的那些部分后的封装装置，半导体芯片200没有被感光层220.1和220.2掩蔽。具体地，密封层210的部分（从半导体芯片200的第一主面201到密封层210的第一主面211）例如被蚀刻去除。同样地，除了因为感光层220.2对周缘边缘部202.1的掩蔽而剩余的周缘突起部230之外，半导体芯片200的部分（从半导体芯片200的第二主面202到蚀刻停止层204）被去除。密封层210和半导体芯片200的这些部分的蚀刻可由任何传统直接蚀刻方法执行，例如，离子束蚀刻或反应离子束蚀刻。周缘突起物230的高度范围可为从100μm至700μm。也可能的是，从半导体芯片200的第一主面201到密封层210的第一主面211的密封层210完整部分没有被去除，但无论出于何种原因，存在一些横向空间选择性。
图2F示出去除感光掩模层220.1和220.2及半导体芯片200的第一主面201上的保护层203后的封装装置。在接下来的工艺步骤中，半导体芯片200的第一主面201和第二主面202上的电接触焊盘可与合适的电接触元件连接。例如，金属接触元件可在半导体芯片200的接触焊盘上形成，并通过例如再分配层与半导体器件的外部电接触元件连接。得到的半导体芯片200可包括约100μm的厚度。如图2F中所示，图2G示出器件的平面图。
图3A和图3B示出制造半导体器件的方法的另一个例子的示意性横截面侧视图。相对于之前的实施例的差异为，要制造的周缘突起物，其高度比周缘突起物230更矮。
图3A示出封装装置300，其在原理上类似于图2D所示的装置。其差异为，如图2B所示的装置，在前面的步骤中，通过从其各自的第二主面312和302去除密封层310和半导体芯片300而变薄。去除可通过研磨或化学机械抛光（CMP）实现。这样，半导体芯片300可削薄至厚度为200μm。之后，结构化的感光层320.2可施加到密封层310的第二主面312和半导体芯片300的第二主面302的周缘边缘部320.1上。
图3B示出进行如结合图2B和2F描述的相同步骤后得到的半导体器件。因此，获得半导体芯片，其厚度为100μm，然而，周缘突起物330的高度范围可为100μm至200μm。
图4A、图4B示出制造半导体器件的方法的例子的示意性横截面侧视图，其中，在第二主面选择性地去除半导体芯片之前，密封层应用在半导体芯片的第二主面和连接半导体芯片的第一主面和第二主面的侧面上。因此，密封层包括与半导体芯片的第一主面共面的第一主面，和面对半导体芯片的第二主面的第二主面。
图4A示出半导体芯片400，其可在形状和功能上与前面实施例的半导体芯片200和300类似。半导体芯片400包括第一主面401和第二主面402及侧面405，且保护层420沉积在第一主面401。而且，密封层410应用在第二主面402和连接第一主面401及第二主面402的侧面405上，使得密封层401包括，与半导体芯片400的第一主面共面401的第一主面411，和面对半导体芯片400的第二主面402的第二主面412。蚀刻停止层404以如已在前面实施例中解释的同样方式，离第一主面401一定距离，在半导体芯片400中产生。
图4B示出选择性去除密封层410的部分和选择性去除半导体芯片400的部分之后的封装装置。首先，如果需要高度更矮的周缘突起物430，则密封层410通过例如研磨或化学机械抛光从第二主面412被去除，直到达到半导体芯片400的第二主面402或甚至更远.。然后，感光层应用在密封层410的第二主面上，其与半导体芯片400的第二主面402共面，且之后，构造感光层，使其仅掩蔽密封层410和半导体400的第二主面402的周缘部分。然后，从第二主面402蚀刻半导体芯片400，直到到达蚀刻停止层404。这个示例性方法可结合任何上面结合图1到3描述的特征或实施例。
图5A、图5B示出根据第二方面的半导体器件的示意性横截面侧视图（图5A）和平面图（图5B）。半导体器件500包括，具有第一主面511和与第一主面511相对的第二主面512的半导体芯片510，以及以相对于第二主面512的平面成直角延伸的突起物520。
根据图5半导体器件500的实施例，突起物520可配置作为连接至半导体芯片510的第二主面512的周缘边缘部512.1的周缘突起物。然而，突起物可包括任何其它形式和形状。
根据半导体器件500的实施例，半导体芯片510包括在第二主面512处的掺杂层530。掺杂层530可由先前制造的蚀刻停止层产生并用于制造半导体器件500。掺杂层530可用作电子器件的电极层，例如，并入半导体芯片内的垂直晶体管510。
根据半导体器件500的实施例，该器件进一步包括以周缘方式附在半导体芯片510所有侧面505的密封层550。密封层550可由如前面结合图1到4示出的材料中的任一种制成。密封层550的下表面可与突起面520的下表面共面。然而，也可是这种情况，密封层550的下表面超出突起物520的下表面。
根据半导体器件500的实施例，半导体芯片510包括电子器件540。电子器件540例如由垂直晶体管组成，其在第一主面511上具有电极端子531和532，且在第二主面512上具有电极端子，第二主面可例如由掺杂层530组成。
根据半导体器件500的实施例，周缘突起物520由半导体芯片510的半导体材料组成，且与半导体芯片510毗邻地形成，因为半导体器件500可通过如结合之前图1到4之一所描述的方法形成。
根据半导体器件500的实施例，第一主面511和第二主面512之间的半导体芯片510厚度小于100μm。根据实施例，突起物520可具有范围在100μm到700μm的高度。
图6A、图6B示出根据本公开的半导体器件的示意性横截面侧视图（图6A）和平面图（图6B）。半导体器件600包括具有第一主面611和与第一主面611相对的第二主面612的半导体芯片610。
半导体器件600包括突起物650，其连接到第二主面612并以相对于半导体芯片610的第二主面612的平面成直角地延伸。突起物650可以如之前图5中实施例的周缘突起物670且如结合图1到5解解释相同的方法而制成。即，通过将掩模层（如，图2D中感光掩模层220.2）施加在半导体芯片的第二主面上，掩模层的目的在于掩蔽不要被蚀刻的那些部分。因此，突起物650由和半导体芯片610一样的半导体材料组成，且也与半导体芯片610相邻。如图6B中平面图所示，突起物650可具十字形，其意味着，在制造工艺中只有具有指定附图标记660的四个区域通过蚀刻工艺被去除。也可能的是，半导体芯片610包括不止一个电子器件，例如，四个电子器件，其中每一个都位于四个区域660中的一个内。在区域660中蚀刻掉的部分可用于填充导电材料，从而接触四个电子器件的较低电极端子。
然而，突起物650可具有任何其它所需形式和结构。其可相对于半导体芯片的中心轴线对称布置，但其也可跟随其它结构或设计理念。例如，如上面所指出的，突起物650可存在于不需要削薄的部分，例如，逻辑电路部分或半导体芯片的一个或多个电子器件的存储器部分，然而，半导体芯片的存在垂直晶体管的其它部分被削薄。
虽然本发明已示出和描述了一个或多个实施例，但可对示出的例子做出变更和/或修改，而不偏离所附权利要求的精神和保护范围。特别地，关于通过上述部件或结构（组件，器件，电路，系统等）执行的各种功能，用于描述这些部件的术语（包括“装置”的提及），除非另有说明，旨在对应于执行所描述的部件指定的功能的任何组件或结构（即，功能等同），尽管结构上和执行这里示出的本发明示例性实施例中功能所公开的结构不等同。

Claims (18)

1.一种制造半导体器件的方法，所述方法包括：
提供具有第一主面和与所述第一主面相对的第二主面以及连接所述第一主面和所述第二主面的侧面的半导体芯片，所述半导体芯片包括与所述第一主面相邻的电子器件；
将密封层施加到所述半导体芯片的所述第一主面和所述侧面上，使得所述密封层包括与所述半导体芯片的第一主面面对的第一主面以及与所述半导体芯片的第二主面共面的第二主面；以及
在所述半导体芯片的第二主面处从所述半导体芯片选择性地去除除了预定部分之外的材料，使得在所述半导体芯片的第二主面处保持非平面表面，
去除从所述半导体芯片的第一主面到所述密封层的第一主面之间的所述密封层。
2.根据权利要求1所述的方法，其中，所述预定部分包括周缘边缘部。
3.根据权利要求1所述的方法，进一步包括，在所述半导体芯片中形成蚀刻停止区域。
4.根据权利要求3所述的方法，其中，形成所述蚀刻停止区域包括，从所述半导体芯片的第一主面选择性地掺杂所述半导体芯片，以形成所述蚀刻停止区域。
5.根据权利要求3所述的方法，其中，选择性地去除所述半导体芯片包括，从所述半导体芯片的第二主面到所述蚀刻停止区域蚀刻所述半导体芯片。
6.根据权利要求1所述的方法，进一步包括，在所述半导体芯片的第二主面处从所述半导体芯片选择性地去除材料之前，在所述半导体芯片的第二主面的周缘边缘部上施加掩模层。
7.根据权利要求1所述的方法，进一步包括，选择性地去除所述半导体芯片的第一主面与所述密封层的第一主面之间的所述密封层。
8.根据权利要求1所述的方法，其中，所述选择性地去除包括，连同所述半导体芯片的第二主面处的半导体芯片材料一起而选择性去除所述密封层的第二主面处的密封层。
9.根据权利要求8所述的方法，其中，去除所述密封层和所述半导体芯片包括，研磨或化学-机械抛光。
10.根据权利要求1所述的方法，其中，施加所述密封层包括，在所述半导体芯片的第二主面处选择性去除所述半导体芯片之前，将所述密封层施加到所述半导体芯片的第二主面以及连接所述半导体芯片的第一主面与所述半导体芯片的第二主面的侧面上，使得所述密封层包括与所述半导体芯片的第一主面共面的第三主面以及与所述半导体芯片的第二主面面对的第四主面。
11.根据权利要求10所述的方法，进一步包括，选择性地去除所述半导体芯片的第二主面与所述密封层的第四主面之间的密封层，之后从所述半导体芯片在其第二主面处选择性地去除材料。
12.根据权利要求1所述的方法，其中，所述选择性地去除包括，选择性去除所述半导体芯片，直到所述半导体芯片的第一主面与所述半导体芯片的第二主面之间的半导体芯片的厚度小于100μm。
13.根据权利要求1所述的方法，其中，所述选择性地去除包括，为所述预定部分和另外的部分而选择性地去除所述半导体芯片的材料。
14.根据权利要求13所述的方法，其中，所述另外的部分相对于所述半导体芯片的中心轴线对称布置。
15.根据权利要求1所述的方法，进一步包括：
在选择性地去除所述半导体芯片之后，将电接触元件应用于所述半导体芯片的第一主面和/或所述半导体芯片的第二主面。
16.一种制造多个半导体器件的方法，所述方法包括：
提供多个半导体芯片，每个都具有第一主面、与所述第一主面相对的第二主面以及连接所述第一主面和所述第二主面的侧面，且每个所述半导体芯片都包括与所述第一主面相邻的电子器件；
将密封层施加到所述半导体芯片的所述第一主面和所述侧面上，使得所述密封层包括与所述半导体芯片的第一主面面对的第一主面以及与所述半导体芯片的第二主面共面的第二主面；以及
从每个所述半导体芯片在所述半导体芯片的第二主面处选择性地去除除了相应的预定部分之外的材料，
去除从所述半导体芯片的第一主面到所述密封层的第一主面之间的所述密封层。
17.根据权利要求16所述的方法，进一步包括，在每个所述半导体芯片的周缘边缘部上施加掩模层。
18.根据权利要求16所述的方法，进一步包括，在每个所述半导体芯片中形成蚀刻停止区域。
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