CN109755214A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：具有芯片区域和边缘区域的半导体基板；在半导体基板上的下电介质层；在芯片区域的下电介质层上的芯片焊盘；在下电介质层上的上电介质层，上电介质层包括暴露芯片区域上的芯片焊盘的第一开口和暴露边缘区域上的下电介质层的第二开口；以及连接到芯片焊盘的再分布焊盘。再分布焊盘包括在第一开口中的通路部分和从通路部分延伸到上电介质层上的焊盘部分。

Description

半导体器件
技术领域
本公开涉及半导体器件，更具体地，涉及包括再分布焊盘的半导体器件。
背景技术
半导体封装可以包括能够在短时间内存储和处理大量数据的半导体器件。这样的半导体器件可以包括用于存储和/或处理数据的电路、以及用于从外部接收数据并将数据提供给电路或将数据从电路输出到外部的芯片焊盘。
一些半导体器件包括连接到芯片焊盘的再分布层，从而改变设置在半导体器件的指定位置处的焊盘的位置。
当制造半导体器件时，在完成测试工艺之后，可以沿着切割区域执行锯切或划片工艺，以将芯片区域(即半导体芯片)从其上形成半导体集成电路的半导体基板单独分离。可以对单独分离出的半导体芯片执行封装工艺。切割区域可以包括不同强度的多个层。这些不同的强度特性可导致其上形成有器件/电路的半导体晶片的不完全切割和/或层之间的剥离。
发明内容
本发明构思的一些实施方式提供了一种包括再分布焊盘的半导体器件。
本发明构思不限于上述内容，本领域技术人员将由以下描述清楚地理解以上未提及的发明构思的实施方式。
根据本发明构思的示例实施方式，一种半导体器件可以包括：包含芯片区域和边缘区域的半导体基板；在半导体基板上的下电介质层；在芯片区域的下电介质层上的芯片焊盘；在下电介质层上的上电介质层，上电介质层包括暴露芯片区域上的芯片焊盘的第一开口和暴露边缘区域上的下电介质层的第二开口；以及连接到芯片焊盘的再分布焊盘，再分布焊盘包括在第一开口中的通路部分和从通路部分延伸到上电介质层上的焊盘部分。
根据本发明构思的另外的示例实施方式，一种半导体器件可以包括包含芯片区域和边缘区域的半导体基板、在半导体基板上的下电介质层、在芯片区域的下电介质层上的芯片焊盘、在下电介质层上和芯片焊盘上的上电介质层、以及穿透上电介质层并连接到芯片焊盘的再分布焊盘，再分布焊盘包括在上电介质层中并连接到芯片焊盘的通路部分，并且包括从通路部分延伸到上电介质层上的焊盘部分。上电介质层可以包括在边缘区域上的凹陷部分。
另外的示例实施方式的细节被包括在说明书和附图中。
附图说明
图1示出显示了根据本发明构思的示例实施方式的具有集成半导体器件的基板的俯视图。
图2示出图1的部分A的放大图。
图3示出显示了图2的测试元件组的简化俯视图。
图4示出显示了根据本发明构思的示例实施方式的制造半导体器件的操作的流程图。
图5A至5I示出显示了根据本发明构思的示例实施方式的制造半导体器件的操作的剖面图。
图6A至6C和图7A至7D示出显示了根据本发明构思的示例实施方式的制造半导体器件的操作的剖面图。
图8示出局部地显示了根据本发明构思的示例实施方式的半导体器件的放大俯视图。
图9和10示出显示了图8的半导体器件的剖面图。
图11示出局部地显示了根据本发明构思的示例实施方式的半导体器件的放大俯视图。
图12示出显示了图11的半导体器件的剖面图。
图13示出显示了根据本发明构思的示例实施方式的包括半导体器件的半导体封装的剖面图。
具体实施方式
在下文中将结合附图根据本发明构思的示例实施方式讨论半导体器件及制造其的方法。
将理解，当一元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到所述另一元件，或者可以存在居间元件。相反，当一元件被称为“直接连接”或“直接联接”到另一元件时，不存在居间元件。用于描述元件或层之间关系的其它词语应以类似的方式被解释(例如，“在……之间”与“直接在……之间”、“相邻”与“直接相邻”、“在……上”与“直接在……上”)。
本发明构思的源于实现多个电介质层的一些实施方式可以用在包含多个半导体芯片、电路和/或器件的晶片的切割区域中，这可以在分离各种芯片、电路和/或器件时有助于更完整和精确的切割，并且可以减少层彼此剥离的可能性。
图1是示出根据本发明构思的示例实施方式的具有集成半导体器件的基板的俯视图。图2示出显示了图1的部分A的放大图。图3示出显示了图2的一组测试器件的简化俯视图。
参照图1和2，半导体基板100可以包括其中形成相应的半导体集成电路的芯片区域10、以及在芯片区域10之间的划线区域20。芯片区域10可以沿彼此交叉的第一方向D1和第二方向D2二维地布置。划线区域20可以围绕每个芯片区域10。
半导体基板100可以包括半导体材料(例如硅晶片)、绝缘材料(例如玻璃)、以及覆盖有绝缘材料的半导体或导体中的一种。例如，半导体基板100可以是具有第一导电类型的硅晶片。
半导体存储器件可以提供在半导体基板100的芯片区域10上。半导体存储器件可以包括DRAM(动态随机存取存储)器件、SRAM(静态随机存取存储)器件、NAND闪速存储器件和/或RRAM(电阻随机存取存储)器件。在一些实施方式中，半导体存储器件可以包括MEMS(微机电系统)器件、光电器件、一个或更多个CPU处理器和/或一个或更多个DSP处理器。此外，半导体存储器件可以包括诸如逻辑和门和/或逻辑积门的标准单元。
芯片焊盘111和再分布芯片焊盘141也可以提供在芯片区域10的半导体基板100上。芯片焊盘111和再分布芯片焊盘141可以与半导体集成电路通信数据或信号。芯片焊盘111可以设置在每个芯片区域10的边缘或中心上，再分布芯片焊盘141可以设置在与芯片焊盘111的位置不同的位置处。
测试元件组(TEG)30可以提供在划线区域20或芯片区域10的一部分上。测试元件组(TEG)30可以评估形成在芯片区域10上的半导体集成电路的电特性。在一些实施方式中，划线区域20可以包括其中未提供测试元件组30的第一划线区域20A、以及其中提供了测试元件组30的第二划线区域20B。此外，划线区域20可以包括切割区域21和边缘区域23。切割区域21可以设置在划线区域20的中央部分中，并且可以由锯切机或切割机锯切或切割。
参照图3，每个测试元件组30可以包括多个测试结构103和多个再分布测试焊盘143。再分布测试焊盘143可以通过导电线连接到测试结构103。测试结构103可以包括具有与形成在芯片区域10上的半导体集成电路的结构实质相同的结构的测试元件。测试结构103可以包括例如NMOSFET、PMOSFET和/或电阻器。
图4示出显示了根据本发明构思的示例实施方式的制造半导体器件的操作的流程图。
参照图4，可以准备半导体基板(S10)。半导体基板可以包括划线区域和多个芯片区域。半导体集成电路和测试元件组可以通过执行半导体制造工艺而在半导体基板上形成(S20)。半导体集成电路和测试元件组可以由绝缘材料保护。每个测试元件组可以包括测试结构和再分布测试焊盘。在半导体集成电路和测试元件组形成之后，可以对测试元件组执行测试工艺(S30)。当执行测试工艺时，电信号可以通过再分布测试焊盘被提供给测试结构，并且测试元件组可以用于评估半导体集成电路的电特性。
在测试工艺完成之后，可以沿划线区域的切割区域执行锯切或划片工艺。锯切工艺可以将芯片区域(即半导体芯片)从其上形成半导体集成电路的半导体基板单独分离(S40)。可以对单独分离出的半导体芯片执行封装工艺(S50)。
图5A至5I示出显示了根据本发明构思的示例实施方式的制造半导体器件的操作的剖面图。
参照图5A，如参照图1和2所讨论的，半导体基板100可以包括一个或更多个芯片区域10和划线区域20，并且划线区域20可以包括第一划线区域20A和第二划线区域20B。
半导体集成电路101可以在芯片区域10的半导体基板100上形成。半导体集成电路101可以包括：存储单元阵列，包括开关元件和/或数据存储元件；以及逻辑元件，包括MOSFET、电容器和/或电阻器。
下电介质层110可以在芯片区域10的半导体基板100上形成，并且可以包括多个堆叠的绝缘层。芯片区域10的下电介质层110可以延伸到第一划线区域20A和第二划线区域20B上，并且可以覆盖半导体基板100的整个表面。
在一些实施方式中，下电介质层110可以由其介电常数小于硅氧化物层的介电常数的低k电介质材料形成。下电介质层110可以具有范围从约1.0到约3.0的介电常数，并且可以包括无机材料、有机材料和有机-无机混合材料中的一种或更多种。下电介质层110可以是多孔的或无孔的。下电介质层110可以由例如杂质掺杂的基于硅氧化物的材料或低k有机聚合物形成。
掺杂杂质的基于硅氧化物的材料可以包括例如氟掺杂氧化物(或FSG)、碳掺杂氧化物、硅氧化物、HSQ(氢倍半硅氧烷，SiO:H)、MSQ(甲基倍半硅氧烷，SiO:CH3)和/或a-SiOC(SiOC:H)。低k有机聚合物可以包括例如聚烯丙基醚基树脂、环状氟化物树脂、硅氧烷共聚物、聚烯丙基醚氟化物基树脂、聚五氟苯乙烯、聚四氟苯乙烯基树脂、聚酰亚胺氟化物树脂、聚萘氟化物和/或多晶硅化物树脂(polycide resin)。
下电介质层110还可以包括在绝缘层之间的一个或更多个垂直堆叠的阻挡层(未示出)，并且阻挡层(们)可以包括一种或更多种绝缘材料，诸如SiN、SiON、SiC、SiCN、SiOCH、SiOC和/或SiOF。
内部线结构CLa和CPa可以在芯片区域10的下电介质层110中形成以与半导体集成电路101电连接。内部线结构CLa和CPa可以包括导电线CLa和导电插塞CPa。导电插塞CPa可以穿透下电介质层110并在不同的水平处连接导电线CLa。例如，导电线CLa和导电插塞CPa可以包括金属氮化物(诸如TiN、WN、TaN和/或TaSiN)和/或金属(诸如W、Al、Ti、Ta、Co和/或Cu)。
芯片焊盘111可以在构成下电介质层110的多个堆叠的绝缘层中的最上面的一个上形成，并且可以通过内部线结构CLa和CPa电连接到半导体集成电路101。芯片焊盘111可以是通信数据信号的数据焊盘、通信命令/地址信号的命令/地址焊盘、被施加地电压或电源电压的地焊盘或电源焊盘、和/或用于测试半导体集成电路101的焊盘。例如，芯片焊盘111可以包括金属氮化物(诸如TiN、WN、TaN和/或TaSiN)和/或金属(诸如W、Al、Ti、Ta、Co和/或Cu)。
坝结构120可以在第一划线区域20A和第二划线区域20B的半导体基板100上形成。当在俯视图中观察时，坝结构120可以围绕每个芯片区域10延伸以具有环形或闭合曲线形状。坝结构120可以与芯片区域10的内部线结构CLa和CPa同时形成，并且可以包括穿透下电介质层110的导电插塞和在导电插塞上的导电图案。
一个或更多个测试结构103可以在第二划线区域20B的半导体基板100上形成，并且导电线CLb和导电插塞CPb也可以在第二划线区域20B的半导体基板100上形成以与测试结构103连接。如上所讨论的，测试结构103可以包括具有与形成在芯片区域10上的半导体集成电路101的结构实质相同的结构的测试元件。例如，MOSFET和/或电阻器可以在第二划线区域20B的半导体基板100上形成。测试结构103可以与芯片区域10的半导体集成电路101同时形成，并且第二划线区域20B的导电线CLb和导电插塞CPb可以与内部线结构CLa和CPa同时形成。
在第二划线区域20B上，一个或更多个测试焊盘113可以在下电介质层110上形成以与一个或更多个测试结构103连接。
上电介质层130可以在半导体基板100的整个表面上形成，并且可以覆盖下电介质层110上的芯片焊盘111和测试焊盘113。在一些实施方式中，上电介质层130可以包括其强度大于下电介质层110的强度的绝缘材料。此外，上电介质层130可以包括其介电常数大于下电介质层110的介电常数的绝缘材料。
上电介质层130可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。上电介质层130可以包括例如高密度等离子体(HDP)氧化物、TEOS(正硅酸乙酯)、PE-TEOS(等离子体增强正硅酸乙酯)、O3-TEOS(O3-正硅酸乙酯)、USG(无掺杂硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BSG(硼硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)、FSG(氟硅酸盐玻璃)、SOG(旋涂玻璃)、TOSZ(东燃硅氮烷(tonen silazene))或其组合。
在一些实施方式中，上电介质层130可以包括多个绝缘层。例如，上电介质层130可以包括顺序地堆叠在下电介质层110上的第一上电介质层131、第二上电介质层133和第三上电介质层135。第二上电介质层133可以包括相对于第一上电介质层131和第三上电介质层135表现出蚀刻选择性的绝缘材料，并且可以比第一上电介质层131和第三上电介质层135更薄。
第一上电介质层131和第三上电介质层135可以包括彼此不同的绝缘材料，并且第三上电介质层135可以比第一上电介质层131更厚。例如，第一上电介质层131可以是高密度等离子体(HDP)氧化物层，并且第三上电介质层135可以是正硅酸乙酯(TEOS)层。
参照图5B，第一开口OP1可以在芯片区域10的上电介质层130上形成，第二开口OP2和第三开口OP3可以在第一划线区域20A和第二划线区域20B的上电介质层130上形成。
例如，第一开口OP1、第二开口OP2和第三开口OP3的形成可以包括在上电介质层130上形成具有开口的第一掩模图案MP1、以及使用第一掩模图案MP1作为蚀刻掩模以部分地各向异性地蚀刻上电介质层130和下电介质层110。
在一些实施方式中，第一开口OP1可以暴露芯片区域10上的芯片焊盘111，第二开口OP2可以部分地暴露第一划线区域20A和第二划线区域20B上的下电介质层110。第三开口OP3可以暴露第二划线区域20B上的测试焊盘113。
第一开口OP1至第三开口OP3可以同时形成，并且第二开口OP2可以具有比第一开口OP1和第三开口OP3的蚀刻深度更大的蚀刻深度。例如，第二开口OP2可以具有相对于半导体基板100比第一开口OP1和第三开口OP3的底表面更低的底表面。第二开口OP2可以具有相对于图5B的剖面图在水平方向上与第一开口OP1和第三开口OP3的宽度不同的宽度。
在一些实施方式中，第二开口OP2的形成可以使下电介质层110和上电介质层130在第一划线区域20A和第二划线区域20B上局部地减小其厚度。例如，在第一划线区域20A和第二划线区域20B上，下电介质层110可以具有拥有第一厚度T1的第一区段和拥有小于第一厚度T1的第二厚度T2的第二区段。第一区段的第一厚度T1可以与芯片区域10上的下电介质层110的厚度实质相同。第一开口OP1至第三开口OP3的形成之后可以接着第一掩模图案MP1的去除。
参照图5C，再分布层140可以在具有第一开口OP1至第三开口OP3的上电介质层130上形成。再分布层140的形成可以包括形成金属籽晶层以共形地覆盖具有第一开口OP1至第三开口OP3的上电介质层130、以及在金属籽晶层上形成金属层。金属籽晶层和金属层可以通过诸如电镀、无电镀和/或溅射的薄层沉积方法而形成。再分布层140可以包括铜(Cu)、铝(Al)、镍(Ni)、银(Ag)、金(Au)、铂(Pt)、锡(Sn)、铅(Pb)、钛(Ti)、铬(Cr)、钯(Pd)、铟(In)、锌(Zn)、碳(C)、其合金、或其组合。
在一些实施方式中，再分布层140可以包括与内部线结构CPa和CLa的材料不同的金属材料。例如，再分布层140可以包括铝(Al)，并且内部线结构CPa和CLa可以包括钨(W)和/或铜(Cu)。
再分布层140可以部分地填充第一开口OP1至第三开口OP3，并且可以与分别暴露于第一开口OP1和第三开口OP3的芯片焊盘111和测试焊盘113接触。
第二掩模图案MP2可以在再分布层140的形成之后形成在再分布层140上。第二掩模图案MP2可以覆盖芯片焊盘111的上部和测试焊盘113的上部。
第二掩模图案MP2可以用作蚀刻掩模以蚀刻再分布层140。例如，可以对由第二掩模图案MP2暴露的再分布层140执行蚀刻工艺。
如图5D所示，蚀刻工艺可以在芯片区域10的第一开口OP1中形成再分布芯片焊盘141，并且可以在第二划线区域20B的第三开口OP3中形成再分布测试焊盘143。
当执行蚀刻工艺以形成再分布芯片焊盘141和再分布测试焊盘143时，再分布层140可以从第二开口OP2的底表面被去除，并且再分布间隔物145可以留在第二开口OP2的内侧壁上。再分布间隔物145可以包括与再分布芯片焊盘141和再分布测试焊盘143的材料相同的金属材料。
参照图5E，部分地暴露再分布芯片焊盘141的钝化层153可以在芯片区域10的上电介质层130上形成。在形成钝化层153之前，具有总体上均匀的厚度的保护层151可以在半导体基板100的整个表面上形成。
保护层151可以包括例如硅氮化物层和/或硅氮氧化物层。钝化层153可以包括例如基于聚酰亚胺的材料，诸如光敏聚酰亚胺(PSPI)。旋涂工艺可以用于在保护层151上沉积钝化层153而不形成光致抗蚀剂层，可以执行曝光工艺以部分地暴露再分布芯片焊盘141上的保护层151并暴露第一划线区域20A和第二划线区域20B上的保护层151。
参照图5F，由钝化层153暴露的保护层151可以被蚀刻以显露再分布芯片焊盘141和再分布测试焊盘143。在该步骤中，保护层151可以从第一划线区域20A和第二划线区域20B的上电介质层130的顶表面去除并从第二开口OP2的底表面去除。然后下电介质层110可以部分地显露于第一划线区域20A和第二划线区域20B上。
在暴露再分布芯片焊盘141和再分布测试焊盘143之后，测试工艺可以如以上参照图4所述地执行。在测试工艺结束之后，如下面参照图5G和5H所述，半导体基板100可以经历沿着第一划线区域20A和第二划线区域20B执行的切割工艺。
参照图5G，激光束可以从半导体基板100的背面施加。激光束可以照射到第一划线区域20A和第二划线区域20B的切割区域21上。因此，半导体基板100可以改变在激光照射到的激光点区域SP处的物理特性。例如，半导体基板100可以降低激光点区域SP处的物理强度。
参照图5H，半导体基板100可以放置在薄带(未示出)上，然后可以提供力以水平地延伸薄带，这可以沿着第一划线区域20A和第二划线区域20B的切割区域21切割半导体基板100。或者，锯切工艺可以沿着第一划线区域20A和第二划线区域20B的切割区域21执行，以将芯片区域10分成单独的片。锯切工艺可以使用锯切轮或激光。
当半导体基板100的芯片区域10被分成单独的片时，因为切割区域21不包括其强度大于下电介质层110的强度的上电介质层130，所以可以避免由下电介质层110与上电介质层130之间的特性差异造成的半导体基板的不完整切割和/或可以抑制薄层从半导体基板100剥落。例如，下电介质层110和上电介质层130可较少可能地沿其间的界面水平地分裂。此外，因为下电介质层110在切割区域21上比在边缘区域23上具有更小的厚度，所以可以更容易地对半导体基板100执行切割工艺。
对半导体基板100的切割工艺可以执行为使得多个半导体器件(或半导体芯片)可从其上形成半导体集成电路101的半导体基板100的芯片区域10分离。此外，切割工艺可以切割测试结构103和再分布测试焊盘143。
在一些实施方式中，与半导体基板100分离的每个半导体器件(或半导体芯片)可以包括芯片区域10和围绕芯片区域10的边缘区域23。下电介质层110可以在边缘区域23上具有台阶差。例如，在边缘区域23上，下电介质层110可以包括具有第一厚度T1的第一区段和具有小于第一厚度T1的第二厚度T2的第二区段。上电介质层130可以覆盖下电介质层110的第一区段，并且再分布间隔物145可以留在下电介质层110的第二区段上。
根据图5I所示的另外的实施方式，边缘区域23上的下电介质层110的厚度T1可以与芯片区域10上的下电介质层10的厚度T1实质相同。上电介质层130可以部分地暴露下电介质层110。
图6A至6C示出显示了根据本发明构思的示例实施方式的制造半导体器件的操作的剖面图。为了描述的简洁，可以省略与以上参照图5A至5I描述的实施方式的技术特征相同的技术特征。
如以上参照图5E所述的，在形成再分布芯片焊盘141和再分布测试焊盘143之后，保护层151和钝化层153可以在半导体基板100的整个表面上顺序地形成。
参照图6A，可以对钝化层153执行曝光工艺以在钝化层153上形成开口。开口可以部分地暴露再分布芯片焊盘141并暴露第一划线区域20A和第二划线区域20B的切割区域21。钝化层153可以从芯片区域10延伸到划线区域20，从而覆盖留在第二开口OP2的内侧壁上的再分布间隔物145。即，钝化层153可以覆盖第二开口OP2的内侧壁。
参照图6B，如上所述，激光可以照射到半导体基板100的底表面上，以在半导体基板100的一部分处形成激光点区域SP。
参照图6C所示，半导体基板100可以沿着第一划线区域20A和第二划线区域20B被切割，并且因此可以被分离成多个半导体芯片。从半导体基板100分离出的每个半导体芯片可以包括芯片区域10和围绕芯片区域10的边缘区域23。
根据本实施方式，下电介质层110可以在边缘区域23上具有厚度差异，并且再分布间隔物145可以用从芯片区域10延伸到边缘区域的钝化层153覆盖。
图7A至7D示出显示了根据本发明构思的示例实施方式的制造半导体器件的操作的剖面图。为了描述的简洁，可以省略与以上参照图5A至5I描述的实施方式的技术特征相同的技术特征。
参照图7A，如以上参照图5A所述的，上电介质层130可以提供在下电介质层110上，并且上电介质层130可以包括第一上电介质层131、第二上电介质层133和第三上电介质层135。具有开口的第一掩模图案MP1可以提供在上电介质层130上。第一掩模图案MP1可以作为蚀刻掩模用来各向异性地蚀刻上电介质层130，以在芯片区域10的上电介质层130上形成第一开口OP1，并在第一划线区域20A和第二划线区域20B的上电介质层130上形成第二开口OP2和第三开口OP3。第一开口OP1可以暴露芯片区域10上的芯片焊盘111，第二开口OP2可以部分地暴露第一划线区域20A和第二划线区域20B上的上电介质层130。第三开口OP3可以暴露第二划线区域20B上的测试焊盘113。
根据本实施方式，当第一开口OP1至第三开口OP3形成时，第一开口OP1和第三开口OP3可以具有与第二开口OP2的蚀刻深度不同的刻蚀深度。例如，当第一开口OP1和第三开口OP3形成时，第二开口OP2可以暴露第二上电介质层133。因此，第一划线区域20A和第二划区域20B上的上电介质层130的厚度T4可以变得小于芯片区域10上的上电介质层130的厚度T3。
参照图7B，如以上参照图5C和5D所述的，再分布层140可以在包括第一开口OP1至第三开口OP3的上电介质层130上形成，然后可以被图案化以在芯片区域10的第一开口OP1中形成再分布芯片焊盘141，并在第二划线区域20B的第三开口OP3中形成再分布测试焊盘143。在形成再分布芯片焊盘141和再分布测试焊盘143期间，再分布层140可以从第二开口OP2被去除。
参照图7C，如以上参照图5F所述的，部分地暴露再分布芯片焊盘141的钝化层153可以在芯片区域10的上电介质层130上形成。在使用再分布测试焊盘143执行测试工艺之后，如参照图5G所述的，激光可以照射到半导体基板100的底表面上，结果，半导体基板100在激光点区域SP处的强度可以降低。
参照图7D，力可以水平地施加到半导体基板100，从而沿着第一划线区域20A和第二划线区域20B切割半导体基板100。因此，多个半导体器件(或半导体芯片)可以从其上形成半导体集成电路101的半导体基板100分离。当对半导体基板100执行切割工艺时，因为第一划线区域20A和第二划线区域20B上的上电介质层130的厚度小于芯片区域10上的上电介质层130的厚度，所以第一至第三上电介质层131、133和135可以不沿着其间的界面水平地分裂和/或可以阻止下电介质层110和上电介质层130沿着其间的界面水平地分裂。
从半导体基板100分离出的每个半导体芯片可以包括芯片区域10和围绕芯片区域10的边缘区域23。下电介质层110可以从芯片区域10延伸到边缘区域23同时具有均匀的厚度，上电介质层130可以在边缘区域23上比在芯片区域10上更薄。例如，第二上电介质层133的顶表面可以部分地暴露在边缘区域23上，并且钝化层153可以覆盖芯片区域10上的第三上电介质层135的顶表面。
图8示出局部地显示了根据本发明构思的示例实施方式的半导体器件的放大俯视图。图9和10示出显示了图8的半导体器件的剖面图。为了描述的简洁，可以省略与以上参照图5A至5I描述的实施方式的技术特征相同的技术特征。
在以下实施方式中，与上述实施方式不同，可以不在划线区域中单独形成再分布测试焊盘，芯片区域的再分布芯片焊盘可以在测试工艺期间充当测试焊盘。
参照图8和9，半导体基板100可以包括芯片区域10和芯片区域10之间的划线区域20，并且如上所述，划线区域20可以包括其中未提供测试结构103的第一划线区域20A以及其中提供了测试结构103的第二划线区域20B。第一划线区域20A和第二划线区域20B的每个可以包括将由锯切机或划片机切割的切割区域21以及在切割区域21与芯片区域10之间的边缘区域23。
测试焊盘113可以设置在第二划线区域20B的下电介质层110上，并且可以通过导电线CLb和导电插塞CPb电连接到测试结构103。
上电介质层130可以提供在下电介质层110上并覆盖芯片焊盘111和测试焊盘113。上电介质层130可以包括暴露芯片区域10上的芯片焊盘111的第一开口OP1并包括部分地暴露第一划线区域20A上的下电介质层110的第二开口OP2。
根据本实施方式，再分布图案可以将芯片焊盘111和测试焊盘113彼此连接。例如，再分布图案可以包括联接到芯片区域10上的芯片焊盘111的第一再分布通路141a、联接到第二划线区域20B上的测试焊盘113的第二再分布通路143a、连接到第一再分布通路141a并暴露在芯片区域10上的第一再分布焊盘141b、连接到第二再分布通路143a并暴露在第二划线区域20B上的第二再分布焊盘143b、以及将第一再分布焊盘141b和第二再分布焊盘143b彼此连接的再分布线142。再分布图案可以被提供成多个。
第一再分布通路141a可以形成在穿透芯片区域10上的上电介质层130的第一开口OP1中，第二再分布通路143a可以穿透第二划线区域20B上的上电介质层130从而联接到测试焊盘113。
钝化层153可以设置在芯片区域10的上电介质层130上，并且可以包括暴露第一再分布焊盘141b的开口。钝化层153可以覆盖再分布线142。
在一些实施方式中，第二再分布通路143a和第二再分布焊盘143b可以设置在第二划线区域20B的边缘区域23上。第二再分布通路143a和第二再分布焊盘143b可以沿着第二划线区域20B以Z字形形式布置。在这样的构造中，如上所述，在对半导体基板100执行切割工艺之后，第二再分布通路143a和第二再分布焊盘143b可以不被切割，而是可以留在边缘区域23上。
如上所述，上电介质层130可以包括部分地暴露第一划线区域20A上的下电介质层110的第二开口OP2。例如，暴露于第二开口OP2的下电介质层110的厚度可以小于芯片区域10的下电介质层110的厚度。具体地，如上所述，在边缘区域23上，下电介质层110可以包括具有第一厚度的第一区段和具有小于第一厚度的第二厚度的第二区段。
根据图10所示的另外的实施方式，相对于半导体基板100，第一划线区域20A和第二划线区域20B上的上电介质层130的厚度可以小于芯片区域10上的上电介质层130的厚度。例如，第一划线区域20A上的上电介质层130的顶表面可以低于芯片区域10上的上电介质层130的顶表面。在第一划线区域20A和第二划线区域20B上，第三上电介质层135可以被部分去除以暴露第二上电介质层133。
图11示出局部地显示了根据本发明构思的示例实施方式的半导体器件的放大俯视图。图12示出显示了图11的半导体器件的剖面图。为了描述的简洁，可以省略与参照图8至10描述的实施方式的技术特征相同的技术特征。
参照图11和12，第二再分布通路143a和第二再分布焊盘143b可以在第二划线区域20B的切割区域21上设置成大体直线。如以上参照图10所述的，上电介质层130可以在第一划线区域20A上比在芯片区域10上具有更小的厚度。或者，如参照图9所述的，上电介质层130可以包括部分地暴露第一划线区域20A上的下电介质层110的第二开口OP2。
根据本实施方式，因为第二再分布通路143a和第二再分布焊盘143b设置在切割区域21上，所以对半导体基板100的切割工艺可以切割第二再分布通路143a和第二再分布焊盘143b。
图13示出显示了根据本发明构思的示例实施方式的包括半导体器件的半导体封装的剖面图。
参照图13，半导体封装1000可以包括半导体器件200、封装基板500、外部连接端子550和模制层570。在一些实施方式中，封装基板500可以在其上安装有通过以上讨论的方法制造的半导体器件(或半导体芯片)。
如上所述，半导体器件200可以包括由钝化层153暴露的再分布芯片焊盘141。再分布芯片焊盘141可以包括通信数据信号的数据焊盘、通信命令信号和地址信号的命令/地址焊盘、和/或分别施加地电压和电源电压的地焊盘和电源焊盘。
封装基板500可以包括例如印刷电路板、柔性基板和/或带状基板。封装基板500可以是各自包括形成在其中的内部电线的柔性印刷电路板、刚性印刷电路板及其组合中的一种。
封装基板500可以具有彼此面对的顶表面和底表面，并且可以包括键合焊盘510、内部连接线ICL和外部连接焊盘520。键合焊盘510可以布置在封装基板500的顶表面上，外部连接焊盘520可以布置在封装基板500的底表面上。半导体器件200可以设置在封装基板500的顶表面的中央部分上。
键合焊盘510可以通过导线W连接到半导体器件200的再分布芯片焊盘141。外部连接焊盘520可以通过内部连接线ICL连接到键合焊盘510。
模制层570可以覆盖封装基板500的顶表面上的半导体器件200。模制层570可以包括环氧模塑料。
外部连接端子550可以附接到封装基板500的底表面上的外部连接焊盘520。半导体封装1000可以通过外部连接端子550连接到外部电子装置。
根据本发明构思的示例实施方式，具有不同膜特性的绝缘层可以在划线区域上被蚀刻，因此当对半导体基板执行切割工艺时，可以避免由堆叠在划线区域上的下电介质层与上电介质层之间的膜特性差异造成的半导体基板的不完整切割。此外，可以抑制薄层剥落，并且可以阻止裂纹形成并传播到芯片区域。
虽然已经结合附图所示的本发明构思的实施方式描述了本发明，但是本领域技术人员将理解，可以进行各种改变和修改而不背离本发明构思的技术精神和必要特征。对本领域技术人员将明显的是，可以对其进行各种替换、修改和改变而不背离本发明构思的范围和精神。
本申请要求享有2017年7月26日向韩国知识产权局提交的韩国专利申请第10-2017-0094903号的优先权，其全部内容通过引用合并于此。

Claims (23)

1.一种半导体器件，包括：
包含芯片区域和边缘区域的半导体基板；
在所述半导体基板上的下电介质层；
在所述芯片区域的所述下电介质层上的芯片焊盘；
在所述下电介质层上的上电介质层，所述上电介质层包括暴露所述芯片区域上的所述芯片焊盘的第一开口和暴露所述边缘区域上的所述下电介质层的第二开口；以及
连接到所述芯片焊盘的再分布焊盘，所述再分布焊盘包括在所述第一开口中的通路部分和从所述通路部分延伸到所述上电介质层上的焊盘部分。
2.根据权利要求1所述的半导体器件，其中所述下电介质层包括其介电常数小于所述上电介质层的介电常数的电介质材料。
3.根据权利要求1所述的半导体器件，其中所述第二开口具有相对于所述半导体基板比所述芯片焊盘的底表面更低的底表面。
4.根据权利要求1所述的半导体器件，其中，在所述边缘区域上，所述下电介质层包括具有第一厚度的第一区段和具有小于所述第一厚度的第二厚度的第二区段。
5.根据权利要求1所述的半导体器件，其中所述下电介质层在所述芯片区域上具有第一厚度，并且所述下电介质层的在所述边缘区域上的部分具有第二厚度，所述第二厚度小于所述第一厚度。
6.根据权利要求1所述的半导体器件，其中所述下电介质层在所述芯片区域和所述边缘区域上具有实质上均匀的厚度。
7.根据权利要求1所述的半导体器件，还包括再分布间隔物，所述再分布间隔物在所述第二开口的侧壁上并且包括与所述再分布焊盘的材料相同的材料。
8.根据权利要求1所述的半导体器件，还包括：
在所述半导体基板的所述芯片区域上的半导体集成电路；
在所述半导体基板的所述边缘区域上的测试结构；以及
将所述半导体集成电路和所述芯片焊盘彼此连接的金属线，
其中所述下电介质层在所述半导体集成电路、所述测试结构和所述金属线上。
9.根据权利要求8所述的半导体器件，其中所述金属线包括与所述再分布焊盘的材料不同的金属材料。
10.根据权利要求8所述的半导体器件，其中在所述半导体器件的剖面图中，所述上电介质层的所述第二开口交叠所述测试结构。
11.根据权利要求1所述的半导体器件，其中所述上电介质层包括：
在所述芯片焊盘上的第一上电介质层；以及
堆叠在所述第一上电介质层上的第二上电介质层和第三上电介质层，
其中所述第二上电介质层包括与所述第一上电介质层和所述第三上电介质层的材料不同的绝缘材料。
12.根据权利要求1所述的半导体器件，还包括在所述芯片区域的所述上电介质层上的钝化层，
其中所述钝化层在所述边缘区域上暴露所述再分布焊盘的一部分和所述上电介质层的顶表面。
13.根据权利要求12所述的半导体器件，还包括再分布间隔物，所述再分布间隔物在所述第二开口的侧壁上并且包括与所述再分布焊盘的材料相同的材料，
其中所述钝化层从所述芯片区域延伸到所述边缘区域。
14.一种半导体器件，包括：
包含芯片区域和边缘区域的半导体基板；
在所述半导体基板上的下电介质层；
在所述芯片区域的所述下电介质层上的芯片焊盘；
在所述下电介质层上和所述芯片焊盘上的上电介质层；以及
穿透所述上电介质层并且连接到所述芯片焊盘的再分布焊盘，所述再分布焊盘包括在所述上电介质层中并联接到所述芯片焊盘的通路部分，并且包括从所述通路部分延伸到所述上电介质层上的焊盘部分，
其中所述上电介质层包括在所述边缘区域上的凹陷部分。
15.根据权利要求14所述的半导体器件，其中所述下电介质层包括其介电常数小于所述上电介质层的介电常数的电介质材料。
16.根据权利要求14所述的半导体器件，还包括：
在所述半导体基板的所述芯片区域上的半导体集成电路；
在所述半导体基板的所述边缘区域上的测试结构；以及
连接到所述半导体集成电路的金属线，
其中所述下电介质层在所述半导体集成电路、所述金属线和所述测试结构上，以及
其中在所述半导体器件的剖面图中，所述上电介质层的所述凹陷部分交叠所述测试结构。
17.根据权利要求16所述的半导体器件，还包括在所述下电介质层上并且连接到所述测试结构的测试焊盘，
其中所述再分布焊盘还包括穿透所述上电介质层并且连接到所述测试焊盘的再分布测试通路，以及
其中所述焊盘部分从所述芯片区域延伸到所述边缘区域并且连接到所述再分布测试通路。
18.根据权利要求14所述的半导体器件，其中所述下电介质层在所述芯片区域上具有第一厚度，以及
其中所述下电介质层的一部分相对于所述半导体基板在所述凹陷部分下方具有第二厚度，所述第二厚度小于所述第一厚度。
19.根据权利要求14所述的半导体器件，其中所述凹陷部分具有在所述芯片区域上的所述上电介质层的顶表面与所述芯片区域上的所述下电介质层的顶表面之间的底表面。
20.根据权利要求14所述的半导体器件，其中所述上电介质层包括：
在所述芯片焊盘上的第一上电介质层；以及
堆叠在所述第一上电介质层上的第二上电介质层和第三上电介质层，
其中所述第二上电介质层包括与所述第一上电介质层和所述第三上电介质层的材料不同的绝缘材料，以及
其中所述上电介质层的所述凹陷部分暴露所述第二上电介质层。
21.根据权利要求14所述的半导体器件，还包括再分布间隔物，所述再分布间隔物设置在所述凹陷部分的侧壁上并且包括与所述再分布焊盘的材料相同的材料。
22.根据权利要求14所述的半导体器件，还包括在所述上电介质层上的钝化层，
其中所述钝化层在所述边缘区域上暴露所述再分布焊盘的一部分和所述上电介质层。
23.根据权利要求14所述的半导体器件，还包括设置在所述上电介质层上并且暴露所述再分布焊盘的一部分的钝化层，
其中所述钝化层从所述芯片区域延伸到所述边缘区域并且在所述凹陷部分的侧壁上。
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