CN112786458A - 半导体结构及其制备方法 - Google Patents

半导体结构及其制备方法 Download PDF

Info

Publication number
CN112786458A
CN112786458A CN201911080780.4A CN201911080780A CN112786458A CN 112786458 A CN112786458 A CN 112786458A CN 201911080780 A CN201911080780 A CN 201911080780A CN 112786458 A CN112786458 A CN 112786458A
Authority
CN
China
Prior art keywords
protective layer
test
test structure
wafer
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911080780.4A
Other languages
English (en)
Inventor
吴秉桓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN201911080780.4A priority Critical patent/CN112786458A/zh
Priority to EP20885897.7A priority patent/EP3933916B1/en
Priority to PCT/CN2020/097150 priority patent/WO2021088380A1/zh
Publication of CN112786458A publication Critical patent/CN112786458A/zh
Priority to US17/372,526 priority patent/US11335611B2/en
Priority to US17/745,893 priority patent/US11791225B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本发明涉及一种半导体结构及其制备方法；包括如下步骤：提供晶圆，晶圆内具有切割道，切割道内具有测试焊盘、第一测试结构及第二测试结构；第二测试结构位于第一测试结构的下方，第二测试结构与第一测试结构之间的横向间距至少为测试焊盘的宽度；于晶圆上形成保护层，保护层至少覆盖切割道；对保护层进行曝光显影，以使得第一测试结构上方保留的保护层的厚度大于第二测试结构上方保留的保护层的厚度。上述半导体结构的制备方法将第二测试结构上方的保护层去除减薄，可以减少切割道内保护层的量，在使用锯刀进行晶圆切割时，可以避免保护层沾粘锯刀，从而提高产能并节约制造成本。

Description

半导体结构及其制备方法
技术领域
本申请涉及半导体器件制造技术领域，特别是涉及一种半导体结构及其制 备方法。
背景技术
在半导体晶圆制造时会涉及切割道将晶圆内的各芯片分开，而在完成晶圆 级前段制程与晶圆减薄后常以锯刀进行晶圆切割(blade sawing)；此时，若切割 道内有大量的保护层(譬如，Polyimide，聚酰亚胺)留存，则很容易在晶圆切 割时发生保护层沾粘在锯刀上的问题，需要额外增加锯刀保养清洁的频率，从 而导致产能的降低及制造成本的增加。
发明内容
基于此，有必要针对半导体结构现有技术中切割道内有大量的保护层留存， 在晶圆切割时保护层会沾粘在锯刀上，需要额外增加锯刀保养清洁的频率，从 而导致产能的降低及制造成本的增加的问题，提供一种半导体结构及其制备方 法。
为了实现上述目的，一方面，本发明提供了一种半导体结构的制备方法， 包括如下步骤：
提供晶圆，晶圆内具有切割道，切割道内具有测试焊盘、第一测试结构及 第二测试结构；第二测试结构位于第一测试结构的下方，第二测试结构与第一 测试结构之间的横向间距至少为测试焊盘的宽度；
于晶圆上形成保护层，保护层至少覆盖切割道；
对保护层进行曝光显影，以使得第一测试结构上方保留的保护层的厚度大 于第二测试结构上方保留的保护层的厚度。
上述半导体结构的制备方法将第二测试结构上方的保护层去除减薄，可以 减少切割道内保护层的量，在使用锯刀进行晶圆切割时，可以避免保护层沾粘 锯刀，从而提高产能并节约制造成本。
在其中一个实施例中，对保护层进行曝光显影包括如下步骤：
将第一光罩置于保护层的上方，第一光罩对应于所述切割道内第一测试结 构之外的区域内形成有第一透光区域；
基于第一光罩于第一曝光剂量或第一曝光能量下对保护层进行第一次曝 光；
去除第一光罩；将第二光罩至于保护层的上方，第二光罩至少对应于测试 焊盘的区域内形成有第二透光区域；
基于第二光罩于第二曝光剂量或第二曝光能量下对保护层进行第二次曝 光；第二曝光剂量为第二次曝光的曝光区域内的保护层经后续显影后被完全去 除的最小曝光剂量，第二曝光能量为第二次曝光的曝光区域内的保护层经后续 显影后被完全去除的最小曝光能量；第二曝光剂量大于第一曝光剂量，第二曝 光能量大于第一曝光能量；
对曝光后的保护层进行显影；显影后第一测试结构上方保留的保护层的厚 度大于第二测试结构上方保留的保护层的厚度。
在其中一个实施例中，对保护层进行曝光显影包括如下步骤：
将光罩置于保护层的上方，光罩对应于切割道内第一测试结构之外的区域 内形成有若干个第一透光区域，且光罩至少对应于测试焊盘的区域内形成有第 二透光区域；
基于光罩对保护层进行曝光；
对曝光后的保护层进行显影；显影后第一测试结构上方保留的保护层的厚 度大于第二测试结构上方保留的保护层的厚度。
在上述示例中，位于第一测试结构上方的保护层不会被减薄去除，可以确 保覆盖第一测试结构的保护层的厚度可以满足测试的需要，以避免测试品质不 良的风险。
在其中一个实施例中，若干个第一透光区域呈条状间隔排布、网格状排布 或无规则排布。
在其中一个实施例中，于晶圆的上表面形成保护层之前还包括于晶圆的上 表面形成钝化层的步骤；保护层形成于钝化层的上表面；显影之后还包括如下 步骤：将保护层固化；刻蚀去除测试焊盘上方的钝化层及部分晶圆，以暴露出 测试焊盘。
在其中一个实施例中，第一测试结构上方保留的保护层的厚度为第二测试 结构上方保留的保护层的厚度的1.5倍～4倍。
本发明还提供一种半导体结构，包括：
晶圆，晶圆具有切割道，切割道内具有测试焊盘；
第一测试结构，第一测试结构位于切割道内；
第二测试结构，第二测试结构位于切割道内，且位于第一测试结构的下方； 第二测试结构与第一测试结构之间的横向间距至少为测试焊盘的宽度；
保护层，位于第一测试结构和第二测试结构上方，且第一测试结构上方的 保护层的厚度大于第二测试结构上方的保护层的厚度。
上述半导体结构中切割道内的第二测试结构上方的保护层的厚度小于第一 测试结构上方的保护层的厚度，可以减少切割道内保护层的量，在使用锯刀进 行晶圆切割时，可以避免保护层沾粘锯刀，从而提高产能并节约制造成本。
在其中一个实施例中，保护层包括聚酰亚胺层或聚苯并恶唑层。
在其中一个实施例中，半导体结构还包括钝化层，钝化层位于晶圆的上表 面；保护层位于钝化层的上表面。
在其中一个实施例中，保护层内形成有开口，开口暴露出测试焊盘。
在其中一个实施例中，第一测试结构上方的保护层的厚度为第二测试结构 上方的保护层的厚度的1.5倍～4倍。
在上述示例中，通过在切割道内的第一测试结构上方的保护层未被减薄去 除，可以确保覆盖第一测试结构的保护层的厚度可以满足测试的需要，以避免 测试品质不良的风险。
附图说明
图1为本发明一个实施例中半导体封装结构的制备方法的流程图；
图2为本发明一个实施例中半导体封装结构的制备方法中提供晶圆后所得 结构的俯视结构示意图；
图3为沿图2中AA方向的截面结构示意图；
图4为本发明一个实施例中半导体封装结构的制备方法中在晶圆的上表面 形成钝化层后所得结构的截面结构示意图；
图5为本发明一个实施例中半导体封装结构的制备方法中在钝化层的上表 面形成保护层后所得结构的俯视结构示意图；
图6为沿图5中AA方向的截面结构示意图；
图7为本发明一个实施例中半导体封装结构的制备方法中使用的第一光罩 的俯视结构示意图；
图8为本发明一个实施例中半导体封装结构的制备方法中提供的第二光罩 的俯视结构示意图；
图9为本发明一个实施例中半导体封装结构的制备方法中使用第一光罩及 第二光罩两次曝光并显影后所得结构的俯视结构示意图；
图10为沿图9中AA方向的截面结构示意图；
图11为本发明一个实施例中半导体封装结构的制备方法中刻蚀形成开口 161后所得结构的截面结构示意图；
图12为本发明另一个实施例中半导体封装结构的制备方法中使用的光罩的 俯视结构示意图。
附图标记说明：
10 晶圆
101 切割道
102 芯片区域
111 测试焊盘
112 第一测试结构
113 第二测试结构
12 保护层
121 减薄区域
122 留厚区域
123 开口区域
13 第一光罩
131、151 第一透光区域
14 第二光罩
141、152 第二透光区域
15 光罩
16 钝化层
161 开口
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。 附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实 现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本 申请的公开内容更加透彻全面。
需要说明的是，当一个元件被认为是“连接”另一个元件，它可以是直接连接 到另一个元件并与之结合为一体，或者可能同时存在居中元件。本文所使用的 术语“安装”、“一端”、“另一端”以及类似的表述只是为了说明的目的。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术 领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术 语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的 术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在一个实施例中，如图1所示，本发明一种半导体结构的制备方法，包括 以下步骤：
S11：提供晶圆，所述晶圆内形成有切割道，切割道内具有测试焊盘、第一 测试结构及第二测试结构；第二测试结构位于第一测试结构的下方，第二测试 结构与第一测试结构之间的横向间距至少为焊盘的宽度；
S12：于所述晶圆上形成保护层，所述保护层覆盖所述切割道；
S13：对所述保护层进行曝光显影，使得第一测试结构上方保留的保护层的 厚度大于第二测试结构上方保留的保护层的厚度。
上述半导体结构的制备方法将切割道101内第二测试结构113上方的保护 层12去除减薄，可以减少切割道101内保护层12的量，在使用锯刀进行晶圆 切割时，可以避免保护层12沾粘锯刀，从而提高产能并节约制造成本。
在一个示例中，如图2及图3所示，步骤S11中提供的晶圆10可以包括但 不仅限于硅晶圆。切割道101将晶圆10划分为若干个芯片区域102；晶圆内切 割道101的数量及切割道101隔离出芯片区域102的数量可以根据实际需要进 行设定，此处不做限定。
在一个示例中，芯片区域102内可以形成有芯片(未示出)；所述第一测试 结构112可以用于部分电性测试(譬如，WAT，wafer acceptance test，晶圆允收 测试)及品质测试(譬如，EM，Electro-Migration，电迁移测试或SM， Stress-Migration，应力迁移测试等)。
在一个示例中，步骤S11之后还包括如下步骤：于所述晶圆10的上表面形 成钝化层16，如图4所示。钝化层16覆盖切割道101及芯片区域102。钝化层 16可以包括单层结构，也可以为包括多层材料层的叠层结构。钝化层16可以包 括但不仅限于氧化硅层、氮化硅层及氮氧化硅层中的至少一者。
在一个示例中，如图5及图6所示，可以采用但不仅限于旋涂工艺于所述 钝化层16的上表面形成保护层12。
在一个示例中，保护层12可以包括任意一种可以进行曝光显影去除的集成 电路保护层，譬如，光敏材料层；具体的，保护层12可以包括但不仅限于聚酰 亚胺(Polyimide)层或聚苯并恶唑(Polybenzox，PBO)层。
在一个示例中，保护层12可以包括减薄区域121、留厚区域122及开口区 域123，留厚区域122为保护层12对应于第一测试结构112的区域，减薄区域121至少为保护层12对应于第二测试结构113的区域，开口区域123为保护层 12对应于测试焊盘111及减薄区域121与切割道101边缘之间的区域。
在一个可选的示例中，步骤S13可以包括如下步骤：
S131：将第一光罩13置于保护层12的上方，第一光罩13对应于切割道101 内第一测试结构112之外的区域内形成有第一透光区域131，即第一光罩13至 少对应于减薄区域121的区域内形成有第一透光区域131；第一光罩13如图7 所示；第一光罩13置于保护层12上之后，光罩13在保护层12的上表面的正 投影可以完全覆盖光罩13的上表面；
S132：基于第一光罩13于第一曝光剂量或第一曝光能量下对保护层12进 行第一次曝光；
S133：去除第一光罩13；将第二光罩14至于保护层12的上方，第二光罩 14至少对应于测试焊盘111的区域内形成有第二透光区域141，即第二光罩14 对应于开口区域123的区域内形成有第二透光区域141；第二光罩14如图8所 示；第二光罩14置于保护层12的上方之后，第二光罩14在保护层12的上表 面的正投影可以完全覆盖保护层12的上表面；
S134：基于第二光罩14于第二曝光剂量或第二曝光能量下对保护层12进 行第二次曝光；第二曝光剂量为第二次曝光的曝光区域内的保护层12经后续显 影后被完全去除的最小曝光剂量，第二曝光能量为第二次曝光的曝光区域内的 保护层12经后续显影后被完全去除的最小曝光能量；第二曝光剂量大于第一曝 光剂量，第二曝光能量大于第一曝光能量；
S135：对曝光后的保护层12进行显影；显影后减薄区域121内保留的保护 层12的厚度小于保护层12的厚度。
基于第一光罩13于第一曝光剂量或第一曝光能量下进行第一次曝光，由于 第一曝光剂量或第一曝光能量较小，第一透光区域131的曝光深度小于保护层 12的厚度，即第一次曝光后的曝光区域在显影时只有部分深度的保护层12被去 除；基于第二光罩14于第二曝光剂量或第二曝光能量下进行第二次曝光，由于 第二曝光剂量或第二曝光能量较大，第二次曝光后的曝光区域的保护层12在显 影的过程中可以被完全去除，即显影后开口区域123内的保护层12可以被完全 去除。又由于在两次曝光过程中留厚区域122内的保护层12均被遮挡没有进行 曝光，故在显影后留厚区域122内的保护层12的厚度与曝光显影前没有发生任 何变化。
在上述示例中，通过在切割道101内的保护层12设置留厚区域122及开口 区域123，在光刻显影的过程中，留厚区域122的保护层12不会被减薄去除， 即第一测试结构112上方的保护层12不会被减薄去除，可以确保覆盖第一测试 结构112的保护层12的厚度可以满足测试的需要，以避免测试品质不良的风险。
需要说明的是，第一透光区域131除了对应于减薄区域121之外还对应于 开口区域123。
在一个示例中，显影后所得结构的俯视结构示意图如图9所示，局部截面 结构示意图如图10所示。
在一个示例中，保护层12还覆盖芯片区域102；第一测试结构112上方保 留的保护层12的厚度为第二测试结构113上方保留的保护层12的厚度的1.5倍 ～4倍，即留厚区域122内的保护层12的厚度与覆盖芯片区域102的保护层12 的厚度相同，且为减薄区域121内的保护层12的厚度的1.5倍～4倍。
在一个示例中，步骤S13之后还包括如下步骤：
S14：将保护层12进行固化；具体的，可以采用但不仅限于烘烤技术对保 护层12进行固化；
S15：刻蚀去除对应于测试焊盘111的区域内的钝化层16及部分晶圆10， 以形成暴露出测试焊盘111的开口161，如图11所示；具体的，可以采用但不 仅限于刻蚀工艺刻蚀去除对应于测试焊盘111的区域内的钝化层16及部分晶圆 10。
在另一个可选的示例中，如图12所示，步骤S13还可以包括如下步骤：
S131：将光罩15置于保护层12的上方，光罩15对应于切割道101内第一 测试结构112之外的区域内形成有若干个第一透光区域151，且光罩15至少对 应于测试焊盘111的区域内形成有第二透光区域152，即光罩15对应于减薄区 域121的区域内形成有若干个第一透光区域151，光罩15内对应于所述开口区 域123的区域内还形成有第二透光区域152；光罩15置于保护层12的上方之后， 光罩15在保护层12的上表面的正投影可以完全覆盖保护层12的上表面；
S132：基于光罩15对保护层12进行曝光；
S133：对曝光后的保护层12进行显影；显影后第一测试结构112上方保留 的保护层12的厚度大于第二测试结构113上方保留的保护层12的厚度，即减 薄区域121内保留的保护层12的厚度小于保护层12的厚度。
由于第一透光区域151的尺寸非常小，在曝光的过程中，由于曝光光线的 衍射等影响，第一透光区域151曝光的保护层12的深度小于保护层12自身的 深度，在显影的过程中，第一透光区域151的曝光区域内的保护层12只被去除 部分深度。
在一个示例中，若干个第一透光区域131可以成条状间隔排布、十字状分 布或无规则分布；具体的，若干个第一透光区域131无规则排布可以为第一透 光区域131的形状相同，但若干个第一透光区域131杂乱无章排布；也可以为 第一透光区域131的形状不同，且若干个第一透光区域131杂乱无章排布等等。
在另一个可选的实施例中，请继续参阅图2至图12，本发明还提供一种半 导体结构，半导体结构包括：晶圆10，晶圆10内具有切割道101，切割道101 内具有测试焊盘111；第一测试结构112，第一测试结构112位于切割道101内； 第二测试结构113，第二测试结构113位于切割道101内，且位于第一测试结构 112的下方，第二测试结构113与第一测试结构112之间的横向间距至少为测试 焊盘111的宽度；保护层12，保护层12位于第一测试结构112及第二测试结构 113上，第一测试结构112上方的保护层12的厚度大于第二测试结构113上方的保护层12的厚度。
上述半导体结构中切割道101内第二测试结构113上方的保护层12去除减 薄，可以减少切割道101内保护层12的量，在使用锯刀进行晶圆切割时，可以 避免保护层沾粘锯刀，从而提高产能并节约制造成本。
在一个示例中，如图2及图3所示，步骤S11中提供的晶圆10可以包括但 不仅限于硅晶圆。切割道101将晶圆10划分为若干个芯片区域102；晶圆内切 割道101的数量及切割道101隔离出芯片区域102的数量可以根据实际需要进 行设定，此处不做限定。
在一个示例中，芯片区域102内可以形成有芯片(未示出)；所述第一测试 结构112可以用于部分电性测试(譬如，WAT，wafer acceptance test，晶圆允收 测试)及品质测试(譬如，EM，Electro-Migration，电迁移测试或SM， Stress-Migration，应力迁移测试等)。
在一个示例中，保护层12可以包括任意一种可以进行曝光显影去除的集成 电路保护层，譬如，光敏材料层；具体的，保护层12可以包括但不仅限于聚酰 亚胺(Polyimide)层或聚苯并恶唑(Polybenzox，PBO)层。
在一个示例中，保护层12可以包括减薄区域121、留厚区域122及开口区 域123，留厚区域122为保护层12对应于第一测试结构112的区域，减薄区域 121至少为保护层12对应于第二测试结构113的区域，开口区域123为保护层 12对应于测试焊盘111及减薄区域121与切割道101边缘之间的区域。
在一个示例中，半导体结构还包括钝化层16，钝化层16位于晶圆10的上 表面；保护层12位于钝化层16的上表面。钝化层16覆盖切割道101及芯片区 域102。钝化层16可以包括单层结构，也可以为包括多层材料层的叠层结构。 钝化层16可以包括但不仅限于氧化硅层、氮化硅层及氮氧化硅层中的至少一者。
在一个示例中，保护层12内还形成有开口161；开口161贯穿保护层12、 钝化层16且延伸至晶圆10内以暴露出测试焊盘111。
在一个示例中，第一测试结构112上方的保护层12的厚度为第二测试结构 113上方的保护层12的厚度的1.5倍～4倍，即留厚区域122内的保护层12的厚 度与覆盖芯片区域102的保护层12的厚度相同，且为减薄区域121内的保护层 12的厚度的1.5倍～4倍。
在上述示例中，第一测试结构112上方的保护层12的厚度与芯片区域102 的保护层12的厚度相同，即留厚区域122的保护层12与覆盖芯片区域102的 保护层12的厚度相同，可以确保覆盖第一测试结构112上方的保护层12的厚 度可以满足测试的需要，以避免测试品质不良的风险。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上 述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征 的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细， 但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的 普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改 进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权 利要求为准。

Claims (11)

1.一种半导体结构的制备方法，其特征在于，包括如下步骤：
提供晶圆，所述晶圆内具有切割道，所述切割道内具有测试焊盘、第一测试结构及第二测试结构；所述第二测试结构位于所述第一测试结构的下方，所述第二测试结构与所述第一测试结构之间的横向间距至少为所述测试焊盘的宽度；
于所述晶圆上形成保护层，所述保护层至少覆盖所述切割道；
对所述保护层进行曝光显影，以使得所述第一测试结构上方保留的所述保护层的厚度大于所述第二测试结构上方保留的所述保护层的厚度。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，对所述保护层进行曝光显影包括如下步骤：
将第一光罩置于所述保护层的上方，所述第一光罩对应于所述切割道内所述第一测试结构之外的区域内形成有第一透光区域；
基于所述第一光罩于第一曝光剂量或第一曝光能量下对所述保护层进行第一次曝光；
去除所述第一光罩；将第二光罩至于所述保护层的上方，所述第二光罩至少对应于所述测试焊盘的区域内形成有第二透光区域；
基于所述第二光罩于第二曝光剂量或第二曝光能量下对所述保护层进行第二次曝光；所述第二曝光剂量为第二次曝光的曝光区域内的所述保护层经后续显影后被完全去除的最小曝光剂量，所述第二曝光能量为第二次曝光的曝光区域内的所述保护层经后续显影后被完全去除的最小曝光能量；所述第二曝光剂量大于所述第一曝光剂量，所述第二曝光能量大于所述第一曝光能量；
对曝光后的所述保护层进行显影；显影后所述第一测试结构上方保留的所述保护层的厚度大于所述第二测试结构上方保留的所述保护层的厚度。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，对所述保护层进行曝光显影包括如下步骤：
将光罩置于所述保护层的上方，所述光罩对应于所述切割道内所述第一测试结构之外的区域内形成有若干个第一透光区域，且所述光罩至少对应于所述测试焊盘的区域内形成有第二透光区域；
基于所述光罩对所述保护层进行曝光；
对曝光后的所述保护层进行显影；显影后所述第一测试结构上方保留的所述保护层的厚度大于所述第二测试结构上方保留的所述保护层的厚度。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，若干个所述第一透光区域呈条状间隔排布、网格状排布或无规则排布。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，于所述晶圆的上表面形成所述保护层之前还包括于所述晶圆的上表面形成钝化层的步骤；所述保护层形成于所述钝化层的上表面；显影之后还包括如下步骤：将所述保护层固化；刻蚀去除所述测试焊盘上方的所述钝化层及部分所述晶圆，以暴露出所述测试焊盘。
6.根据权利要求1至5中任一项所述的半导体结构的制备方法，其特征在于，所述第一测试结构上方保留的所述保护层的厚度为所述第二测试结构上方保留的所述保护层的厚度的1.5倍～4倍。
7.一种半导体结构，其特征在于，包括：
晶圆，所述晶圆具有切割道，所述切割道内具有测试焊盘；
第一测试结构，所述第一测试结构位于所述切割道内；
第二测试结构，所述第二测试结构位于所述切割道内，且位于所述第一测试结构的下方；所述第二测试结构与所述第一测试结构之间的横向间距至少为所述测试焊盘的宽度；
保护层，位于所述第一测试结构和所述第二测试结构上方，且所述第一测试结构上方的所述保护层的厚度大于所述第二测试结构上方的所述保护层的厚度。
8.根据权利要求7所述的半导体结构，其特征在于，所述保护层包括聚酰亚胺层或聚苯并恶唑层。
9.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构还包括钝化层，所述钝化层位于所述晶圆的上表面；所述保护层位于所述钝化层的上表面。
10.根据权利要求7至9中任一项所述的半导体结构，其特征在于，所述保护层内形成有开口，所述开口暴露出所述测试焊盘。
11.根据权利要求10所述的半导体结构，其特征在于，所述第一测试结构上方的所述保护层的厚度为所述第二测试结构上方的所述保护层的厚度的1.5倍～4倍。
CN201911080780.4A 2019-11-07 2019-11-07 半导体结构及其制备方法 Pending CN112786458A (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201911080780.4A CN112786458A (zh) 2019-11-07 2019-11-07 半导体结构及其制备方法
EP20885897.7A EP3933916B1 (en) 2019-11-07 2020-06-19 Semiconductor structure and preparation method therefor
PCT/CN2020/097150 WO2021088380A1 (zh) 2019-11-07 2020-06-19 半导体结构及其制备方法
US17/372,526 US11335611B2 (en) 2019-11-07 2021-07-12 Semiconductor structure and fabrication method thereof
US17/745,893 US11791225B2 (en) 2019-11-07 2022-05-17 Semiconductor structure and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911080780.4A CN112786458A (zh) 2019-11-07 2019-11-07 半导体结构及其制备方法

Publications (1)

Publication Number Publication Date
CN112786458A true CN112786458A (zh) 2021-05-11

Family

ID=75747844

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911080780.4A Pending CN112786458A (zh) 2019-11-07 2019-11-07 半导体结构及其制备方法

Country Status (4)

Country Link
US (2) US11335611B2 (zh)
EP (1) EP3933916B1 (zh)
CN (1) CN112786458A (zh)
WO (1) WO2021088380A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117393420A (zh) * 2023-12-11 2024-01-12 江苏中科智芯集成科技有限公司 一种晶圆扇出封装中的pi层制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU3800395A (en) * 1994-10-18 1996-05-06 Atotech Deutschland Gmbh Process for separating metal coatings
US6049220A (en) * 1998-06-10 2000-04-11 Boxer Cross Incorporated Apparatus and method for evaluating a wafer of semiconductor material
KR100463047B1 (ko) * 2002-03-11 2004-12-23 삼성전자주식회사 반도체 장치의 퓨즈 박스 및 그 제조방법
KR20050028085A (ko) * 2003-09-17 2005-03-22 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7417305B2 (en) * 2004-08-26 2008-08-26 Micron Technology, Inc. Electronic devices at the wafer level having front side and edge protection material and systems including the devices
US20080246031A1 (en) * 2007-04-09 2008-10-09 Hao-Yi Tsai PCM pad design for peeling prevention
US8704336B2 (en) * 2007-08-31 2014-04-22 Intel Corporation Selective removal of on-die redistribution interconnects from scribe-lines
KR20100010838A (ko) * 2008-07-23 2010-02-02 삼성전자주식회사 이미지 드럼 및 그 제조 방법
US8518796B2 (en) * 2012-01-09 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die connection system and method
US20130342231A1 (en) * 2012-06-21 2013-12-26 Michael Alfano Semiconductor substrate with onboard test structure
US9535095B2 (en) * 2013-08-29 2017-01-03 Intel Corporation Anti-rotation for wire probes in a probe head of a die tester
US10553508B2 (en) * 2014-01-13 2020-02-04 Nxp Usa, Inc. Semiconductor manufacturing using disposable test circuitry within scribe lanes
US9570365B2 (en) * 2014-03-14 2017-02-14 Innolux Corporation Display device and test pad thereof
US9601354B2 (en) * 2014-08-27 2017-03-21 Nxp Usa, Inc. Semiconductor manufacturing for forming bond pads and seal rings
KR102428328B1 (ko) * 2017-07-26 2022-08-03 삼성전자주식회사 반도체 장치
US10699973B2 (en) * 2017-11-06 2020-06-30 GLOBALFOUNDERS Inc. Semiconductor test structure and method for forming the same
CN209087831U (zh) * 2018-11-21 2019-07-09 长鑫存储技术有限公司 晶圆和半导体器件
CN210575904U (zh) * 2019-11-07 2020-05-19 长鑫存储技术有限公司 半导体结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117393420A (zh) * 2023-12-11 2024-01-12 江苏中科智芯集成科技有限公司 一种晶圆扇出封装中的pi层制备方法
CN117393420B (zh) * 2023-12-11 2024-02-23 江苏中科智芯集成科技有限公司 一种晶圆扇出封装中的pi层制备方法

Also Published As

Publication number Publication date
EP3933916A4 (en) 2022-07-20
EP3933916A1 (en) 2022-01-05
US20220278003A1 (en) 2022-09-01
WO2021088380A1 (zh) 2021-05-14
US11335611B2 (en) 2022-05-17
US11791225B2 (en) 2023-10-17
EP3933916B1 (en) 2023-08-02
US20210343605A1 (en) 2021-11-04

Similar Documents

Publication Publication Date Title
US9099547B2 (en) Testing process for semiconductor devices
US8053337B2 (en) Method of manufacturing semiconductor device
CN103021962B (zh) 半导体晶片及其处理方法
US9070754B2 (en) Method of manufacturing a semiconductor device and wafer
US6887771B2 (en) Semiconductor device and method for fabricating the same
US7709295B2 (en) Method of manufacturing semiconductor device
JPH03129855A (ja) 半導体装置の製造方法
CN210575904U (zh) 半导体结构
JP2023010782A (ja) 半導体装置および半導体装置の製造方法
CN112786458A (zh) 半导体结构及其制备方法
CN210575895U (zh) 半导体结构
CN112786435A (zh) 半导体结构及其制备方法
CN115083940A (zh) 晶圆测试方法
CN111293047A (zh) 晶圆、半导体器件及其制造方法
CN109360860B (zh) 一种晶圆封装结构及其制备方法
US8310032B2 (en) Wafer and method of manufacturing semiconductor device
CN113725106B (zh) 采用切割道沟槽工艺芯片的晶圆级芯片封装技术
JP2005191485A (ja) 半導体装置
JP3351345B2 (ja) 半導体装置及びその製造方法
US5864170A (en) Semiconductor device having bonding pad and scribe line
JP2006173153A (ja) 半導体装置の製造方法
US20210217674A1 (en) Wafer, semiconductor device and method for manufacturing the same
CN111081560B (zh) 半导体封装及其制备方法
JP2006032482A (ja) 半導体装置の製造方法
US20200111707A1 (en) Manufacturing method of semiconductor chip

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination