KR20100050642A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20100050642A
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Abstract

반도체 장치는 반도체 구조물, 제1 절연층, 재배선 패턴 및 제2 절연층을 포함한다. 반도체 구조물은 입출력 패드 및 퓨즈 박스를 갖는다. 제1 절연층은 반도체 구조물 상에 구비되며, 입출력 패드 및 퓨즈 박스를 노출한다. 재배선 패턴은 제1 절연층 상에 구비되며, 입출력 패드와 전기적으로 연결된다. 제2 절연층은 재배선 패턴, 제1 절연층 및 퓨즈 박스 상에 구비되고, 외부와의 전기적 연결을 위한 패드를 한정하기 위해 재배선 패턴을 노출하며, 퓨즈 박스 상의 두께가 나머지 부분의 두께보다 얇다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method of manufacturing the semiconductor device}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 재배선 패턴을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 고성능 및 고집적화를 목적으로 개발되고 있다. 고성능 및 고집적된 반도체 장치를 제조하기 위해서는, 패키징 기술의 뒷받침이 무엇보다 중요하다. 이는, 패키징 기술에 따라서, 반도체 장치의 크기, 열방출 능력, 전기적 수행 능력, 신뢰성, 가격 등이 크게 변하기 때문이다.
패키징 기술은 직렬 패키지(single inline package, SIP), 이중 직렬 패키지(dual inline package, DIP), (quad flat package, QFP), 볼 그리드 어레이(ball grid array, BGA) 등의 순으로 발전되어 왔다. 최근에는, 단위체적당 실장 효율을 높이기 위하여, 칩 스케일 패키지(chip scale package, CSP), 멀티칩 패키지(multi chip package, MCP), 적층 패키지(stacked CSP, SCSP), 웨이퍼레벨 칩 패키지(wafer level CSP, WLCSP) 등도 개발되었다. 나아가 반도체 기판 상에 반도체 칩들이 제조된 상태에서 본딩(bonding), 몰딩(molding), 트리밍(trimming), 마 킹(marking) 등의 일련의 조립 공정을 수행한 다음, 상기 반도체 기판을 절단하여 완제품을 생산하는 방법인 웨이퍼 레벨 패키지(wafer level package, WLP)도 개발되었다.
반도체 패키지는 반도체 칩(semiconductor die)과, 상기 반도체 칩과 외부를 전기적으로 연결시키기 위한 소정의 회로 패턴, 즉, 다수의 리드가 형성된 기판을 포함한다. 또한, 상기 반도체 패키지는 상기 기판 상에 탑재된 상기 반도체 칩 및 상기 기판 등을 모두 둘러싸도록 형성된 몰딩부재를 포함한다. 여기서, 상기 반도체 칩은 상기 리드와 전기적으로 연결되는 입출력 패드를 포함하고, 상기 입출력 패드와 상기 리드는 도전성 와이어에 의해 전기적으로 연결된다.
상기 반도체 패키지에서 용이하게 상기 반도체 칩들을 적층하거나 상기 기판 상에 상기 반도체 칩들을 배열하기 위해 상기 입출력 패드의 위치를 변경하는 재배선 구조가 사용된다.
상기 재배선 구조는 상기 입출력 패드를 노출하는 제1 절연층 상에 상기 입출력 패드와 전기적으로 연결되는 재배선 패턴 및 상기 재배선 패턴 상에 구비되며 상기 재배선 패턴의 일부를 노출하여 재배선 패드를 한정하는 제2 절연층을 포함한다.
본 발명은 퓨즈 박스 상의 절연층에 포함되는 버블을 제거하여 신뢰성을 향상시킬 수 있는 반도체 장치를 제공한다.
본 발명은 상기 반도체 장치를 제조하기 위한 반도체 장치 제조 방법을 제공한다.
본 발명에 따른 반도체 장치는 입출력 패드 및 퓨즈 박스를 갖는 반도체 구조물과, 상기 반도체 구조물 상에 구비되며, 상기 입출력 패드 및 퓨즈 박스를 노출하는 제1 절연층과, 상기 제1 절연층 상에 구비되며, 상기 입출력 패드와 전기적으로 연결되는 재배선 패턴 및 상기 재배선 패턴, 상기 제1 절연층 및 상기 퓨즈 박스 상에 구비되고, 외부와의 전기적 연결을 위한 패드를 한정하기 위해 상기 재배선 패턴을 노출하며, 상기 퓨즈 박스 상의 두께가 나머지 부분의 두께보다 얇은 제2 절연층을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 퓨즈 박스 상의 상기 제2 절연층 두께는 상기 제1 절연층의 두께보다 얇을 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 절연층은 감광성 폴리이미드를 포함할 수 있다.
본 발명에 따른 반도체 장치는 입출력 패드 및 퓨즈 박스를 갖는 반도체 구조물과, 상기 반도체 구조물 상에 구비되며, 상기 입출력 패드 및 퓨즈 박스를 노출하는 절연층과, 상기 절연층 상에 구비되며, 상기 입출력 패드와 전기적으로 연결되는 재배선 패턴과, 상기 재배선 패턴 및 상기 절연층 상에 구비되고, 외부와의 전기적 연결을 위한 패드를 한정하기 위해 상기 재배선 패턴을 노출하는 제1 절연 패턴 및 상기 퓨즈 박스 상에 구비되며, 상기 제1 절연 패턴보다 얇은 두께를 갖는 제2 절연 패턴을 포함할 수 있다.
본 발명에 따른 반도체 장치 제조 방법은 입출력 패드 및 퓨즈 박스를 갖는 반도체 구조물 상에 상기 입출력 패드 및 퓨즈 박스를 노출하는 제1 절연층을 형성하는 단계와, 상기 제1 절연층 상에 상기 입출력 패드와 전기적으로 연결되는 재배선 패턴을 형성하는 단계와, 상기 재배선 패턴, 상기 제1 절연층 및 상기 퓨즈 박스 상에 제2 절연층을 형성하는 단계 및 외부와의 전기적 연결을 위한 패드를 한정하기 위해 상기 재배선 패턴을 노출하며 상기 퓨즈 박스 상의 두께가 나머지 부분의 두께보다 얇도록 상기 제2 절연층을 선택적으로 제거하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 퓨즈 박스 상의 상기 제2 절연층 두께는 상기 제1 절연층의 두께보다 얇을 수 있다.
본 발명의 일 실시예에 따르면, 상기 재배선 패턴을 형성하는 단계는 상기 입출력 패드, 상기 퓨즈 박스 및 상기 제1 절연층을 따라 시드층을 형성하는 단계와, 상기 시드층 상에 상기 재배선 패턴을 한정하는 몰딩 패턴을 형성하는 단계와, 상기 시드층을 시드로 전기 도금 공정을 수행하여 상기 재배선 패턴을 형성하는 단계 및 상기 몰딩 패턴 및 상기 재배선 패턴에 의해 노출된 시드층을 제거하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 절연층을 선택적으로 제거하는 단계는 상기 재배선 패턴 상의 상기 제2 절연층 중 일부는 상면에서 저면까지 노광하고, 상기 퓨즈 박스 상의 상기 제2 절연층은 상부만 노광하는 단계 및 상기 제2 절 연층의 노광 부위를 현상하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 절연층은 감광성 폴리이미드를 포함할 수 있다.
본 발명에 따른 반도체 장치는 퓨즈 박스 상의 제2 절연층 두께가 나머지 부분의 제2 절연층 두께보다 얇으므로, 상기 퓨즈 박스 상의 제2 절연층이 버블을 갖지 않는다. 따라서, 상기 반도체 장치의 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 장치 및 그 제조 방법에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 반도체 장치(100)는 반도체 구조물(110), 제1 절연층(120), 재배선 패턴(130) 및 제2 절연층(140)을 포함한다.
상기 반도체 구조물(110)은 메모리 기능을 수행하며, 커패시터로 구성되는 디램 메모리 소자, 플로팅 게이트로 구성되는 플래시 메모리 소자 등일 수 있다.
상기 반도체 구조물(110)은 상면에 입출력 패드(112) 및 퓨즈 박스(114)를 포함한다. 상기 입출력 패드(112)는 상기 반도체 구조물(110)의 외부 단자외 연결한다. 상기 퓨즈 박스(114)는 상기 반도체 구조물(110)의 반도체 셀을 리던던시(redundancy) 셀로 대체하도록 제어하기 위한 다수의 퓨즈들을 포함한다.
상기 제1 절연층(120)은 상기 반도체 구조물(110) 상에 구비되며, 상기 입출력 패드(112) 및 퓨즈 박스(114)를 노출한다. 상기 제1 절연층(120)은 절연 물질로 이루어진다. 상기 절연 물질의 예로는 산화물, 질화물 또는 이들의 복합물, 고분자 물질 등을 들 수 있다. 상기 고분자 물질의 예로는 감광성 폴리이미드를 들 수 있다.
상기 재배선 패턴(130)은 상기 제1 절연층(120) 상에 구비되며, 상기 제1 절연층(120)에 의해 노출된 상기 입출력 패드(112)와 전기적으로 연결된다. 상기 재배선 패턴(130)은 상기 퓨즈 박스(114)를 지나지 않는다.
상기 제2 절연층(140)은 상기 재배선 패턴(130), 상기 제1 절연층(120) 및 상기 퓨즈 박스(114) 상에 구비된다. 상기 제2 절연층(120)은 절연 물질로 이루어진다. 상기 절연 물질의 예로는 산화물, 질화물 또는 이들의 복합물, 고분자 물질 등을 들 수 있다. 상기 고분자 물질의 예로는 감광성 폴리이미드를 들 수 있다.
상기 제2 절연층(140)은 개구(142) 및 홈(144)을 갖는다.
상기 개구(142)는 상기 재배선 패턴(130)의 일정 부분을 노출하여 재배선 패드(132)를 정의한다. 상기 재배선 패드(132)는 외부 단자와 전기적으로 연결될 수 있다. 상기 외부 단자로는 솔더볼, 와이어 등을 들 수 있다.
상기 홈(144)은 상기 퓨즈 박스(114) 상의 상기 제2 절연층(140)에 구비되어 상기 제2 절연층(140)의 두께를 얇게 한다. 상기 재배선 패턴(130)이 상기 퓨즈 박스(114) 상에 구비되지 않으므로, 상기 홈(144)이 상기 퓨즈 박스(114) 상의 상기 제2 절연층(140)에 구비될 수 있다. 따라서, 상기 퓨즈 박스(114) 상의 제2 절연층(140) 두께가 나머지 부분의 두께보다 얇다. 예를 들면, 상기 퓨즈 박스(114) 상의 제2 절연층(140) 두께는 상기 제1 절연층(120)의 두께보다 얇을 수 있다.
상기 홈(144)을 이용하여 상기 퓨즈 박스(114) 상의 상기 제2 절연층(140) 두께를 얇게 형성하므로, 상기 제2 절연층(140) 형성시 상기 퓨즈 박스(114) 상의 제2 절연층(140)에 트랩된 버블이 제거될 수 있다. 따라서, 상기 반도체 장치(100)의 신뢰성을 향상시킬 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2를 참조하면, 상기 반도체 장치(200)는 반도체 구조물(210), 절연층(220), 재배선 패턴(230) 및 절연 패턴(240)을 포함한다.
상기 반도체 구조물(210), 절연층(220) 및 재배선 패턴(230)에 대한 설명은 도 1을 참조한 반도체 구조물(110), 제1 절연층(220) 및 재배선 패턴(230)에 대한 설명과 실질적으로 동일하다.
상기 절연 패턴(240)은 제1 절연 패턴(240a) 및 제2 절연 패턴(240b)을 포함한다. 상기 절연 패턴(240)은 절연 물질로 이루어진다. 상기 절연 물질의 예로는 산화물, 질화물 또는 이들의 복합물, 고분자 물질 등을 들 수 있다. 상기 고분자 물질의 예로는 감광성 폴리이미드를 들 수 있다.
상기 제1 절연 패턴(240a)은 상기 제1 절연층(220) 상에 상기 재배선 패턴(230)을 덮도록 구비된다. 상기 제1 절연 패턴(240)은 제1 개구(242) 및 제2 개구(244)를 갖는다. 상기 제1 개구(242)는 상기 재배선 패턴(230)의 일정 부분을 노출하여 재배선 패드(232)를 정의한다. 상기 재배선 패드(232)는 외부 단자와 전기적으로 연결될 수 있다. 상기 외부 단자로는 솔더볼, 와이어 등을 들 수 있다. 상기 제2 개구(244)는 상기 퓨즈(214)를 노출한다.
상기 제2 절연 패턴(240b)은 상기 퓨즈 박스(214) 상에 구비되며, 상기 제1 절연 패턴(240a)과 분리된다. 상기 제2 절연 패턴(240b)의 두께는 상기 제1 절연 패턴(240a)의 두께보다 얇다. 예를 들면, 상기 제2 절연 패턴(240b)의 두께는 상기 제1 절연층(220)의 두께보다 얇을 수 있다.
상기 제2 절연 패턴(240b)의 두께를 상기 제1 절연 패턴(240a)의 두께보다 얇게 형성하므로, 상기 제2 절연 패턴(240b)에 버블이 존재하지 않는다. 따라서, 상기 반도체 장치(200)의 신뢰성을 향상시킬 수 있다.
도 3a 내지 3g는 도 1에 도시된 반도체 장치를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 상면에 입출력 패드(122) 및 퓨즈 박스(124)를 갖는 반도체 구조물(110)을 마련한다. 상기 반도체 구조물(110)은 메모리 기능을 수행하며, 커패시터로 구성되는 디램 메모리 소자, 플로팅 게이트로 구성되는 플래시 메모리 소자 등일 수 있다. 상기 반도체 구조물(110)은 통상적인 반도체 제조 공정을 통해 제조될 수 있다.
다음으로, 상기 반도체 구조물(110) 상에 제1 절연층(120)을 형성한 후, 상기 제1 절연층(120)을 부분적으로 제거하여 상기 입출력 패드(112) 및 상기 퓨즈 박스(114)를 각각 노출하는 제1 개구(122) 및 제2 개구(124)를 형성한다.
상기 제1 절연층(120)은 절연 물질로 이루어진다. 상기 절연 물질의 예로는 산화물, 질화물 또는 이들의 복합물, 고분자 물질 등을 들 수 있다. 상기 고분자 물질의 예로는 감광성 폴리이미드를 들 수 있다.
도 3b를 참조하면, 상기 제1 절연층(120) 상에 시드층(미도시)을 형성한다.
상기 시드층은 스퍼터링 공정에 의해 형성된다. 구체적으로, 상기 제1 절연층(120) 상에 점착력이 우수한 제1 금속막을 형성하고, 상기 제1 금속막 상에 시드로 작용하는 제2 금속막을 형성하여 상기 시드층을 형성한다. 상기 제1 금속막은 상기 제2 금속막을 상기 제1 절연층(120)에 접착시킨다. 상기 제1 금속막은 티타늄 또는 크롬을 포함하며, 상기 제2 금속막은 구리 또는 금을 포함할 수 있다.
상기 시드층 상에 재배선 패턴이 형성될 영역을 정의하는 제3 개구(127)를 갖는 몰딩 패턴(125)을 형성한다. 상기 제3 개구(127)는 상기 제2 개구(122)와 연결되며, 상기 퓨즈 박스(114)를 노출하지 않는다.
본 발명의 일 실시예에 따르면, 상기 시드층 상에 포토레지스트 조성물을 도포하거나 포토레지스트 필름을 부착하여 포토레지스트층을 형성하고, 상기 포토레지스트층을 노광 및 현상하여 상기 몰딩 패턴(125)을 형성할 수 있다. 본 발명의 다른 실시예에 따르면, 상기 시드층 상에 산화물 또는 질화물을 포함하는 절연층을 형성하고, 상기 절연층을 패터닝하여 상기 몰딩 패턴(125)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 시드층(120) 상에 포토레지스트 조성물을 도포하거나 포토레지스트 필름을 부착하여 포토레지스트층을 형성하고, 상기 포토레지스트층을 노광 및 현상하여 상기 시드층(120) 상에 상기 몰딩 패턴(125)을 형성할 수 있다. 본 발명의 다른 실시예에 따르면, 상기 시드층(120) 상에 산화물 또는 질화물을 포함하는 절연층을 형성하고, 상기 절연층을 패터닝하여 상기 몰딩 패턴(125)을 형성할 수 있다.
도 3c를 참조하면, 전기 도금(electro plating)을 이용하여 상기 몰딩 패턴(125)에 의해 노출된 상기 시드층(120) 상에 상기 입출력 패드(112)와 전기적으로 연결되는 재배선 패턴(130)을 형성한다. 즉, 상기 제3 개구(127)를 도전성 물질로 채워 상기 재배선 패턴(130)을 형성한다. 상기 제3 개구(127)가 상기 퓨즈 박스(114)를 노출하지 않으므로, 상기 재배선 패턴(130)은 상기 퓨즈 박스(114) 상에 형성되지 않는다.
상기 도전성 물질은 니켈 또는 니켈 합금을 포함한다. 상기 니켈 합금의 예로는 니켈-코발트 합금 또는 니켈-텅스텐-코발트 합금을 들 수 있다.
이후, 상기 몰딩 패턴(125)의 표면이 노출될 때까지 평탄화공정을 수행한다. 상기 평탄화 공정의 예로는 화학적 기계적 연마(cemical mechanical polishing), 에치백, 그라인딩 등을 들 수 있다.
본 발명의 다른 실시예에 따르면, 상기 재배선 패턴(130)은 물리 기상 증착 공정 또는 화학 기상 증착 공정을 통해 형성될 수 있다. 이 경우, 상기 시드층을 형성하는 공정은 생략될 수 있다.
도 3d를 참조하면, 상기 몰딩 패턴(125)을 제거한다. 본 발명의 일 실시예에 따르면, 상기 몰딩 패턴(125)이 상기 포토레지스트 조성물 또는 상기 포토레지스트 필름을 포함하는 경우, 상기 몰딩 패턴(125)은 애싱 및/또는 스트립 공정에 의해 제거된다. 본 발명의 다른 실시예에 따르면, 상기 몰딩 패턴(125)이 상기 산화물 또는 질화물을 포함하는 경우, 상기 몰딩 패턴(125)은 건식 식각 공정 또는 습식 식각 공정에 의해 제거된다.
이후, 상기 재배선 패턴(130)에 의해 노출된 시드층을 제거한다. 상기 시드층 제거 공정으로는 건식 식각 공정 또는 습식 식각 공정을 들 수 있다.
도 3e를 참조하면, 상기 재배선 패턴(130), 상기 제1 절연층(120) 및 상기 퓨즈 박스(114) 상에 제2 절연층(140)을 형성한다.
상기 제2 절연층(140)은 스핀 코팅 공정에 의해 형성될 수 있다. 상기 제2 절연층(140)은 감광성 고분자 물질을 포함할 수 있다. 상기 감광성 고분자 물질의 예로는 감광성 폴리이미드를 들 수 있다. 상기 제2 절연층(140) 형성시, 상기 퓨즈 박스(114)를 노출하는 제2 개구(124)로 인해 상기 퓨즈 박스(114) 상의 상기 제2 절연층(140)에 버블이 트랩될 수 있다.
도 3f를 참조하면, 마스크(M)를 이용하여 상기 제2 절연층(140)을 선택적으로 노광한다.
상기 마스크(M)를 통과한 광에 의해 상기 재배선 패턴(130) 상의 제2 절연 층(140) 중 일부 및 상기 퓨즈 박스(114) 상의 제2 절연층(140)이 노광된다.
상기 재배선 패턴(130) 상의 제2 절연층(140)의 두께가 상기 퓨즈 박스(114) 상의 제2 절연층(140) 두께보다 얇으므로, 상기 노광 시간을 조절하여 상기 광에 의해 상기 재배선 패턴(130) 상의 제2 절연층(140)은 상면에서 저면까지 노광이 이루어지고, 상기 퓨즈 박스(114) 상의 제2 절연층(140)은 상부만 노광이 이루어진다.
도 3g를 참조하면, 상기 제2 절연층(140)의 노광 부위를 현상하여 상기 제2 절연층(140)에 제4 개구(142) 및 홈(144)을 형성한다. 예를 들면, 상기 재배선 패턴(130) 상의 제2 절연층(140)은 상면에서 저면까지 노광이 이루어진 상기 재배선 패턴(130) 상의 제2 절연층(140)을 현상하여 상기 제4 개구(142)를 형성하고, 상부만 노광이 이루어진 상기 퓨즈 박스(114) 상의 제2 절연층(140)을 노광하여 상기 홈(144)을 형성한다.
상기 제4 개구(142)는 상기 재배선 패턴(130)의 일정 부분을 노출하여 재배선 패드(132)를 정의한다. 상기 홈(144)은 상기 퓨즈 박스(114) 상의 제2 절연층(140)의 두께를 얇게 한다. 따라서, 상기 퓨즈 박스(114) 상의 제2 절연층(140) 두께는 상기 제1 절연층(120)의 두께보다 얇을 수 있다. 상기 퓨즈 박스(114) 상의 상기 제2 절연층(140)에 버블이 트랩되더라도 상기 홈(144)을 형성하면서 상기 버블을 제거할 수 있다. 그러므로, 상기 반도체 장치(100)의 신뢰성을 향상시킬 수 있다.
상기 제2 개구(124)의 측벽이 완전히 노출되도록 상기 제2 절연층(140)을 노 광 및 현상하는 경우, 도 2에 도시된 반도체 장치(200)를 제조할 수 있다.
한편, 상기 제2 절연층(140)이 산화물, 질화물 또는 이들의 복합물 등과 같은 비감광성 절연 물질로 이루어지는 경우, 상기 제2 절연층(140) 상에 상기 재배선 패턴(130) 상의 제2 절연층(140) 중 일부 및 상기 퓨즈 박스(114) 상의 제2 절연층(140)을 노출하는 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 상기 제2 절연층(140)을 식각하여 상기 제4 개구(142) 및 상기 홈(144)을 형성할 수 있다. 상기 식각 공정 시간은 상기 재배선 패턴(130) 상의 제2 절연층(140)은 완전히 식각되고 상기 퓨즈 박스(114) 상의 제2 절연층(140)은 부분적으로 식각되도록 조절될 수 있다.
상기와 같이 재배선 패턴을 갖는 반도체 장치와 같은 칩을 이용하여 멀티 칩 패키지(multi chips package, MCP)를 형성할 수 있다. 상기 칩과 리드 프레임 또는 패키지 기판 사이의 전기적 연결은 본딩 와이어 또는 금속 비아를 통해 형성될 수 있다. 그러나, 본 발명에 따른 멀티 칩 패키지를 형성하기 위해 다른 기술이 사용될 수 있다.
상기 멀티 칩 패키지에서 상기 칩의 개수는 원하는 어플리케이션에 따라 달라질 수 있다. 예를 들면, 상기 칩들은 모두 동일한 타입의 칩일 수 있으며, 상기 칩의 예로는 메모리 칩을 들 수 있다. 다른 예로, 상기 칩들 중 일부는 디램이고, 나머지는 플래시 메모리일 수 있다. 상기 칩들은 다른 타입의 칩일 수 있다. 예를 들면, 상기 칩들 중 일부는 플래시 메모리, 에스램(SRAM), 디램(DRAM) 등과 같은 메모리 칩일 수 있고, 나머지는 마이크로프로세서와 같은 비메모리 칩일 수 있다.
본 발명의 반도체 장치는 패키지 시스템 인 패키지(SIP)를 구현하고, 패킹 밀도를 증가시키기 위해 사용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따르면, 반도체 장치는 퓨즈 박스 상의 제2 절연층 두께가 나머지 부분의 제2 절연층 두께보다 얇으므로, 상기 퓨즈 박스 상의 제2 절연층이 버블을 갖지 않는다. 따라서, 상기 반도체 장치의 신뢰성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3a 내지 3g는 도 1에 도시된 반도체 장치를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 장치 110 : 반도체 구조물
112 : 입출력 패드 114 : 퓨즈 박스
120 : 제1 절연층 130 : 재배선 패턴
140 : 제2 절연층 142 : 개구
144 : 홈

Claims (9)

  1. 입출력 패드 및 퓨즈 박스를 갖는 반도체 구조물;
    상기 반도체 구조물 상에 구비되며, 상기 입출력 패드 및 퓨즈 박스를 노출하는 제1 절연층;
    상기 제1 절연층 상에 구비되며, 상기 입출력 패드와 전기적으로 연결되는 재배선 패턴; 및
    상기 재배선 패턴, 상기 제1 절연층 및 상기 퓨즈 박스 상에 구비되고, 외부와의 전기적 연결을 위한 패드를 한정하기 위해 상기 재배선 패턴을 노출하며, 상기 퓨즈 박스 상의 두께가 나머지 부분의 두께보다 얇은 제2 절연층을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 퓨즈 박스 상의 상기 제2 절연층 두께는 상기 제1 절연층의 두께보다 얇은 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제2 절연층은 감광성 폴리이미드를 포함하는 것을 특징으로 하는 것을 특징으로 하는 반도체 장치.
  4. 입출력 패드 및 퓨즈 박스를 갖는 반도체 구조물;
    상기 반도체 구조물 상에 구비되며, 상기 입출력 패드 및 퓨즈 박스를 노출 하는 절연층;
    상기 절연층 상에 구비되며, 상기 입출력 패드와 전기적으로 연결되는 재배선 패턴;
    상기 재배선 패턴 및 상기 절연층 상에 구비되고, 외부와의 전기적 연결을 위한 패드를 한정하기 위해 상기 재배선 패턴을 노출하는 제1 절연 패턴; 및
    상기 퓨즈 박스 상에 구비되며, 상기 제1 절연 패턴보다 얇은 두께를 갖는 제2 절연 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 입출력 패드 및 퓨즈 박스를 갖는 반도체 구조물 상에 상기 입출력 패드 및 퓨즈 박스를 노출하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 상기 입출력 패드와 전기적으로 연결되는 재배선 패턴을 형성하는 단계;
    상기 재배선 패턴, 상기 제1 절연층 및 상기 퓨즈 박스 상에 제2 절연층을 형성하는 단계; 및
    외부와의 전기적 연결을 위한 패드를 한정하기 위해 상기 재배선 패턴을 노출하며 상기 퓨즈 박스 상의 두께가 나머지 부분의 두께보다 얇도록 상기 제2 절연층을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제5항에 있어서, 상기 퓨즈 박스 상의 상기 제2 절연층 두께는 상기 제1 절 연층의 두께보다 얇은 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제5항에 있어서, 상기 재배선 패턴을 형성하는 단계는,
    상기 입출력 패드, 상기 퓨즈 박스 및 상기 제1 절연층을 따라 시드층을 형성하는 단계;
    상기 시드층 상에 상기 재배선 패턴을 한정하는 몰딩 패턴을 형성하는 단계;
    상기 시드층을 시드로 전기 도금 공정을 수행하여 상기 재배선 패턴을 형성하는 단계; 및
    상기 몰딩 패턴 및 상기 재배선 패턴에 의해 노출된 시드층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제5항에 있어서, 상기 제2 절연층을 선택적으로 제거하는 단계는,
    상기 재배선 패턴 상의 상기 제2 절연층 중 일부는 상면에서 저면까지 노광하고, 상기 퓨즈 박스 상의 상기 제2 절연층은 상부만 노광하는 단계; 및
    상기 제2 절연층의 노광 부위를 현상하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제5항에 있어서, 상기 제2 절연층은 감광성 폴리이미드를 포함하는 것을 특징으로 하는 것을 특징으로 하는 반도체 장치 제조 방법.
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