CN106129031B - 芯片封装结构及其封装方法 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 title claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 83
- 239000002184 metal Substances 0.000 claims abstract description 83
- 238000003466 welding Methods 0.000 claims abstract description 58
- 239000005022 packaging material Substances 0.000 claims abstract description 26
- 238000005520 cutting process Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 238000000608 laser ablation Methods 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims description 49
- 239000010410 layer Substances 0.000 claims description 38
- 239000011241 protective layer Substances 0.000 claims description 15
- 229910000679 solder Inorganic materials 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 238000009713 electroplating Methods 0.000 claims description 5
- 238000011049 filling Methods 0.000 claims description 5
- 150000001875 compounds Chemical class 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims description 2
- 238000000465 moulding Methods 0.000 claims description 2
- 238000005240 physical vapour deposition Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 9
- 238000002161 passivation Methods 0.000 abstract description 5
- 239000011810 insulating material Substances 0.000 abstract description 4
- 238000012858 packaging process Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 238000004021 metal welding Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1301—Shape
- H01L2224/13011—Shape comprising apertures or cavities, e.g. hollow bump
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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Abstract
本发明公开了一种芯片封装结构及其封装方法,通过在芯片焊垫对应的第一开口内及芯片背面采用塑封材料进行塑封,降低了芯片晶圆的翘曲;采用激光烧蚀等工艺打孔穿透塑封,形成暴露焊垫的小尺寸第二开口,可实现高密度互连的封装,且晶圆封装完毕切割成单颗芯片时,切割界面由塑封材料包裹,可保护芯片不受外界环境影响;塑封材料本身为绝缘材料,节省了公知晶圆级封装工艺中,在芯片基底上铺金属线路前的钝化制程。芯片封装结构及制作方法,成本低,且互连密度高。
Description
技术领域
本发明属于半导体封装技术领域,特别是涉及一种芯片封装结构及其封装方法。
背景技术
晶圆级封装(Wafer Level Packaging;WLP)是IC封装方式的一种,是整片晶圆生产完成后,直接在晶圆上进行封装测试,完成之后才切割制成单颗IC。不须经过打线或填胶,而封装之后的芯片尺寸等同晶粒原来大小,因此也称为晶圆级芯片尺寸封装(WaferLevel Chip Scale Package;WLCSP)。由于WLP具有较小封装尺寸与较佳电性表现的优势,因此,较容易组装制程、降低整体生产成本等。目前,晶圆级芯片尺寸的TSV封装方法为:在晶圆基底的背面上做开口,该开口从晶圆的背面延伸到晶圆的正面,并暴露出正面的焊垫,在开口内壁铺设金属线路,将焊垫的电性引到晶圆的背面,通常在芯片基底上铺金属线路前还有钝化制程,芯片晶圆较薄时会有翘曲问题,且互连密度及成本还有很多的改进空间。
发明内容
为了克服传统芯片封装结构及其实现方法的不足,本发明提供一种晶圆级的芯片封装结构及其封装方法,利用穿塑孔技术完成芯片焊垫电性引致芯片的背面,具有制程简单,成本低且互连密度高等优点。
本发明的技术方案是这样实现的:
一种芯片封装结构,包括至少一个芯片,所述芯片正面具有元件区及若干焊垫;所述芯片背面形成有暴露焊垫背面的第一开口,所述第一开口内及芯片背面由塑封材料覆盖,各焊垫的电性通过穿透塑封材料的垂直导电互连结构引出至芯片背面的塑封材料上,与所述芯片背面塑封材料上形成的金属线路电连接,所述金属线路上形成有作为芯片的电性引出端的导电体。
进一步的,所述焊垫背面的塑封材料的投影面积大于所述焊垫的面积。
进一步的,所述第一开口的形状为直孔、斜孔、直槽、斜槽或以上至少两者的组合,或者半孔、半槽或其组合。
进一步的,所述垂直导电互连结构为:对应焊垫位置的塑封材料中制作有暴露部分焊垫的第二开口,所述第二开口内壁上形成有金属层或者所述第二开口内形成有金属柱,所述金属层或所述金属柱电连接所述焊垫及所述金属线路;或者所述垂直导电互连结构为:嵌入塑封材料中并穿透塑封材料的金属丝,所述金属丝电连接所述焊垫及所述金属线路。
进一步的,所述第二开口的形状为直孔、斜孔或两者组合,或直槽、斜槽与直孔的组合。
进一步的,所述金属线路未延伸至所述芯片的边缘位置。
进一步的,所述芯片正面具有介质层,所述焊垫位于所述介质层上或所述介质层内。
进一步的,靠近芯片四周侧面开设有贯通芯片的切割口,所述切割口内填充有包覆芯片四周侧面的塑封材料。
进一步的,所述金属线路上铺有保护层,所述保护层上设有暴露出金属线路的第三开口,所述导电体形成于该第三开口内。
一种芯片封装结构的封装方法,包括以下步骤:
a、取一包括若干芯片单元的晶圆,其中,芯片单元正面有一介质层,芯片单元周边的介质层内或介质层上具有若干焊垫;在晶圆背面相邻芯片单元之间的位置形成暴露出焊垫的第一开口;
b、在第一开口内填充满塑封材料,并在晶圆背面覆盖塑封材料;
c、在晶圆背面对应焊垫的塑封材料上形成第二开口,所述第二开口底部暴露部分焊垫;
d、在第二开口内壁及晶圆背面的塑封材料上铺金属线路,将焊垫电性引到晶圆的背面;
e、在金属线路上铺设一层保护层,并在保护层上预设焊球的位置暴露出金属线路,在暴露的金属线路上制作焊球;
f、切割晶圆,形成单颗芯片封装结构。
进一步的,所述第一开口形成步骤分为两步:先去除焊垫对应位置的芯片衬底材料,形成预开口,再去除覆盖在焊垫上的介质层材料。
进一步的,在形成第一开口前,减薄晶圆背面。
进一步的,形成第一开口前,在晶圆正面粘结一载板。
进一步的,第一开口填充塑封材料前,在第一开口底部沿切割道预开宽度小于相邻芯片焊垫距离的切割口,使第一开口贯通晶圆,塑封材料填满第一开口时,包覆芯片的边缘。
本发明的有益效果是:本发明提供的晶圆级的芯片封装结构及其制作方法,在芯片焊垫对应的开口内及芯片背面采用塑封材料进行塑封,能够降低芯片晶圆的翘曲;采用激光烧蚀等工艺打孔穿透塑封,形成暴露焊垫的小尺寸开口,可实现高密度互连的封装,且晶圆封装完毕切割成单颗芯片时,切割界面由塑封材料包裹,可保护芯片不受外界环境影响;塑封材料本身为绝缘材料,节省了公知晶圆级封装工艺中,在芯片基底上铺金属线路前的钝化制程。因此,本发明芯片封装结构及封装方法,具有制程简单,成本低且互连密度高等优点。
附图说明
图1为本发明芯片封装结构的局部剖面示意图;
图2为本发明中芯片单元俯视图;
图3为本发明去除焊垫对应位置的芯片衬底材料,形成预开口的结构示意图;
图4为本发明中去除覆盖在焊垫上的介质层材料,形成第一开口的结构示意图;
图5为本发明中在第一开口内及晶圆背面填充及覆盖塑封材料的结构示意图;
图6为本发明中形成暴露部分焊垫的第二开口的结构示意图;
图7为本发明中在第二开口内壁及晶圆背面的塑封材料上铺金属线路的结构示意图;
图8为本发明中在金属线路上铺设一层保护层,并暴露出预设焊球位置的金属线路的结构示意图;
图9为本发明中在暴露的金属线路上制作焊球的结构示意图;
图10为本发明封装方法流程图;
图11为本发明芯片侧面由塑封材料完全包覆(同时包覆介质层的端面)的结构示意图;
图12为本发明垂直导电互连结构为金属柱的示意图;
图13为本发明垂直导电互连结构为金属丝的示意图;
结合附图做以下说明
1-芯片,2-介质层,3-焊垫,401-预开口,4-第一开口,5-载板,6-塑封材料,7-第二开口,8-金属线路,81-金属柱,82-金属丝9-保护层,10-导电体。
具体实施方式
为使本发明能够更加易懂,下面结合附图对本发明的具体实施方式做详细的说明。为方便说明,实施例附图的结构中各组成部分未按正常比例缩放,故不代表实施例中各结构的实际相对大小。本实施方式所说的结构或面的上、上面或上侧,还包括中间有其他层的情况。
如图1和图2所示,一种芯片封装结构,包括至少一个芯片1,所述芯片正面具有元件区、介质层2及若干焊垫3,元件区位于中部,金属焊垫位于元件区周边,且金属焊垫位于介质层上或介质层内。衬底材料如硅、锗、砷化镓材料,介质层材料如氧化硅、氮化硅等材料。
所述芯片背面形成有暴露焊垫背面的第一开口4,所述第一开口内及芯片背面由塑封材料6覆盖,各焊垫的电性通过穿透塑封材料的垂直导电互连结构引出至芯片背面的塑封材料上,与所述芯片背面塑封材料上形成的金属线路8电连接,所述金属线路上形成有作为芯片的电性引出端的导电体10。
一实施例中,垂直导电互连结构为:对应焊垫位置的塑封材料中制作有暴露部分焊垫的第二开口7,所述第二开口内壁上形成有金属层,所述金属层电连接所述焊垫及所述金属线路。具体结构为,所述芯片背面对应焊垫的位置开有暴露焊垫的第一开口4,即第一开口贯穿芯片衬底及金属焊垫背面上的介质层,所述第一开口内及芯片背面由塑封材料6填充及覆盖,且对应焊垫位置的塑封材料中制作有暴露部分焊垫的第二开口7;所述第二开口内壁及所述芯片背面塑封材料上形成有相互连通的金属线路8,该金属线路实现将金属焊垫的电性引到芯片的背面,所述金属线路上铺有保护层9,所述保护层上预设电性引出端的位置形成有暴露出金属线路的第三开口,所述第三开口内形成有作为芯片的电性引出端的导电体10。导电体可以为焊球或焊料凸点,本实施例优选,在暴露的金属线路上制作锡球。
优选的,焊垫背面的塑封材料的投影面积大于所述焊垫的面积。
优选的,所述第一开口的形状为直孔、斜孔、直槽、斜槽及以上至少两者的组合,或者半孔、半槽或其组合,如图1所示为半槽。
优选的,所述第二开口的形状为直孔、斜孔或两者组合,或直槽、斜槽与直孔的组合。
优选的,所述金属线路未延伸至所述芯片的边缘位置,这样金属线路可被保护层9完全包覆,防止暴露在外环境中被腐蚀。
优选的,靠近芯片四周侧面开设有贯通芯片的切割口,所述切割口内填充有包覆芯片四周侧面的塑封材料,也就是说芯片侧面由塑封材料完全包覆,即同时包覆介质层2的端面,如图11所示,提高芯片的可靠性。
其他实施例中,垂直导电互连结构为:对应焊垫位置的塑封材料中制作有暴露部分焊垫的第二开口7,所述第二开口内形成有金属柱81,所述金属柱电连接所述焊垫及所述金属线路;或者所述垂直导电互连结构为:嵌入塑封材料中并穿透塑封材料的金属丝82,所述金属丝电连接所述焊垫及所述金属线路;该结构为电镀/化镀或打线(wire bond)两种不同方案制作出的导电结构。分别如图12和图13所示。
作为一种优选实施方式,本发明一种芯片封装结构的封装方法,包括以下步骤,参见图10:
步骤1、参见图3,取一包括若干芯片单元1的晶圆,其中,芯片单元正面有一介质层2,芯片单元中部为元件区,芯片单元周边的介质层内或介质层上具有若干焊垫3;
在晶圆背面相邻芯片单元之间的位置形成预开口401,该预开口去除了焊垫上芯片衬底材料,暴露出焊垫背面的介质层。预开口的形成方法为干法刻蚀、湿法刻蚀或切割等。
可选的,在形成预开口前,可减薄晶圆背面,以薄化芯片的封装厚度。
可选的,形成预开口前,在晶圆正面粘结或不粘结一(临时)载板,以支撑晶圆的强度或保护晶圆正面的元件区。本实施例附图中,晶圆正面粘结有一载板5。
步骤二、参见图4,刻蚀去除预开口底部焊垫背面的介质层,形成第一开口4,该第一开口底部暴露出金属焊垫。
可选的,第一开口4填充塑封材料前,在第一开口4底部沿切割道预开宽度小于相邻芯片焊垫距离的切割口,使第一开口贯通晶圆,塑封材料填满第一开口时,包覆芯片的边缘。这样同时包覆了介质层2的端面,提高芯片的可靠性。
步骤三、参见图5,在第一开口内部填充塑封材料6,并在晶圆背面覆盖塑封材料,该塑封材料为绝缘材料。
步骤四、参见图6,采用激光烧蚀方法在晶圆背面对应焊垫的塑封材料上形成第二开口,所述第二开口底部暴露部分焊垫,第二开口的形状如直孔、斜孔等;
步骤五、参见图7,在第二开口内壁及晶圆背面的塑封材料上铺金属线路,该金属线路实现将导电金属焊垫的电性引到芯片的背面;优选的,金属线路未延伸至芯片的边缘位置。金属线路制作可以通过物理汽相沉积在晶圆背面的塑封材料上正面铺一金属种子层,然后电镀方式获得,且沉积或电镀后,将金属层图案化,形成金属线路。
步骤六、参见图8和图9,在金属线路上铺设一层保护层,并在保护层上预设焊球的位置暴露出金属线路,在暴露的金属线路上制作焊球;
步骤七、切割晶圆,形成单颗芯片封装结构。
其他实施例中,第一开口4可由干法刻蚀一步成形。
相比传统晶圆级芯片尺寸的TSV封装,本发明提供了一种以低成本提供更高的互连密度的新的晶圆级封装,通过在焊垫对应的第一开口内及芯片背面采用塑封材料进行塑封,降低了芯片晶圆的翘曲;采用激光烧蚀等工艺打孔穿透塑封,形成暴露焊垫的小尺寸第二开口,可实现高密度互连的封装,且晶圆封装完毕切割成单颗芯片时,切割界面由塑封材料包裹,可保护芯片不受外界环境影响;塑封材料本身为绝缘材料,节省了公知晶圆级封装工艺中,在芯片基底上铺金属线路前的钝化制程。芯片封装结构及制作方法,成本低,且互连密度高。
以上实施例是参照附图,对本发明的优选实施例进行详细说明。本领域的技术人员通过对上述实施例进行各种形式上的修改或变更,但不背离本发明的实质的情况下,都落在本发明的保护范围之内。
Claims (10)
1.一种芯片封装结构,其特征在于,包括至少一个芯片(1),所述芯片正面具有元件区及若干焊垫(3);所述芯片背面形成有暴露焊垫背面的第一开口(4),所述第一开口内及芯片背面由塑封材料(6)覆盖,靠近芯片四周侧面开设有贯通芯片的切割口,所述切割口内填充有包覆芯片四周侧面的塑封材料;各焊垫的电性通过穿透塑封材料的垂直导电互连结构引出至芯片背面的塑封材料上,与所述芯片背面塑封材料上形成的金属线路(8)电连接,所述金属线路上铺有保护层,所述保护层上设有暴露出金属线路的第三开口,所述第三开口内形成有作为芯片的电性引出端的导电体(10);
另外,所述垂直导电互连结构为:采用激光烧蚀方法在对应焊垫位置的塑封材料中制作有暴露部分焊垫的第二开口(7),所述第二开口内壁上形成有金属层或者所述第二开口内形成有金属柱(81),所述金属层或所述金属柱电连接所述焊垫及所述金属线路;或者所述垂直导电互连结构为:采用打线方式在塑封材料中嵌入并穿透塑封材料的金属丝(82),所述金属丝电连接所述焊垫及所述金属线路;
单颗所述芯片封装结构的切割界面由塑封材料包裹。
2.根据权利要求1所述的芯片封装结构,其特征在于,所述焊垫背面的塑封材料的投影面积大于所述焊垫的面积。
3.根据权利要求1所述的芯片封装结构,其特征在于,所述第一开口的形状为直孔、斜孔、直槽、斜槽或以上至少两者的组合,或者半孔、半槽或其组合。
4.根据权利要求1所述的芯片封装结构,其特征在于,所述第二开口的形状为直孔、斜孔或两者组合,或直槽、斜槽与直孔的组合。
5.根据权利要求1所述的芯片封装结构,其特征在于,所述金属线路未延伸至所述芯片的边缘位置。
6.根据权利要求1所述的芯片封装结构,其特征在于,所述芯片正面具有介质层(2),所述焊垫位于所述介质层上或所述介质层内。
7.一种芯片封装结构的封装方法,其特征在于,包括以下步骤:
a、取一包括若干芯片单元的晶圆,其中,芯片单元正面有一介质层,芯片单元周边的介质层内或介质层上具有若干焊垫;在晶圆背面相邻芯片单元之间的位置形成暴露出焊垫的第一开口;
b、在第一开口内填充满塑封材料,并在晶圆背面覆盖塑封材料;
另外,在第一开口填充塑封材料前,在第一开口底部沿切割道预开宽度小于相邻芯片焊垫距离的切割口,使第一开口贯通晶圆,塑封材料填满第一开口时,包覆芯片的边缘;
c、采用激光烧蚀方法在晶圆背面对应焊垫的塑封材料上形成第二开口,所述第二开口底部暴露部分焊垫;
d、在第二开口内壁及晶圆背面的塑封材料上铺金属线路,将焊垫电性引到晶圆的背面;
且制作所述金属线路的方法为:通过物理汽相沉积在晶圆背面的塑封材料上正面铺一金属种子层,然后电镀方式获得,且沉积或电镀后,将金属层图案化,形成所述金属线路;
e、在金属线路上铺设一层保护层,所述保护层完全包覆所述金属线路,并在保护层上预设焊球的位置暴露出金属线路,在暴露的金属线路上制作焊球;
f、切割晶圆,形成单颗芯片封装结构,且单颗芯片封装结构的切割界面由塑封材料包裹。
8.根据权利要求7所述的芯片封装结构的封装方法,其特征在于,所述第一开口形成步骤分为两步:先去除焊垫对应位置的芯片衬底材料,形成预开口,再去除覆盖在焊垫上的介质层材料。
9.根据权利要求7所述的芯片封装结构的封装方法,其特征在于,在形成第一开口前,减薄晶圆背面。
10.根据权利要求7所述的芯片封装结构的封装方法,其特征在于,形成第一开口前,在晶圆正面粘结一载板(5)。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610528310.XA CN106129031B (zh) | 2016-07-07 | 2016-07-07 | 芯片封装结构及其封装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610528310.XA CN106129031B (zh) | 2016-07-07 | 2016-07-07 | 芯片封装结构及其封装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN106129031A CN106129031A (zh) | 2016-11-16 |
CN106129031B true CN106129031B (zh) | 2020-05-22 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201610528310.XA Active CN106129031B (zh) | 2016-07-07 | 2016-07-07 | 芯片封装结构及其封装方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN106129031B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107240554B (zh) * | 2017-05-24 | 2019-07-26 | 华进半导体封装先导技术研发中心有限公司 | 一种集成无源器件及其封装方法 |
CN107768353A (zh) * | 2017-10-17 | 2018-03-06 | 华天科技(昆山)电子有限公司 | 堆叠封装结构及其制作方法 |
CN116387198A (zh) * | 2023-04-07 | 2023-07-04 | 上海聚跃检测技术有限公司 | 一种qfn封装芯片的切割分离方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104576564A (zh) * | 2015-01-26 | 2015-04-29 | 华天科技(昆山)电子有限公司 | 晶圆级芯片尺寸封装结构及其制作工艺 |
CN104617036A (zh) * | 2015-01-14 | 2015-05-13 | 华天科技(昆山)电子有限公司 | 晶圆级芯片尺寸封装中通孔互连的制作方法 |
CN105070667A (zh) * | 2015-09-02 | 2015-11-18 | 华天科技(昆山)电子有限公司 | 图像传感芯片封装方法 |
CN205959976U (zh) * | 2016-07-07 | 2017-02-15 | 华天科技(昆山)电子有限公司 | 芯片封装结构 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105070734A (zh) * | 2015-09-02 | 2015-11-18 | 苏州晶方半导体科技股份有限公司 | 封装结构及封装方法 |
-
2016
- 2016-07-07 CN CN201610528310.XA patent/CN106129031B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104617036A (zh) * | 2015-01-14 | 2015-05-13 | 华天科技(昆山)电子有限公司 | 晶圆级芯片尺寸封装中通孔互连的制作方法 |
CN104576564A (zh) * | 2015-01-26 | 2015-04-29 | 华天科技(昆山)电子有限公司 | 晶圆级芯片尺寸封装结构及其制作工艺 |
CN105070667A (zh) * | 2015-09-02 | 2015-11-18 | 华天科技(昆山)电子有限公司 | 图像传感芯片封装方法 |
CN205959976U (zh) * | 2016-07-07 | 2017-02-15 | 华天科技(昆山)电子有限公司 | 芯片封装结构 |
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Publication number | Publication date |
---|---|
CN106129031A (zh) | 2016-11-16 |
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C06 | Publication | ||
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