CN117116888A - 半导体封装结构及其制备方法、电子设备 - Google Patents
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Abstract
本申请提供一种半导体封装结构及其制备方法、电子设备。包括第一钝化层、重布线层和第二钝化层，所述重布线层设于所述第一钝化层上；所述第二钝化层设于所述第一钝化层上并覆盖部分所述重布线层，所述第一钝化层、所述第二钝化层和所述重布线层的交界角度为直角或钝角。本申请的技术方案能够在满足保护性钝化层工作性能的基础上，减少孔洞风险，避免后续引发应力集中导致钝化层开裂。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体封装结构及其制备方法、电子设备。
背景技术
在半导体封装结构中，重布线层上方会形成保护性钝化层，但保护性钝化层中易存在气泡而致使保护性钝化层的孔洞风险增高，保护性钝化层孔洞风险的增高易导致在后续板级应力的作用下引发钝化层开裂。如何能够在满足保护性钝化层工作性能的基础上，减少孔洞风险，避免后续引发应力集中导致钝化层开裂，为业界持续探索的课题。
发明内容
本申请的实施例提供一种半导体封装结构及其制备方法、电子设备，能够在满足保护性钝化层工作性能的基础上，减少孔洞风险，避免后续引发应力集中导致钝化层开裂。
本申请第一方面，提供一种半导体封装结构，包括：
第一钝化层；
重布线层，所述重布线层设于所述第一钝化层上；及
第二钝化层，所述第二钝化层设于所述第一钝化层上并覆盖部分所述重布线层，所述第一钝化层、所述第二钝化层和所述重布线层的交界角度为直角或钝角。
可以理解的是，相对于现有技术中第一钝化层、第二钝化层和重布线层的交界角度为锐角，本申请的实施例中，将第一钝化层、第二钝化层和重布线层的交界角度更改为直角或钝角，可以保证第二钝化层中的气泡向上蒸发时不会被重布线层的周侧面阻挡，从而能够顺畅的排出至半导体封装结构的外部环境中。也即为，能够保证第二钝化层中的气体和溶剂顺利蒸发出去，从而减小第二钝化层中出现气泡的风险，提高半导体封装结构的良率，减小制备半导体封装结构所需的烘烤时间，提升半导体封装结构的产能效率。
一种可能的实施方式中，所述第一钝化层、所述第二钝化层和所述重布线层的交界角度在90°-135°的角度范围内。
一种可能的实施方式中，所述重布线层包括底面、顶面和连接在所述顶面与所述底面之间的周侧面，所述底面与所述第一钝化层接触，所述顶面和所述周侧面与所述第二钝化层接触，所述顶面在所述第一钝化层上的正投影落入所述底面在所述第一钝化层的正投影范围内。
也即为，重布线层的顶面的表面积小于或者等于重布线层的底面的表面积，此设置下，重布线层能够形成上下等宽或上窄下宽的结构布局。由此，在后续形成第二钝化层的工艺步骤中，重布线层能够因上下等宽或上窄下宽的结构布局，而不会对第二钝化层中的气泡蒸发过程产生阻碍，能够顺利引导第二钝化层中的气体挥发至半导体封装结构的外部环境中，起到良好的导向作用。示例性地，重布线层的截面形状可以呈矩形或梯形。
一种可能的实施方式中，所述顶面与所述周侧面之间的夹角为直角或钝角。
在一种可能的应用场景中，重布线层的顶面的表面积小于重布线层的底面的表面积，重布线层的顶面与重布线层的周侧面之间的夹角为钝角。此设置下，重布线层的周侧面可以为相对于重布线层的顶面倾斜设置的斜面，斜面对于第二钝化层中的气体挥发具有良好的导向作用，有利于减小第二钝化层中的孔洞风险，避免后续工艺中因孔洞的存在而导致第二钝化层开裂的问题发生，可靠性佳。示例性地，重布线层的顶面与重布线层的周侧面之间的夹角的角度范围可以在90°-135°(包括端点值90°和135°)的角度范围内。
在另一种可能的应用场景中，重布线层的顶面的表面积等于重布线层的底面的表面积，重布线层的顶面与重布线层的周侧面之间的夹角为直角。此设置下，重布线层的周侧面可以为相对于重布线层的顶面垂直设置的垂面，垂面不会遮挡第二钝化层中的气体挥发，有利于减小第二钝化层中的孔洞风险，避免后续工艺中因孔洞的存在而导致第二钝化层开裂的问题发生，可靠性佳。
一种可能的实施方式中，所述周侧面与所述顶面连接形成所述重布线层的外顶角，所述外顶角为圆角。
可以理解的是，当重布线层的顶面与重布线层的周侧面之间的夹角角度变大(如两者之间的夹角为钝角)时，将重布线层的外顶角设置为圆角过渡，有利于减少半导体封装结构中应力的不良影响，避免重布线层与第二钝化层产生分层，使第二钝化层中的气体容易流走至半导体封装结构的外部环境，减小第二钝化层的孔洞风险，避免第二钝化层发生开裂。
一种可能的实施方式中，所述重布线层包括多条线路，相邻两条线路之间的间距大于或等于4um。
由此，可以使重布线层适用于精度要求不高的封装级别，有利于减小半导体封装结构的生产成本，提升半导体封装结构的产能效率。
一种可能的实施方式中，所述重布线层包括多条线路，所述线路的线宽大于或等于4um。
由此，可以使重布线层适用于精度要求不高的封装级别，有利于减小半导体封装结构的生产成本，提升半导体封装结构的产能效率。
第二方面，本申请还提供一种电子设备，所述电子设备包括电子器件和如上所述的半导体封装结构，所述电子器件与所述半导体封装结构电连接。
第三方面，本申请还提供一种半导体封装结构的制备方法，包括：
提供第一钝化层；
在所述第一钝化层上形成重布线层；
在所述第一钝化层上形成第二钝化层，所述第二钝化层覆盖部分所述重布线层，所述第一钝化层、所述第二钝化层和所述重布线层的交界角度为直角或钝角。
一种可能的实施方式中，所述在所述第一钝化层上形成重布线层包括：
在所述第一钝化层上形成第一种子层；
在所述第一种子层上形成初始光刻胶层，所述初始光刻胶层的材质为负性光刻胶；
对所述初始光刻胶层进行图案化以形成光刻胶层，所述光刻胶层暴露部分所述第一种子层；
在所述光刻胶层内填充第二种子层，以使所述第二种子层与所述第一种子层连接构成初始重布线层；
移除所述光刻胶层；
刻蚀所述初始重布线层以形成所述重布线层。
附图说明
图1是本申请的实施例提供的电子设备的结构示意图；
图2是现有技术中半导体封装结构的一种结构示意图；
图3是现有技术中半导体封装结构的另一种结构示意图；
图4是本申请实施例提供的半导体封装结构的第一种结构示意图；
图5是本申请实施例提供的半导体封装结构的第二种结构示意图；
图6是本申请实施例提供的半导体封装结构的第三种结构示意图；
图7是现有技术中半导体封装结构的又一种结构示意图；
图8是本申请实施例提供的半导体封装结构的第四种结构示意图；
图9是本申请实施例提供的半导体封装结构的第五种结构示意图；
图10是第一钝化层、第二钝化层和重布线层的一种交界角度的应力分布图；
图11是第一钝化层、第二钝化层和重布线层的另一种交界角度的应力分布图；
图12是第一钝化层、第二钝化层和重布线层的交界角度为直角的一种结构示意图；
图13是第一钝化层、第二钝化层和重布线层的交界角度为钝角的一种结构示意图；
图14是第一钝化层、第二钝化层和重布线层的交界角度为锐角的一种结构示意图；
图15是图12所示的交界角度为直角的应力分布图；
图16是图13所示的交界角度为钝角的应力分布图；
图17是图14所示的交界角度为锐角的应力分布图；
图18是本申请实施例提供的半导体封装结构的制备方法的流程示意图；
图19是图18所示半导体封装结构的制备方法的步骤的流程示意图；
图20是图18所示半导体封装结构的制备方法的步骤的一种步骤示意图；
图21是图18所示半导体封装结构的制备方法的步骤的另一种步骤示意图；
图22是图18所示半导体封装结构的制备方法的步骤的一种步骤示意图；
图23是图18所示半导体封装结构的制备方法的步骤的另一种步骤示意图。
具体实施方式
为了方便理解，首先对本申请的实施例所涉及的术语进行解释。
和/或：仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。
多个：是指两个或多于两个。
连接：应做广义理解，例如，A与B连接，可以是A与B直接相连，也可以是A与B通过中间媒介间接相连。
下面将结合附图，对本申请的具体实施方式进行清楚地描述。
本申请的实施例提供一种半导体封装结构及其制备方法、电子设备。
其中，电子设备可以为但不限于为手机、平板电脑、笔记本电脑、交换机、路由器等智能消费类电子设备，或增强现实(augmented reality，AR)、虚拟现实(virtual reality，VR)、智能手表、智能手环等可穿戴类电子设备，或车机等车载类设备。
如下将以电子设备为手机为例进行说明，但应当理解，并不以此为限。
请参阅图1，图1是本申请的实施例提供的电子设备200的结构示意图。电子设备200可以包括电子器件210和半导体封装结构100，电子器件210与半导体封装结构100电连接。需说明的是，本申请的实施例对于电子器件210的种类不做严格限制，能够满足与半导体封装结构100实现电连接的电子器件210均在本申请的实施例所请求保护的范围内。
请结合参阅图2和图3，图2是现有技术中半导体封装结构1的一种结构示意图，图3是现有技术中半导体封装结构1的另一种结构示意图。现有技术中，半导体封装结构1可以包括依次层叠设置的Nitride(氮化物)层2、RDL(ReDistribution Layer,重布线层30)层3和PI(Polyimide，聚酰亚胺)层4。如图2所示，PI层4中因残留的显影液产生的气泡排除不干净，而致使PI层4中易存在孔洞5，孔洞5的存在易导致在后续板级应力的作用下引发PI层4开裂，影响半导体封装结构1的工作可靠性。
由此，本申请的实施例能够提供一种半导体封装结构100，能够在满足钝化层工作性能的基础上，减少孔洞风险，避免后续引发应力集中导致钝化层开裂，具体将在下文进行说明。
请参阅图4，图4是本申请实施例提供的半导体封装结构100的第一种结构示意图。半导体封装结构100可以包括基板10、第一钝化层20、重布线层30和第二钝化层40。
基板10可以是硅晶圆，以便于晶圆级封装制程。例如，基板10可以是硅基板或其他半导体基板。
第一钝化层20设于基板10的一侧，第一钝化层20可以由无机材料制成，例如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiON)中一种或多种的组合，或其他合适的绝缘材料。可以理解的是，第一钝化层20可以用作层间介电(inter-layer dielectric，ILD)层、金属间介电(inter-metal dielectric，IMD)层、钝化层中一种或多种的组合。
重布线层30设于第一钝化层20背离基板10的一侧。具体而言，重布线层30可以包括顶面31、底面32和周侧面33。重布线层30的底面32为重布线层30中与第一钝化层20接触的表面，重布线层30的顶面31为重布线层30中背离第一钝化层20的表面，重布线层30的周侧面33为重布线层30中连接重布线层30的顶面31和重布线层30的底面32的表面。
请结合参阅图4和图5，图5是本申请实施例提供的半导体封装结构100的第二种结构示意图。重布线层30的顶面31在第一钝化层20上的正投影能够落入重布线层30的底面32在第一钝化层20的正投影范围内。也即为，重布线层30的顶面31的表面积小于或者等于重布线层30的底面32的表面积，此设置下，重布线层30能够形成上下等宽或上窄下宽的结构布局。由此，在后续形成第二钝化层40的工艺步骤中，重布线层30能够因上下等宽或上窄下宽的结构布局，而不会对第二钝化层40中的气泡蒸发过程产生阻碍，能够顺利引导第二钝化层40中的气体挥发至半导体封装结构100的外部环境中，起到良好的导向作用。示例性地，重布线层30的截面形状可以呈矩形或梯形。
一种可能的实施方式中，如图4所示，重布线层30的顶面31的表面积小于重布线层30的底面32的表面积，重布线层30的顶面31与重布线层30的周侧面33之间的夹角α1为钝角。此设置下，重布线层30的周侧面33可以为相对于重布线层30的顶面31倾斜设置的斜面，斜面对于第二钝化层40中的气体挥发具有良好的导向作用，有利于减小第二钝化层40中的孔洞风险，避免后续工艺中因孔洞的存在而导致第二钝化层40开裂的问题发生，可靠性佳。示例性地，重布线层30的顶面31与重布线层30的周侧面33之间的夹角α1的角度范围可以在90°-135°(包括端点值90°和135°)的角度范围内。
另一种可能的实施方式中，如图5所示，重布线层30的顶面31的表面积等于重布线层30的底面32的表面积，重布线层30的顶面31与重布线层30的周侧面33之间的夹角α1为直角。此设置下，重布线层30的周侧面33可以为相对于重布线层30的顶面31垂直设置的垂面，垂面不会遮挡第二钝化层40中的气体挥发，有利于减小第二钝化层40中的孔洞风险，避免后续工艺中因孔洞的存在而导致第二钝化层40开裂的问题发生，可靠性佳。
本申请的实施例中，重布线层30的顶面31与重布线层30的周侧面33可以连接形成重布线层30的外顶角34，重布线层30的外顶角34能够被第二钝化层40覆盖。
一种可能的实施方式中，请参阅图4，重布线层30的外顶角34可以为尖角。
另一种可能的实施方式中，请参阅图6，图6是本申请实施例提供的半导体封装结构100的第三种结构示意图。重布线层30的外顶角34可以为圆角。可以理解的是，当重布线层30的顶面31与重布线层30的周侧面33之间的夹角α1角度变大(如两者之间的夹角为钝角)时，将重布线层30的外顶角34设置为圆角过渡，有利于减少半导体封装结构100中应力的不良影响，避免重布线层30与第二钝化层40产生分层，使第二钝化层40中的气体容易流走至半导体封装结构100的外部环境，减小第二钝化层40的孔洞风险，避免第二钝化层40发生开裂。
示例性地，当重布线层30的顶面31与重布线层30的周侧面33之间的夹角α1为135°时，将重布线层30的外顶角34做圆角处理，重布线层30的外顶角34处的应力等效值可以为1B。当重布线层30的顶面31与重布线层30的周侧面33之间的夹角α1为107.5°时，将重布线层30的外顶角34做圆角处理，重布线层30的外顶角34处的应力等效值可以为1.29B。可以看出，当重布线层30的顶面31与重布线层30的周侧面33之间的夹角α1变大时，将重布线层30的外顶角34做圆角处理可以对半导体封装结构100中的应力产生较好的影响。
需说明的是，重布线层30的外顶角34的圆角半径可以根据重布线层30的实际应用场景进行选取，本申请的实施例对此不做严格限制。
本申请的实施例中，重布线层30可以包括多条线路(图未示)，线路的线宽可以大于或等于4um，相邻两条线路之间的间距可以大于或等于4um。由此，可以使重布线层30适用于精度要求不高的封装级别，有利于减小半导体封装结构100的生产成本，提升半导体封装结构100的产能效率。
请再次参阅图4，第二钝化层40设于第一钝化层20上并覆盖部分重布线层30。具体为，第二钝化层40覆盖重布线层30的周侧面33和重布线层30的部分顶面31，重布线层30的另一部分顶面31通过第二钝化层40中的开口41被暴露。示例性地，第二钝化层40的材质可以包括聚酰亚胺(Polyimide，PI)或聚苯并恶唑(polybenzoxazole，PBO)。
请参阅图7，图7是现有技术中半导体封装结构100的又一种结构示意图。其中，图7中箭头所示为气体的蒸发路径。可以看出，Nitride层2、RDL层3和PI层4的交界角度β1为锐角。此设置下，在显影液烘烤蒸发去除阶段，斜边会容易聚集气泡，此斜边会对PI层4中的气体向上蒸发具有一定的阻挡作用，从而导致PI层4易受应力影响而在Nitride层2、RDL层3和PI层4的交界处产生开裂。
请结合参阅图8和图9，图8是本申请实施例提供的半导体封装结构100的第四种结构示意图，图9是本申请实施例提供的半导体封装结构100的第五种结构示意图。其中，图8和图9中箭头所示为气体的蒸发路径。第一钝化层20、第二钝化层40和重布线层30的交界角度α2可以为直角或钝角。
示例性地，第一钝化层20、第二钝化层40和重布线层30的交界角度α2在90°-135°(包括端点值90°和135°)的角度范围内。请结合参阅图10和图11，图10是第一钝化层20、第二钝化层40和重布线层30的一种交界角度α2的应力分布图，图11是第一钝化层20、第二钝化层40和重布线层30的另一种交界角度α2的应力分布图。其中，图10中第一钝化层20、第二钝化层40和重布线层30的交界角度α2为107.5°，应力等效值可以为1.07A。图11中第一钝化层20、第二钝化层40和重布线层30的交界角度α2为135°，应力等效值可以为1A。可以看出，第一钝化层20、第二钝化层40和重布线层30的交界角度α2越大，重布线层30的坡度约缓，对应力的影响越小，第二钝化层40中的气体越容易流动走。
可以理解的是，相对于现有技术中第一钝化层、第二钝化层和重布线层的交界角度为锐角，本申请的实施例中，将第一钝化层20、第二钝化层40和重布线层30的交界角度α2更改为直角或钝角，可以保证第二钝化层40中的气泡向上蒸发时不会被重布线层30的周侧面33阻挡，从而能够顺畅的排出至半导体封装结构100的外部环境中。也即为，能够保证第二钝化层40中的气体和溶剂顺利蒸发出去，从而减小第二钝化层40中出现气泡的风险，提高半导体封装结构100的良率，减小制备半导体封装结构100所需的烘烤时间，提升半导体封装结构100的产能效率。
示例性地，请结合参阅图12、图13、图14、图15、图16和图17，图12是第一钝化层20、第二钝化层40和重布线层30的交界角度α2为直角的一种结构示意图，图13是第一钝化层20、第二钝化层40和重布线层30的交界角度α2为钝角的一种结构示意图，图14是第一钝化层20、第二钝化层40和重布线层30的交界角度α2为锐角的一种结构示意图，图15是图12所示的交界角度α2为直角的应力分布图，图16是图13所示的交界角度α2为钝角的应力分布图，图17是图14所示的交界角度α2为锐角的应力分布图。
半导体封装结构100还可以包括导电结构50，导电结构50设于重布线层30上并覆盖部分第二钝化层40，导电结构50与重布线层30电连接。导电结构50可以包括凸点下金属(under-bump metallurgy，UBM)层51和凸点下金属层上的焊球52。
结合参阅图12-图17，可以看出，图12中第一钝化层20、第二钝化层40和重布线层30的交界角度α2为直角，应力等效值可以为1.06C。图13中第一钝化层20、第二钝化层40和重布线层30的交界角度α2为钝角，应力等效值可以为1C，图14中第一钝化层20、第二钝化层40和重布线层30的交界角度α2为锐角，应力等效值可以为1.07C。由此，相对于第一钝化层20、第二钝化层40和重布线层30的交界角度α2为锐角或直角的方案，第一钝化层20、第二钝化层40和重布线层30的交界角度α2为钝角的方案，可以减少半导体封装结构100整体机械应力的风险，可靠性佳。
本申请的实施例还提供一种半导体封装结构100的制备方法，关于半导体封装结构100的结构请参阅图1-图17以及前述描述，在此不在赘述。另外，后文中仍以图1-图17所示的半导体封装结构100为例进行进一步描述，对于如下半导体封装结构100的描述，在不冲突的情况下，均可应用在前述图1-图17的半导体封装结构100中。
请结合参阅图4和图18，图18是本申请实施例提供的半导体封装结构100的制备方法的流程示意图。半导体封装结构100的制作方法至少可以包括S100、S200和S300，详细描述如下。
S100：提供第一钝化层20。
S200：在第一钝化层20上形成重布线层30。
S300：在第一钝化层20上形成第二钝化层40，第二钝化层40覆盖部分重布线层30，第一钝化层20、第二钝化层40和重布线层30的交界角度α2为直角或钝角。
以下将对各个步骤分别进行进一步的描述。
以下将结合图4和图18来描述上述的步骤S100。
S100：提供第一钝化层20。
其中，第一钝化层20可以覆盖在基板10上。
以下将结合图19、图20和图21来描述上述的步骤S200，图19是图18所示半导体封装结构100的制备方法的步骤S200的流程示意图，图20是图18所示半导体封装结构100的制备方法的步骤S200的一种步骤示意图，图21是图18所示半导体封装结构100的制备方法的步骤S200的另一种步骤示意图。其中，图20和图21中均未画出第一钝化层20，但应当理解，并不以此为限。
S200：在第一钝化层20上形成重布线层30。
步骤S200至少可以包括步骤S210、S220、S230、S240、S250和S260，详细描述如下：
S210：在第一钝化层20上形成第一种子层35。
其中，第一种子层35的材质可以为铜。
S220：在第一种子层35上形成初始光刻胶层60，初始光刻胶层60的材质为负性光刻胶。
S230：对初始光刻胶层60进行图案化以形成光刻胶层61，光刻胶层61暴露部分第一种子层35。
其中，图案化可以包括使用掩膜板70对初始光刻胶层60进行曝光、显影等工序。
S240：在光刻胶层61内填充第二种子层36，以使第二种子层36与第一种子层35连接构成初始重布线层37。
其中，第二种子层36的材质可以为铜。
S250：移除光刻胶层61。
S260：刻蚀初始重布线层37以形成重布线层30。
以下将结合图22和图23来描述上述的步骤S300，图22是图18所示半导体封装结构100的制备方法的步骤S300的一种步骤示意图，图23是图18所示半导体封装结构100的制备方法的步骤S300的另一种步骤示意图。其中，第一钝化层20在图22和图23中未画出。
S300：在第一钝化层20上形成第二钝化层40，第二钝化层40覆盖部分重布线层30，第一钝化层20、第二钝化层40和重布线层30的交界角度α2为直角或钝角。
此设置下，第一钝化层20、第二钝化层40和重布线层30的交界角度α2可以为图22所示的直角，或者，第一钝化层20、第二钝化层40和重布线层30的交界角度α2可以为图23所示的钝角。
可以理解的是，本方案通过光刻胶负胶的方案，能够直接更改第一钝化层20、第二钝化层40和重布线层30的交界角度α2为直角或钝角，避免边缘锐角引发的应力集中，从而能够在不阻碍气泡挥发的同时，改善显影液蒸发路径，减少半导体封装结构100的应力。并且相同厚度的正负性光刻胶，在湿法刻蚀的过程中，负性光刻胶在速度和图形上的表现会更好。由此，能够缩短第二钝化层40的固化时间，改善第二钝化层40的填充效果，减小第二钝化层40的孔洞风险，避免后续引发应力集中导致第二钝化层40开裂。
以上对本申请实施例进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
Claims (10)
1.一种半导体封装结构，其特征在于，包括：
第一钝化层；
重布线层，所述重布线层设于所述第一钝化层上；及
第二钝化层，所述第二钝化层设于所述第一钝化层上并覆盖部分所述重布线层，所述第一钝化层、所述第二钝化层和所述重布线层的交界角度为直角或钝角。
2.如权利要求1所述的半导体封装结构，其特征在于，所述第一钝化层、所述第二钝化层和所述重布线层的交界角度在90°-135°的角度范围内。
3.如权利要求1或2所述的半导体封装结构，其特征在于，所述重布线层包括底面、顶面和连接在所述顶面与所述底面之间的周侧面，所述底面与所述第一钝化层接触，所述顶面和所述周侧面与所述第二钝化层接触，所述顶面在所述第一钝化层上的正投影落入所述底面在所述第一钝化层的正投影范围内。
4.如权利要求3所述的半导体封装结构，其特征在于，所述顶面与所述周侧面之间的夹角为直角或钝角。
5.如权利要求3所述的半导体封装结构，其特征在于，所述周侧面与所述顶面连接形成所述重布线层的外顶角，所述外顶角为圆角。
6.如权利要求1-5任一项所述的半导体封装结构，其特征在于，所述重布线层包括多条线路，相邻两条线路之间的间距大于或等于4um。
7.如权利要求1-6任一项所述的半导体封装结构，其特征在于，所述重布线层包括多条线路，所述线路的线宽大于或等于4um。
8.一种电子设备，其特征在于，所述电子设备包括电子器件和如权利要求1-7任一项所述的半导体封装结构，所述电子器件与所述半导体封装结构电连接。
9.一种半导体封装结构的制备方法，其特征在于，包括：
提供第一钝化层；
在所述第一钝化层上形成重布线层；
在所述第一钝化层上形成第二钝化层，所述第二钝化层覆盖部分所述重布线层，所述第一钝化层、所述第二钝化层和所述重布线层的交界角度为直角或钝角。
10.如权利要求9所述的方法，其特征在于，所述在所述第一钝化层上形成重布线层包括：
在所述第一钝化层上形成第一种子层；
在所述第一种子层上形成初始光刻胶层，所述初始光刻胶层的材质为负性光刻胶；
对所述初始光刻胶层进行图案化以形成光刻胶层，所述光刻胶层暴露部分所述第一种子层；
在所述光刻胶层内填充第二种子层，以使所述第二种子层与所述第一种子层连接构成初始重布线层；
移除所述光刻胶层；
刻蚀所述初始重布线层以形成所述重布线层。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103137588A (zh) * | 2011-11-30 | 2013-06-05 | 台湾积体电路制造股份有限公司 | 电连接结构 |
| CN104124205A (zh) * | 2014-07-18 | 2014-10-29 | 华进半导体封装先导技术研发中心有限公司 | 一种rdl布线层的制备方法 |
| US20160049384A1 (en) * | 2014-08-13 | 2016-02-18 | Taiwan Semiconductor Manufacturing Company Ltd. | Buffer layer(s) on a stacked structure having a via |
| US20170309536A1 (en) * | 2016-04-26 | 2017-10-26 | Semiconductor Manufacturing International (Shanghai) Corporation | Method and appratus for semiconductor packaging |
| CN109920772A (zh) * | 2017-12-12 | 2019-06-21 | 中芯国际集成电路制造(上海)有限公司 | 封装结构及其形成方法 |
| US20190250511A1 (en) * | 2016-09-09 | 2019-08-15 | Toray Industries, Inc. | Resin composition |
| CN113097168A (zh) * | 2021-03-26 | 2021-07-09 | 武汉新芯集成电路制造有限公司 | 半导体装置及其形成方法 |
| CN115084087A (zh) * | 2021-03-10 | 2022-09-20 | 中芯国际集成电路制造(上海)有限公司 | 晶圆焊垫结构及其形成方法 |
-
2023
- 2023-01-16 CN CN202310092387.7A patent/CN117116888A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103137588A (zh) * | 2011-11-30 | 2013-06-05 | 台湾积体电路制造股份有限公司 | 电连接结构 |
| CN104124205A (zh) * | 2014-07-18 | 2014-10-29 | 华进半导体封装先导技术研发中心有限公司 | 一种rdl布线层的制备方法 |
| US20160049384A1 (en) * | 2014-08-13 | 2016-02-18 | Taiwan Semiconductor Manufacturing Company Ltd. | Buffer layer(s) on a stacked structure having a via |
| US20170309536A1 (en) * | 2016-04-26 | 2017-10-26 | Semiconductor Manufacturing International (Shanghai) Corporation | Method and appratus for semiconductor packaging |
| US20190250511A1 (en) * | 2016-09-09 | 2019-08-15 | Toray Industries, Inc. | Resin composition |
| CN109920772A (zh) * | 2017-12-12 | 2019-06-21 | 中芯国际集成电路制造(上海)有限公司 | 封装结构及其形成方法 |
| CN115084087A (zh) * | 2021-03-10 | 2022-09-20 | 中芯国际集成电路制造(上海)有限公司 | 晶圆焊垫结构及其形成方法 |
| CN113097168A (zh) * | 2021-03-26 | 2021-07-09 | 武汉新芯集成电路制造有限公司 | 半导体装置及其形成方法 |
Non-Patent Citations (1)
| Title |
|---|
| 吴懿平，鲜飞: "电子组装技术", 31 December 2006, 华中科技大学出版社, pages: 42 - 47 * |
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