CN107316817A - 封装件及其制造方法 - Google Patents

封装件及其制造方法 Download PDF

Info

Publication number
CN107316817A
CN107316817A CN201610263531.9A CN201610263531A CN107316817A CN 107316817 A CN107316817 A CN 107316817A CN 201610263531 A CN201610263531 A CN 201610263531A CN 107316817 A CN107316817 A CN 107316817A
Authority
CN
China
Prior art keywords
passivation layer
pad
groove
layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610263531.9A
Other languages
English (en)
Other versions
CN107316817B (zh
Inventor
殷原梓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610263531.9A priority Critical patent/CN107316817B/zh
Priority to US15/483,836 priority patent/US10636719B2/en
Priority to EP17167238.9A priority patent/EP3240023A1/en
Publication of CN107316817A publication Critical patent/CN107316817A/zh
Application granted granted Critical
Publication of CN107316817B publication Critical patent/CN107316817B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3192Multilayer coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291Oxides or nitrides or carbides, e.g. ceramics, glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293Organic, e.g. plastic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142Sealing arrangements between parts, e.g. adhesion promotors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3178Coating or filling in grooves made in the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3512Cracking
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/37Effects of the manufacturing process
    • H01L2924/37001Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种封装件及其制造方法,涉及半导体技术领域。其中,所述方法包括:提供管芯,所述管芯包括:具有电路的衬底;在所述衬底上的第一钝化层;在所述第一钝化层上的多个焊盘;和在所述第一钝化层上并且覆盖所述多个焊盘的第二钝化层;对在所述多个焊盘外侧的所述第一钝化层上的第二钝化层进行刻蚀以形成沟槽;在形成沟槽后的管芯上形成有机聚合物,从而形成封装件。本发明实施例能够抑制焊盘上的第二钝化层产生裂纹。

Description

封装件及其制造方法
技术领域
本发明涉及半导体技术领域,尤其涉及一种封装件及其制造方法。
背景技术
晶片级球栅阵列封装(Wafer Level Ball Grid Array Package,WLBGA)已成为先进的封装技术。由于能够节省体积,并且能满足最大接合需求,WLBGA已被广泛应用。
但是,本发明的发明人发现,在45nm和55nm工艺中,按照现有的WLBGA技术所形成的封装件存在如下问题:焊盘上的钝化层会由于有机聚合物引起的应力而产生裂纹,从而导致焊盘被腐蚀,使得芯片失效。这种问题是典型的芯片封装集成中存在的问题。
在更先进的封装工艺中,由于尺寸减小,薄膜应力变得相对更大并且热预算更高,从而使得上述问题可能会更严重。
因此,亟须一种方案能够抑制焊盘上的钝化层产生裂纹。
发明内容
本公开的一个实施例的目的在于提出一种封装件及其制造方法,能够抑制焊盘上的钝化层产生裂纹,以及提高封装件的可靠性和良品率。
根据本公开的一个实施例,提供了一种封装件的制造方法,包括:提供管芯(die),所述管芯包括:具有电路的衬底;在所述衬底上的第一钝化层;在所述第一钝化层上的多个焊盘;和在所述第一钝化层上并且覆盖所述多个焊盘的第二钝化层;对在所述多个焊盘外侧的所述第一钝化层上的第二钝化层进行刻蚀以形成沟槽;在形成沟槽后的管芯上形成有机聚合物,从而形成封装件。
在一个实施方式中,所述多个焊盘包括第一焊盘,所述第一焊盘邻近衬底边缘,并且在所述第一焊盘和与之邻近的衬底边缘的方向上,所述第一焊盘相对于别的焊盘更靠近所述衬底边缘;所述对在所述多个焊盘外侧的所述第一钝化层上的第二钝化层进行刻蚀以形成沟槽包括:对在所述第一焊盘的最靠近所述衬底边缘的外侧的所述第一钝化层上的第二钝化层进行刻蚀以形成所述沟槽。
在一个实施方式中,所述焊盘使得所述第二钝化层覆盖所述焊盘的部分突出于与其相邻的所述第二钝化层的部分;所述沟槽距离所述第二钝化层的突出的部分一定距离。
在一个实施方式中,所述方法还包括:对所述有机聚合物进行固化处理。
在一个实施方式中,所述沟槽延伸到所述第一钝化层中。
在一个实施方式中,所述第一钝化层包括第一绝缘介质层、第二绝缘介质层和第三绝缘介质层的叠层;所述方法还包括:以所述第二绝缘介质层为蚀刻停止层对所述第一绝缘介质层进行刻蚀。
在一个实施方式中,所述沟槽为围绕所述电路的环状沟槽。
在一个实施方式中,所述环状沟槽至少为两个。
在一个实施方式中,所述管芯还包括在管芯边缘附近的围绕所述电路的密封件;所述沟槽位于所述焊盘和所述密封件之间。
在一个实施方式中,所述第一钝化层包括由氮化物层和氧化物层组成的叠层;所述第二钝化层包括由氮化物层和氧化物层组成的叠层。
根据本公开的另一个实施例,提供了一种封装件,包括:管芯,所述管芯包括:包括电路的衬底;在所述衬底上的第一钝化层;在所述第一钝化层上的多个焊盘;在所述第一钝化层上并且覆盖所述多个焊盘的第二钝化层;其中,在所述多个焊盘外侧的所述第一钝化层上的第二钝化层中形成有沟槽;在所述第二钝化层之上并填充所述沟槽的有机聚合物。
在一个实施方式中,所述焊盘包括第一焊盘,所述第一焊盘邻近衬底边缘,并且在所述第一焊盘和与之邻近的衬底边缘的方向上,所述第一焊盘相对于别的焊盘更靠近所述衬底边缘;所述沟槽形成在所述第一焊盘的最靠近所述衬底边缘的外侧的所述第一钝化层上的第二钝化层中。
在一个实施方式中,所述焊盘使得所述第二钝化层覆盖所述焊盘的部分突出于与其相邻的所述第二钝化层的部分;所述沟槽距离所述第二钝化层的突出的部分一定距离。
在一个实施方式中,所述第一钝化层包括第一绝缘介质层、第二绝缘介质层和第三绝缘介质层的叠层;所述沟槽停止在所述第二绝缘介质层。
在一个实施方式中,所述沟槽延伸到所述第一钝化层中。
在一个实施方式中,所述沟槽为围绕所述电路的环状沟槽。
在一个实施方式中,所述环状沟槽至少为两个。
在一个实施方式中,所述封装件还包括:在管芯边缘附近的围绕所述电路的密封件;所述沟槽位于所述焊盘和所述密封件之间。
在一个实施方式中,所述第一钝化层包括由氮化物层和氧化物层组成的叠层;所述第二钝化层包括由氮化物层和氧化物层组成的叠层。
通过以下参照附图对本公开的示例性实施例的详细描述,本公开的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分,其描述了本公开的示例性实施例,并且连同说明书一起用于解释本发明的原理,在附图中:
图1为根据本公开一个实施例的封装件的制造方法的简化流程图;
图2示出了根据本公开一个实施例的管芯的示意图;
图3A示出了根据本公开一个实施例的其中形成了沟槽的管芯的俯视图,而图3B示出了沿图3A的线A-A’的截面示意图;
图4示出了根据本公开另一个实施例的形成沟槽的横向截面示意图;
图5示出了根据本公开一个实施例的形成有机聚合物的横向截面示意图;
图6A示意性地示出了现有技术对有机聚合物进行固化处理的示意图;
图6B示意性地示出了现有技术对封装件进行无偏置高加速应力测试的示意图;
图7示出了根据本公开一个实施例的对有机聚合物进行固化处理的示意图。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。应理解,除非另外具体说明,否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外,应当理解,为了便于描述,附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制,例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的,在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论,但在适用这些技术、方法和装置情况下,这些技术、方法和装置应当被视为本说明书的一部分。
应注意,相似的标号和字母在下面的附图中表示类似项,因此,一旦某一项在一个附图中被定义或说明,则在随后的附图的说明中将不需要对其进行进一步讨论。
本公开的发明人针对焊盘上的钝化层产生裂纹的问题进行了研究,发现:在对焊盘上的钝化层上的有机聚合物(例如,环氧树脂或聚酰亚胺)进行热处理工序时,一方面会使得钝化层上的有机聚合物收缩,与钝化层接触的边缘会倾斜,从而上拉(drag up)钝化层;另一方面,钝化层下的焊盘会热膨胀,从而挤压钝化层。另外,发现钝化层中的应力集中在焊盘造成的台阶附近。由于焊盘与钝化层之间的热膨胀率失配,使得焊盘的台阶处的钝化层疲劳,从而导致在焊盘的台阶附近的钝化层产生裂纹。并且,后续在稳定性测试(例如,无偏置高加速应力测试(Unbiased Highly Accelerated Stress Test,uHAST)中,会使得裂纹增大,从而最终使得焊盘暴露。针对此,发明人提出了本发明。
图1为根据本公开一个实施例的封装件的制造方法的简化流程图。如图1所示,在步骤101,提供管芯。图2示出了根据本公开一个实施例的管芯的示意图。如图2所示,管芯200包括具有电路的衬底201,衬底201例如可以是具有电路的硅衬底或其他半导体材料的衬底等。这里,为了更清楚,图2中并未示出电路。
管芯200还包括在衬底201上的第一钝化层202。在一个实施例中,第一钝化层202可以包括由氮化物层212和氧化物层222组成的叠层,例如,第一钝化层202可以包括多个由氮化物层212(例如SiN)和氧化物层222(例如,由TEOS(四乙氧基硅烷)形成而来的氧化物层)组成的叠层,或者第一钝化层202也可以是氧化物层222、氮化物层212和氧化物层222组成的三层材料的叠层。作为一个非限制性示例,氮化物层212的厚度可以为约750埃氧化物层222的厚度可以为约4000埃。
管芯200还包括在第一钝化层202上的多个焊盘203。需要指出的是,图2仅仅示意性地示出了其中一个焊盘203。本领域技术人员容易理解地,在第一钝化层202上可以分布有多个焊盘203。在一个实施例中,焊盘203可以是铝(Al)焊盘。焊盘203的厚度可以为例如约14.5nm。
管芯200还包括在第一钝化层202上并且覆盖多个焊盘203的第二钝化层204。第二钝化层204可以包括由氧化物层214和氮化物层224组成的叠层。其中,氧化物层214可以为由TEOS形成而来的氧化物,氮化物层224通常为硅的氮化物,例如SiN等。作为一个非限制性示例,氧化物层214的厚度可以为约4000埃,氮化物层224的厚度可以为约6000埃。
在一个实施例中,管芯200还可以包括在管芯边缘附近的围绕电路的密封件205,例如密封环等。
回到图1,在步骤103,对在管芯的多个焊盘外侧的第一钝化层上的第二钝化层进行刻蚀以形成沟槽。
图3A示出了根据本公开一个实施例的其中形成了沟槽的管芯的俯视图,图3B示出了沿图3A的线A-A’的截面示意图。
如图3A所示,多个焊盘可以包括第一焊盘213。该第一焊盘213邻近衬底边缘,并且在第一焊盘213和与之邻近的衬底边缘的方向上,例如横向方向上,第一焊盘213相比别的焊盘更靠近衬底边缘。在这种情况下,在对在所述多个焊盘外侧的第一钝化层上的第二钝化层进行刻蚀以形成沟槽时,对在第一焊盘213的最靠近衬底边缘的外侧(也即第一焊盘213的左侧)的第一钝化层上的第二钝化层204进行刻蚀以形成沟槽301。当然,该第一焊盘213也可以是例如最右侧的一个焊盘,这种情况下,第一焊盘213的最靠近衬底边缘的外侧也即第一焊盘213的右侧。
在一个实施例中,沟槽301可以为围绕电路的环状沟槽,如图3A所示。进一步地,环状沟槽301可以至少为两个,从而可以进一步增大后续形成的有机聚合物与管芯的表面的界面面积。另外,在管芯包括密封件205的情况下,所形成的沟槽301位于焊盘203和密封件205之间。
如图3B所示,沟槽301是通过对在多个焊盘203外侧的第一钝化层202上的第二钝化层204进行刻蚀形成的。这里,多个焊盘203外侧是指所有的焊盘203外侧,也即,在焊盘203外侧没有其他的焊盘203存在。所形成的沟槽301可以停止在第一钝化层202。由于形成了沟槽301,因此,在后续形成有机聚合物后,可以增大有机聚合物与管芯表面的界面面积。
在一个实施例中,焊盘203使得第二钝化层204覆盖焊盘203的部分突出于与其相邻的第二钝化层的部分。如图3B所示,虚线302将第二钝化层204分为左右两部分,其中右部分突出于左部分。沟槽301距离第二钝化层的突出的部分(即,虚线302所在位置)具有一定距离。
图4示出了根据本公开另一个实施例的形成沟槽的横向截面示意图。如图4所示,所形成的沟槽301也可以延伸到第一钝化层202中。在一个实现方式中,第一钝化层202可以包括第一绝缘介质层(例如,氧化物层222)、第二绝缘介质层(例如,氮化物层212)和第三绝缘介质层(例如,氧化物层222)的叠层。在对在多个焊盘外侧的第一钝化层上的第二钝化层进行刻蚀后,还可以以第二绝缘介质层为蚀刻停止层对第一绝缘介质层进行刻蚀,从而使得所形成的沟槽301延伸到第一钝化层202中,以进一步增大后续形成的有机聚合物与管芯表面的界面面积。应理解,在其他的实现方式中,沟槽301也可以延伸到第一钝化层202的其他位置处。
再回到图1,在步骤105,在形成沟槽后的管芯上形成有机聚合物501,从而形成封装件,如图5所示。有机聚合物501例如可以是环氧树脂或聚酰亚胺,有机聚合物501填充在沟槽301中。之后,可以对有机聚合物501进行固化处理(例如,加热脱水处理)。
下面结合图6A、6B和图7描述在对有机聚合物501进行固化处理后第二钝化层的状态。
图6A示意性地示出了现有技术对有机聚合物进行固化处理的示意图。
如图6A所示,对有机聚合物501进行固化处理时,会使得第二钝化层204上的有机聚合物501收缩,与第二钝化层204接触的边缘会形变乃至剥离,从而对第二钝化层204施加大的应力,上拉第二钝化层204;另外,第二钝化层204下的焊盘203会热膨胀,从而挤压第二钝化层204。从而,导致在焊盘203的台阶附近的第二钝化层204开裂,产生裂纹。
图6B示意性地示出了现有技术对封装件进行无偏置高加速应力测试的示意图。
如图6B所示,在高温、高湿度的uHAST中,会使得裂纹进一步增大,从而最终使得焊盘203暴露,使得其易被腐蚀,导致芯片失效。
图7示出了根据本公开一个实施例的对有机聚合物进行固化处理的示意图。
如图7所示,由于有机聚合物501的一部分填充在了沟槽301中,因此,有机聚合物501与管芯的接触面积增大,增大了有机聚合物501的附着力,并改变了应力的分布。从而,即使在进行加热处理时有机聚合物501会收缩,也可以减轻或者避免对第二钝化层204施加大的应力,使得不会导致焊盘203上或附近的第二钝化层204的破裂,也就不会使得焊盘203暴露,避免了芯片由于焊盘203的腐蚀而失效,提高了封装件的可靠性和良品率。
应理解,本公开还提供了一种封装件。下面结合图5对封装件进行描述。
如图5所示,封装件包括管芯,所述管芯包括:包括电路的衬底201;在衬底201上的第一钝化层202;在第一钝化层202上的多个焊盘203;在第一钝化层202上并且覆盖多个焊盘203的第二钝化层204;其中,在多个焊盘203外侧的第一钝化层202上的第二钝化层204中形成有沟槽301。在一个实施例中,焊盘203使得第二钝化层204覆盖焊盘203的部分突出于与其相邻的第二钝化层的部分;沟槽301距离第二钝化层的突出的部分一定距离。在一个实施例中,第一钝化层202可以包括由氮化物层212和氧化物层222组成的叠层;第二钝化层204可以包括由氮化物层224和氧化物层214组成的叠层。
此外,封装件还包括在第二钝化层204之上并填充沟槽的有机聚合物501。
在一个实施例中,沟槽301可以进一步延伸到第一钝化层202中。在一个具体实施例中,第一钝化层202可以包括第一绝缘介质层、第二绝缘介质层和第三绝缘介质层的叠层,沟槽301停止在第二绝缘介质层。
在一个实施例中,参见图3A,焊盘203包括第一焊盘213,第一焊盘213邻近衬底边缘,并且在第一焊盘213和与之邻近的衬底边缘的方向上,第一焊盘213相对于别的焊盘更靠近衬底边缘;沟槽301形成在第一焊盘的最靠近衬底边缘的外侧的第一钝化层上的第二钝化层204中。此外,沟槽301可以为围绕电路的环状沟槽。环状沟槽可以至少为两个。
在一个实施例中,封装件还可以包括在管芯边缘附近的围绕电路的密封件205;沟槽301位于焊盘203和密封件205之间。
至此,已经详细描述了根据本公开实施例的封装件及其制造方法。为了避免遮蔽本公开的构思,没有描述本领域所公知的一些细节,本领域技术人员根据上面的描述,完全可以明白如何实施这里公开的技术方案。另外,本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解,可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本公开的精神和范围。

Claims (19)

1.一种封装件的制造方法,其特征在于,包括:
提供管芯,所述管芯包括:
具有电路的衬底;
在所述衬底上的第一钝化层;
在所述第一钝化层上的多个焊盘;和
在所述第一钝化层上并且覆盖所述多个焊盘的第二钝化层;
对在所述多个焊盘外侧的所述第一钝化层上的第二钝化层进行刻蚀以形成沟槽;
在形成沟槽后的管芯上形成有机聚合物,从而形成封装件。
2.根据权利要求1所述的方法,其特征在于,
所述多个焊盘包括第一焊盘,所述第一焊盘邻近衬底边缘,并且在所述第一焊盘和与之邻近的衬底边缘的方向上,所述第一焊盘相对于别的焊盘更靠近所述衬底边缘;
所述对在所述多个焊盘外侧的所述第一钝化层上的第二钝化层进行刻蚀以形成沟槽包括:
对在所述第一焊盘的最靠近所述衬底边缘的外侧的所述第一钝化层上的第二钝化层进行刻蚀以形成所述沟槽。
3.根据权利要求1所述的方法,其特征在于,所述焊盘使得所述第二钝化层覆盖所述焊盘的部分突出于与其相邻的所述第二钝化层的部分;
所述沟槽距离所述第二钝化层的突出的部分一定距离。
4.根据权利要求1所述的方法,其特征在于,还包括:
对所述有机聚合物进行固化处理。
5.根据权利要求1所述的方法,其特征在于,所述沟槽延伸到所述第一钝化层中。
6.根据权利要求1所述的方法,其特征在于,所述第一钝化层包括第一绝缘介质层、第二绝缘介质层和第三绝缘介质层的叠层;
所述方法还包括:
以所述第二绝缘介质层为蚀刻停止层对所述第一绝缘介质层进行刻蚀。
7.根据权利要求1所述的方法,其特征在于,所述沟槽为围绕所述电路的环状沟槽。
8.根据权利要求7所述的方法,其特征在于,所述环状沟槽至少为两个。
9.根据权利要求1所述的方法,其特征在于,所述管芯还包括在管芯边缘附近的围绕所述电路的密封件;
所述沟槽位于所述焊盘和所述密封件之间。
10.根据权利要求1所述的方法,其特征在于,
所述第一钝化层包括由氮化物层和氧化物层组成的叠层;
所述第二钝化层包括由氮化物层和氧化物层组成的叠层。
11.一种封装件,其特征在于,包括:
管芯,所述管芯包括:
包括电路的衬底;
在所述衬底上的第一钝化层;
在所述第一钝化层上的多个焊盘;
在所述第一钝化层上并且覆盖所述多个焊盘的第二钝化层;
其中,在所述多个焊盘外侧的所述第一钝化层上的第二钝化层中形成有沟槽;
在所述第二钝化层之上并填充所述沟槽的有机聚合物。
12.根据权利要求11所述的封装件,其特征在于,
所述焊盘包括第一焊盘,所述第一焊盘邻近衬底边缘,并且在所述第一焊盘和与之邻近的衬底边缘的方向上,所述第一焊盘相对于别的焊盘更靠近所述衬底边缘;
所述沟槽形成在所述第一焊盘的最靠近所述衬底边缘的外侧的所述第一钝化层上的第二钝化层中。
13.根据权利要求11所述的封装件,其特征在于,所述焊盘使得所述第二钝化层覆盖所述焊盘的部分突出于与其相邻的所述第二钝化层的部分;
所述沟槽距离所述第二钝化层的突出的部分一定距离。
14.根据权利要求11所述的封装件,其特征在于,所述第一钝化层包括第一绝缘介质层、第二绝缘介质层和第三绝缘介质层的叠层;
所述沟槽停止在所述第二绝缘介质层。
15.根据权利要求11所述的封装件,其特征在于,所述沟槽延伸到所述第一钝化层中。
16.根据权利要求15所述的封装件,其特征在于,所述沟槽为围绕所述电路的环状沟槽。
17.根据权利要求16所述的封装件,其特征在于,所述环状沟槽至少为两个。
18.根据权利要求11所述的封装件,其特征在于,还包括:在管芯边缘附近的围绕所述电路的密封件;
所述沟槽位于所述焊盘和所述密封件之间。
19.根据权利要求11所述的封装件,其特征在于,
所述第一钝化层包括由氮化物层和氧化物层组成的叠层;
所述第二钝化层包括由氮化物层和氧化物层组成的叠层。
CN201610263531.9A 2016-04-26 2016-04-26 封装件及其制造方法 Active CN107316817B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201610263531.9A CN107316817B (zh) 2016-04-26 2016-04-26 封装件及其制造方法
US15/483,836 US10636719B2 (en) 2016-04-26 2017-04-10 Semiconductor packaging with reduced cracking defects
EP17167238.9A EP3240023A1 (en) 2016-04-26 2017-04-20 Method and apparatus for semiconductor packaging

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610263531.9A CN107316817B (zh) 2016-04-26 2016-04-26 封装件及其制造方法

Publications (2)

Publication Number Publication Date
CN107316817A true CN107316817A (zh) 2017-11-03
CN107316817B CN107316817B (zh) 2020-08-25

Family

ID=58671371

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610263531.9A Active CN107316817B (zh) 2016-04-26 2016-04-26 封装件及其制造方法

Country Status (3)

Country Link
US (1) US10636719B2 (zh)
EP (1) EP3240023A1 (zh)
CN (1) CN107316817B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109920772A (zh) * 2017-12-12 2019-06-21 中芯国际集成电路制造(上海)有限公司 封装结构及其形成方法
CN112447610A (zh) * 2019-09-04 2021-03-05 三菱电机株式会社 半导体装置及半导体元件

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113130413A (zh) * 2019-12-30 2021-07-16 联华电子股份有限公司 半导体元件封装结构及其制造方法
CN117116888A (zh) * 2023-01-16 2023-11-24 荣耀终端有限公司 半导体封装结构及其制备方法、电子设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050167804A1 (en) * 2004-01-30 2005-08-04 Advanced Semiconducor Engineering, Inc. Substrate for packaging IC device and method for manufacturing the same
CN1830079A (zh) * 2003-07-28 2006-09-06 国际商业机器公司 用于低k介质的裂纹停止
CN101425483A (zh) * 2007-11-01 2009-05-06 台湾积体电路制造股份有限公司 集成电路结构
CN101681890A (zh) * 2007-05-10 2010-03-24 国际商业机器公司 抑制因切割和beol处理引起的ic器件损伤的方法
EP2273549A1 (en) * 2009-07-08 2011-01-12 Lsi Corporation Suppressing fractures in diced integrated circuits
CN104091793A (zh) * 2014-07-18 2014-10-08 华进半导体封装先导技术研发中心有限公司 提高可靠性的微凸点结构及制作方法
US9269678B2 (en) * 2012-10-25 2016-02-23 United Microelectronics Corp. Bond pad structure and method of manufacturing the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW396454B (en) * 1997-06-24 2000-07-01 Matsushita Electrics Corporati Semiconductor device and method for fabricating the same
US6297554B1 (en) * 2000-03-10 2001-10-02 United Microelectronics Corp. Dual damascene interconnect structure with reduced parasitic capacitance
US7224060B2 (en) 2004-01-30 2007-05-29 Chartered Semiconductor Manufacturing Ltd. Integrated circuit with protective moat
US20080182398A1 (en) * 2007-01-30 2008-07-31 Carpenter Burton J Varied Solder Mask Opening Diameters Within a Ball Grid Array Substrate
CN101641776B (zh) 2007-03-30 2011-11-16 富士通半导体股份有限公司 半导体器件
US9466666B2 (en) * 2012-05-03 2016-10-11 Analog Devices Global Localized strain relief for an integrated circuit
TW201405737A (zh) * 2012-05-25 2014-02-01 Applied Materials Inc 晶片等級之封裝中的聚合物熱燈絲化學氣相沉積
US9425121B2 (en) * 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer
DE112015005654T5 (de) * 2014-12-18 2017-08-31 Mitsubishi Electric Corporation Isolierte Leiterplatte, Leistungsmodul und Leistungseinheit
JP2016131179A (ja) * 2015-01-13 2016-07-21 ソニー株式会社 半導体装置、および半導体装置の製造方法、固体撮像素子、撮像装置、並びに電子機器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1830079A (zh) * 2003-07-28 2006-09-06 国际商业机器公司 用于低k介质的裂纹停止
US20050167804A1 (en) * 2004-01-30 2005-08-04 Advanced Semiconducor Engineering, Inc. Substrate for packaging IC device and method for manufacturing the same
CN101681890A (zh) * 2007-05-10 2010-03-24 国际商业机器公司 抑制因切割和beol处理引起的ic器件损伤的方法
CN101425483A (zh) * 2007-11-01 2009-05-06 台湾积体电路制造股份有限公司 集成电路结构
EP2273549A1 (en) * 2009-07-08 2011-01-12 Lsi Corporation Suppressing fractures in diced integrated circuits
US9269678B2 (en) * 2012-10-25 2016-02-23 United Microelectronics Corp. Bond pad structure and method of manufacturing the same
CN104091793A (zh) * 2014-07-18 2014-10-08 华进半导体封装先导技术研发中心有限公司 提高可靠性的微凸点结构及制作方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109920772A (zh) * 2017-12-12 2019-06-21 中芯国际集成电路制造(上海)有限公司 封装结构及其形成方法
CN109920772B (zh) * 2017-12-12 2021-07-13 中芯国际集成电路制造(上海)有限公司 封装结构及其形成方法
CN112447610A (zh) * 2019-09-04 2021-03-05 三菱电机株式会社 半导体装置及半导体元件

Also Published As

Publication number Publication date
CN107316817B (zh) 2020-08-25
US10636719B2 (en) 2020-04-28
EP3240023A1 (en) 2017-11-01
US20170309536A1 (en) 2017-10-26

Similar Documents

Publication Publication Date Title
US9287221B2 (en) Method for forming crack stop structure
CN107316817A (zh) 封装件及其制造方法
CN105390455B (zh) 用于晶圆级封装件的互连结构及其形成方法
TWI441302B (zh) 半導體裝置
KR101117505B1 (ko) 반도체 장치 및 그 제조 방법
US7067922B2 (en) Semiconductor device
TWI505365B (zh) 裂縫停止結構
US20160204071A1 (en) Semiconductor die and die cutting method
US8994148B2 (en) Device bond pads over process control monitor structures in a semiconductor die
US8455985B2 (en) Integrated circuit devices having selectively strengthened composite interlayer insulation layers and methods of fabricating the same
US10804150B2 (en) Semiconductor structure
US10964595B2 (en) Method for singulating packaged integrated circuits and resulting structures
CN108511401A (zh) 一种半导体芯片的封装结构及其封装方法
CN104752325A (zh) 半导体器件及其形成方法、提高晶圆切割成品率的方法
EP3807923A1 (en) Stress buffer layer in embedded package
CN103972185A (zh) 集成器件及其制造方法
US9875913B2 (en) Method for singulating packaged integrated circuits and resulting structures
CN109742032A (zh) 包括两步包封的制造电子器件的方法和相关器件
CN113097091B (zh) 一种半导体结构及其制造方法
TWI672771B (zh) 半導體裝置
KR100808585B1 (ko) 반도체 소자의 제조방법
KR100241520B1 (ko) 반도체 소자 제조방법
TWI463616B (zh) 封裝基板及其製造方法
JP2016174089A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant