KR101117505B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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다케시 와카바야시
오사무 오카다
오사무 구와바라
준지 시오타
노부미쓰 후지이
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Abstract

본 발명은, 실리콘 기판(1) 상면의 주변부를 제외한 영역에는 저유전율막(4)과 배선(5)의 적층 구조로 저유전율막 배선 적층 구조부(3)가 형성되어 있다. 저유전율막 배선 적층 구조부(3)의 주위 측면은 밀봉막(15)에 의해 덮혀져 있다. 이로써, 저유전율막(4)이 쉽게 박리되지 않는 구조로 되어 있다. 이 경우, 실리콘 기판(1)의 하면에는, 상기 하면을 크랙 등으로부터 보호하기 위해 하층 보호막(18)이 형성되어 있다.
실리콘 기판, 저유전율막, 밀봉막, 적층 구조부

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 저유전율막을 가지는 반도체 장치 및 그 제조 방법에 관한 것이다.
휴대형 전자 기기로 대표되는 소형의 전자 기기에 탑재되는 반도체 장치로서, 반도체 기판과 대략 같은 크기(사이즈 및 디멘션)를 가지는 CSP(Chip Size Package)가 알려져 있다. CSP 중에서도 웨이퍼 상태로 패키징을 완성시켜 다이싱(dicing)에 의해 각각의 반도체 장치로 분리된 것은, WLP(Wafer Level Package)라고도 하고 있다.
일본 특허출원 공개번호 2004-349461호 공보에는, 반도체 기판에 형성된 접속 패드를 덮는 절연막의 상면에 배선이 연장되고, 연장된 배선의 일단에 형성된 접속 패드부 상면에 다수의 기둥형 전극이 형성되고, 절연막의 상면에서의 기둥형 전극 간에 배선을 덮어 밀봉막이 형성된 반도체 장치가 개시되어 있다. 밀봉막은 그 상면이 기둥형 전극의 상면과 면이 일치하도록 형성되고, 기둥형 전극의 상면에 땜납볼이 형성되어 있다.
그런데, 상기와 같은 반도체 장치에는, 반도체 기판의 일면 상에 형성된 집적 회로에 층간 절연막과 배선의 적층 구조로 이루어지는 층간 절연막 배선 적층 구조부를 형성한 것이 있다. 이 경우, 미세화에 따라 층간 절연막 배선 적층 구조부의 배선 간의 간격이 좁아지면, 상기 배선 간의 용량이 커져 상기 배선을 통해 전해지는 신호가 매우 지연되게 된다.
상기와 같은 문제점을 개선하기 위해, 층간 절연막의 재료로서, 유전율이 층간 절연막의 재료로서 일반적으로 사용되고 있는 산화실리콘의 유전율 4.2~ 4.0보다 낮은 low-k 재료라고 하는 저유전율 재료가 주목받고 있다. low-k 재료로서는, 산화실리콘(SiO2)에 탄소(C)를 도프한 SiOC나, 또한 H를 포함하는 SiOCH 등을 들 수 있다. 또한, 유전율을 보다 낮게 하기 위해 공기를 포함하는 포러스(porous; 다공성)형의 저유전율막의 연구도 행해지고 있다.
그러나, 전술한 저유전율막을 구비한 반도체 장치에서는, 특히, 중공(中空) 구조를 가지는 포러스형의 저유전율막으로 대표되는 바와 같이, 기계적 강도가 낮고, 또한 수분의 영향을 쉽게 받고, 나아가서는 베이스층으로부터 쉽게 박리되는 문제가 있었다.
그래서, 본 발명은, 저유전율막의 박리를 큰 폭으로 개선할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체 장치는, 반도체 기판과, 반도체 기판의 일면 상의 주변부를 제외한 영역에 형성되고, 비유전율(比誘電率)이 3.0 이하인 저유전율막과 배선의 적층 구조로 이루어지는 저유전율막 배선 적층 구조부와, 상기 저유전율막 배선 적층 구조부 상에 형성된 절연막을 포함한다. 상기 절연막 상에 상기 저유전율막 배선 적층 구조부의 배선 접속 패드부와 접속된 전극용 접속 패드부와, 상기 전극용 접속 패드부 상에 형성된 외부 접속용 범프 전극이 형성되어 있다. 상기 반도체 기판, 상기 저유전율막 배선 적층 구조부 및 상기 절연막의 주위 측면, 및 상기 외부 접속용 범프 전극 주위에서의 상기 절연막 상에는 유기 수지로 이루어지는 밀봉막이 형성되고, 상기 반도체 기판의 하면에 유기 수지로 이루어지는 하층 보호막이 형성되어 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 먼저, 반도체 웨이퍼의 일면 상에 비유전율이 3.0 이하인 저유전율막과 배선이 적층된 저유전율막 배선 적층 구조부가 형성되고, 다이싱 스트리트(dicing street) 및 그 부근의 양쪽 영역 이외의 영역에서의 상기 저유전율막 배선 적층 구조부 상에 절연막이 형성되고, 상기 절연막 상에 전극용 접속 패드부가 상기 저유전율막 배선 적층 구조부의 최상층 배선의 접속 패드부에 접속되어 형성되고, 상기 전극용 접속 패드부 상에 외부 접속용 범프 전극이 형성된 것을 준비한다. 다음에, 상기 다이싱 스트리트 상 및 그 부근의 양쪽 영역에서의 상기 저유전율막 배선 적층 구조부를 레이저빔을 조사(照射)함으로써 제거하여, 상기 저유전율막 배선 적층 구조부의 측면 및 상기 반도체 웨이퍼 의 상면을 노출시키는 제1 홈을 형성하고, 상기 제1 홈을 통하여 노출된 상기 반도체 웨이퍼의 중앙부에 하프컷(half-cut)에 의해 제2 홈을 형성한다. 다음에, 상기 제1, 제2 홈 내 및 상기 절연막 상에서의 상기 외부 접속용 범프 전극의 주위에 유기 수지로 이루어지는 밀봉막을 형성하고, 상기 반도체 웨이퍼의 하면측을 연삭하여 상기 반도체 웨이퍼의 두께를 얇게 한다. 그리고, 상기 반도체 웨이퍼의 하면에 유기 수지로 이루어지는 하층 보호막을 형성한다. 이 후, 상기 밀봉막을 상기 제1, 제2 홈 내의 중앙부의 상기 다이싱 스트리트에 따라 절단하여 각각의 반도체 장치를 복수개 얻는다.
본 발명에 의하면, 반도체 기판 상의 주변부를 제외한 영역에 비유전율이 3.0 이하인 저유전율막과 배선의 적층 구조로 이루어지는 저유전율막 배선 적층 구조부를 형성하고, 이 저유전율막 배선 적층 구조부의 측면을 밀봉막에 의해 덮고 있으므로, 저유전율막이 박리되는 것을 대폭 개선할 수 있다. 이 경우, 반도체 기판의 하면에 유기 수지로 이루어지는 하층 보호막을 형성하고 있는 것은 반도체 기판의 하면을 크랙 등으로부터 보호하기 위한 것이다.
(제1 실시예)
도 1은 본 발명의 제1 실시예로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치는 실리콘 기판(반도체 기판)(1)을 포함하고 있다. 실리콘 기판(1)의 상면에는 소정의 기능을 행하는 집적 회로, 특히, 트랜지스터, 다이오드, 저항, 컨 덴서 등의 설치(도시하지 않음)가 형성되고, 상면 주변부에는 상기 집적 회로의 각 소자와 접속된 알루미늄계 금속 등으로 이루어지는 접속 패드(2)가 형성되어 있다. 접속 패드(2)는 2개만을 도시하였지만 실제로는 실리콘 기판 상의 상면에 다수 형성되어 있다.
실리콘 기판(1)의 상면에 있어서 접속 패드(2) 외측의 주변부를 제외한 영역에는 상기 집적 회로의 각 소자를 접속하기 위한 저유전율막 배선 적층 구조부(3)가 형성되어 있다. 저유전율막 배선 적층 구조부(3)는 복수개 층, 예를 들면 4층의 저유전율막(4)과 같은 수의 층으로 된, 구리나 알루미늄계 금속 등으로 이루어지는 배선(5)이 교대로 적층된 구조로 되어 있다.
저유전율막(4)의 재료로서는, Si-O 결합과 Si-H 결합을 가지는 폴리실록산계 재료(HSQ: Hydrogen silsesquioxane, 비유전율이 3.0), Si-O 결합과 Si-CH3 결합을 가지는 폴리실록산계 재료(MSQ: Methyl silsesquioxane, 비유전율이 2.7~2.9), 탄소 첨가 산화실리콘(SiOC: Carbon doped silicon oxide, 비유전율이 2.7~2.9), 유기 폴리머계의 low-k 재료 등을 들 수 있고, 비유전율이 3.0 이하이며 유리(glass) 전이 온도가 400℃ 이상인 것을 사용할 수 있다.
유기 폴리머계의 low-k 재료로서는, 다우 케미컬(Dow chemical)사 제조의 「SiLK(비유전율이 2.6)」, 허니웰 일렉트로닉 매터리얼스(Honeywell Electronic Materials)사 제조의 「FLARE(비유전율이 2.8)」 등을 들 수 있다. 여기서, 유리 전이 온도가 400℃ 이상이라는 것은, 후술하는 제조 공정에서의 온도에 충분히 견 딜 수 있도록 하기 위한 것이다. 그리고, 상기 각 재료의 포러스형도 사용할 수 있다.
또한, 저유전율막(4)의 재료로서는, 이상의 것 외에, 통상의 상태에서의 비유전율이 3:0보다 크지만, 포러스형으로 하는 것에 의해, 비유전율이 3.0 이하이며 유리 전이 온도가 400℃ 이상인 것을 사용할 수 있다. 예를 들면, 불소 첨가 산화실리콘(FSG: Fluorinated Silicate Glass, 비유전율이 3.5~3.7), 보론 첨가 산화실리콘(BSG: Boron-doped Silicate Glass, 비유전율이 3.5), 산화실리콘(비유전율이 4.0~4.2)이다.
저유전율막 배선 적층 구조부(3)에 있어서, 각 층의 배선(5)은 층간에서 서로 접속되어 있다. 최하층의 배선(5)의 일단부는 최하층의 저유전율막(4)에 형성된 개구부(6)를 통하여 접속 패드(2)와 접속되어 있다. 최상층 배선(5)의 접속 패드부(5a)는 최상층의 저유전율막(4)의 상면 주변부에 배치되어 있다.
최상층 배선(5) 및 최상층의 저유전율막(4)의 상면에는 산화실리콘 등의 무기 재료로 이루어지는 패시베이션막(절연막)(7)이 형성되어 있다. 최상층 배선(5)의 접속 패드부(5a)에 대응하는 부분에서의 패시베이션막(7)에는 개구부(8)가 형성되어 있다. 패시베이션막(7)의 상면에는 폴리이미드계 수지 등의 유기 수지로 이루어지는 상층 보호층(절연막)(9)이 형성되어 있다. 패시베이션막(7)의 개구부(8)에 대응하는 부분에서의 상층 보호막(9)에는 개구부(10)가 형성되어 있다.
상층 보호막(9)의 상면에는 상층 배선(11)이 형성되어 있다. 상층 배선(11)은 상층 보호막(9)의 상면에 형성된 구리 등으로 이루어지는 베이스부 금속층(12) 과, 베이스부 금속층(12)의 상면에 형성된 구리로 이루어지는 상부 금속층(13)의 2층 구조로 되어 있다. 상층 배선(11)의 일단부는 패시베이션막(7) 및 상층 보호막(9)의 개구부(8, 10)를 통하여 최상층 배선(5)의 접속 패드부(5a)와 접속되어 있다.
상층 배선(11)의 접속 패드부(전극용 접속 패드부)(7) 상면에는 구리로 이루어지는 기둥형 전극(외부 접속용 범프 전극)(14)이 형성되어 있다. 실리콘 기판(1), 저유전율막 배선 적층 구조부(3), 패시베이션막(7) 및 상층 보호막(9)의 주위 측면 및 상층 배선(11)을 포함하는 상층 보호막(9)의 상면에는 에폭시계 수지 등의 유기 수지로 이루어지는 밀봉막(15)이 그 상면이 기둥형 전극(14)의 상면보다 높아지도록 형성되어 있다. 따라서, 기둥형 전극(14) 상에서의 밀봉막(15)에는 단차부(16)가 형성되어 있다. 밀봉막(15)의 단차부(16) 내 및 그 상측에는 땜납볼(1, 7)이 기둥형 전극(14)의 상면에 접속되어 형성되어 있다.
여기서, 저유전율막 배선 적층 구조부(3) 및 패시베이션막(7)의 측면은, 실질적으로 일면을 형성하고, 밀봉막(15)에 의해 덮혀져 있다. 상층 보호막(9)의 측면은 패시베이션막(7)의 측면보다 내측에 배치되어 있다. 실리콘 기판(1)의 주위 측면에 형성된 밀봉막(15)의 하면은 실리콘 기판(1)의 하면과 면이 일치하도록 되어 있다. 실리콘 기판(1)의 하면 및 실리콘 기판(1)의 주위 측면에 형성된 밀봉막(15)의 하면에는 에폭시계 수지 등의 유기 수지로 이루어지는 하층 보호막(18)이 형성되어 있다.
이상과 같이, 이 반도체 장치에서는, 실리콘 기판(1) 상의 주변부를 제외한 영역에 저유전율막(4)과 배선(5)의 적층 구조로 이루어지는 저유전율막 배선 적층 구조부(3)를 형성하고, 저유전율막 배선 적층 구조부(3) 및 패시베이션막(7)의 측면을 밀봉막(15)에 의해 덮고 있으므로, 실리콘 기판(1)으로부터 저유전율막 배선 적층 구조부(3)가 쉽게 박리되지 않는 구조로 할 수 있다. 또한, 실리콘 기판(1)의 하면 및 실리콘 기판(1)의 주위 측면에 형성된 밀봉막(15)의 하면을 하층 보호막(18)에 의해 덮고 있으므로, 실리콘 기판(1)의 하면을 크랙 등으로부터 보호할 수 있다.
다음에, 이 반도체 장치의 제조 방법의 일례에 대하여 설명한다. 먼저, 도 2에 나타낸 바와 같이, 웨이퍼 상태의 실리콘 기판(이하, 반도체 웨이퍼(21)라고 함) 상에, 접속 패드(2)와, 각 4층의 저유전율막(4) 및 배선(5)과, 패시베이션 막(7)과, 상층 보호막(9)과, 베이스부 금속층(12) 및 상부 금속층(13)으로 이루어지는 2층 구조의 상층 배선(11)과, 기둥형 전극(4)이 형성된 것을 준비한다.
이 경우, 반도체 웨이퍼(2l)의 두께는, 도 1에 나타낸 실리콘 기판(1)의 두께보다 어느 정도 두껍게 되어 있다. 저유전율막(4)의 재료로서는 상기와 같은 것을 들 수 있고, 포러스형으로 된 것을 포함하여 비유전율이 3.0 이하이며 유리 전이 온도가 400℃ 이상인 것을 사용할 수 있다. 기둥형 전극(14)의 높이는 도 1에 나타낸 기둥형 전극(14)의 높이보다 어느 정도 높게 되어 있다. 도 2에 있어서, 부호(22)로 나타낸 영역은 다이싱 스트리트에 대응하는 영역이며, 다이싱 스트리트(22) 및 그 부근의 양쪽 영역에서의 상층 보호막(9)에는 개구부(23)가 형성되어 있다.
상층 보호막(9)의 개구부(23)는 폴리이미드계 또는 에폭시계 등의 유기 수지를 스핀코트법 또는 스크린법 등에 의해 패시베이션막(7) 전체면에 성막하고, 포토리소그래피법 등을 이용하여 형성되는 것이며, 평면에서 볼 때는 각 디바이스 영역(다이싱 스트리트(22)의 각 내측 영역)의 주위를 에워싸는 프레임 형상을 가진다.
다음에, 도 3에 나타낸 바와 같이, 레이저빔을 조사(照射)하는 레이저 가공에 의해 상층 보호막(9)의 개구부(23) 내에 있어서 다이싱 스트리트(22) 및 그 부근의 양쪽 영역에서의 패시베이션막(7) 및 4층의 저유전율막(4)에 제1 홈(24)을 형성한다. 제1 홈(24)은 상층 보호막(9)의 개구부(23)보다 좁은 폭으로 형성되어 있고, 상층 보호막(9)의 개구부(23)와 동일하게, 평면에서 볼 때는 각 디바이스 영역의 주위를 포위하여 패시베이션막(7)의 측면보다 외측에 프레임형으로 형성되어 있다.
그리고, 이 상태에서는 반도체 웨이퍼(21) 상에 적층된 4층의 저유전율막(4) 및 패시베이션막(7)이 제1 홈(24)에 의해 분리되는 것에 의해, 저유전율막 배선 적층 구조부(3)가 형성되어 있다. 또한, 패시베이션막(7) 및 저유전율막 배선 적층 구조부(3)의 측면은 실질적으로 일면을 형성하고 있다.
여기서, 저유전율막(4)은 약하여 파손되기 쉬우므로, 블레이드에 의해 절단하여 제1 홈(24)을 형성하는 경우에는 절단면에 있어서 저유전율막(4)에 다수의 균열, 파손 등이 생기므로, 제1 홈(24)의 형성은 레이저빔의 조사에 의해 저유전율막(4)을 절단하는 방법을 추천할 수 있다. 레이저빔의 조사에 의해 제1 홈(24)을 형성하는 경우, 레이저빔이 실리콘 기판(1)의 상면에 조사되면 실리콘 기판(1)의 상면이 용융되고, 이 용융된 것이 실리콘 기판(1)으로부터 튀어오르고 나서 실리콘 기판(1) 상에 낙하하므로, 제1 홈(24)의 저면은 요철면(凹凸面)(24a)이 된다. 즉, 저유전율막 배선 적층 구조부(3) 주위에서의 반도체 웨이퍼(21)의 상면은 제1 홈(24)을 통하여 노출되고, 또한 요철면(24a)이 된다.
그런데, 상기 실시예에서는, 패시베이션막(7) 상 전체면에 상층 보호막(9)을 형성하고, 이 상층 보호막(9)을 패터닝하여 개구부(23)를 형성한 후의 도 2에 도시된 상태에서, 저유전율막 배선 적층 구조부(3)에 레이저빔을 조사하여 제1 홈(24)을 형성하는 방법을 설명하였으나, 이 경우, 패시베이션막(7) 상 전체면에 상층 보호막(9)을 형성하고, 이 상층 보호막(9)을 패터닝하지 않은 상태에서 레이저빔을 조사하여 상층 보호막(9), 패시베이션막(7) 및 저유전율막 배선 적층 구조부(3)에 일정하게 제1 홈(24)을 형성하는 방법이어도 된다.
다만, 상층 보호막(9)의 재료가 폴리이미드계 수지 등과 같이 유기 수지막이며, 또한 그 막두께가 두꺼운 경우에는 유기 수지막의 레이저 에너지의 흡수 용량이 크기 때문에 절단이 곤란해지는 문제점이 있다. 이 점에서는, 상층 보호막(9)에는 포토리소그래피 기술을 이용하여 개구부(23)를 미리 형성해 두는 도 3에 관하여 설명한 방법 쪽이 바람직하다.
다음에, 도 4에 나타낸 바와 같이, 다이싱 블레이드(25)를 준비한다. 이 다이싱 블레이드(25)는 원반형의 숫돌로 이루어지고, 그 날끝의 단면 형상은 대략 ㄷ자 형상으로 되어 있고, 그 두께는 다이싱 스트리트(22)의 폭보다 커서 제1 홈(24) 의 폭보다 얇은 두께로 되어 있다. 그리고, 이 다이싱 블레이드(25)를 사용하여 다이싱 스트리트(22) 및 그 부근의 양측에서의 반도체 웨이퍼(21)의 상면 측으로부터 반도체 웨이퍼(21)의 도중까지 하프컷하고, 스트레이트형의 제2 홈(26)을 형성한다.
다음에, 도 5에 나타낸 바와 같이, 스크린 인쇄법, 스핀코트법 등에 의해, 상층 배선(11)의 상면, 기둥형 전극(14)의 상면, 상층 보호막(9)의 상면, 상층 보호막(9)의 개구부(23)를 통하여 노출된 패시베이션막(7)의 상면 및 제1, 제2 홈(24, 26)을 통하여 노출된 반도체 웨이퍼(21)의 상면에 에폭시계 수지 등의 유기 수지로 이루어지는 밀봉막(15)을 그 두께가 기둥형 전극(14)의 높이보다 두껍게 되도록 형성한다. 따라서, 이 상태에서는 기둥형 전극(14)의 상면은 밀봉막(15)에 의해 덮혀져 있다.
다음에, 밀봉막(15)의 상면 측을 적당히 연삭하고, 도 6에 나타낸 바와 같이, 기둥형 전극(14)의 상면을 노출시키고, 또한 이 노출된 기둥형 전극(14)의 상면을 포함하는 밀봉막(15)의 상면을 평탄화한다. 다음에, 도 7에 나타낸 바와 같이, 기둥형 전극(14)의 상면을 포함하는 밀봉막(15)의 상면에 보호 테이프(27)를 접착한다.
다음에, 도 8에 나타낸 바와 같이, 반도체 웨이퍼(21)의 하면측을 적어도 제2 홈(26) 내에 형성된 밀봉막(15)이 노출되기까지 연삭 숫돌(도시하지 않음)을 사용하여 연삭한다. 그러면, 반도체 웨이퍼(21)의 두께가 얇아지고, 또한 반도체 웨이퍼(21)가 각각의 실리콘 기판(1)으로 분리된다. 이 상태에서는, 실리콘 기판(1) 및 제2 홈(26) 내에 형성된 밀봉막(15)의 하면은 면이 일치하도록 되어 있다. 다음에, 보호 테이프(27)를 박리한다. 그리고, 보호 테이프(27)는 반도체 웨이퍼(21)를 연삭할 때 지지할 수 있는 지지 부재이면 되고, 테이프형일 필요는 없다.
다음에, 도 9에 나타낸 바와 같이, 실리콘 기판(1)(반도체 웨이퍼(21)) 및 제2 홈(26) 내에 형성된 밀봉막(15)의 하면에 에폭시계 수지 등의 유기 수지로 이루어지는 하층 보호막(8)을 형성한다. 하층 보호막(18)의 형성 방법으로서는, 스크린 인쇄법, 스핀코트법 등에 의해 액상 수지를 도포하도록 해도 되고, 또는 수지 테이프 등의 지지 부재를 접착한 상태에서 행하도록 해도 된다.
다음에, 도 10에 나타낸 바와 같이, 기둥형 전극(14)의 상면부의 일부를 에칭에 의해 제거하여, 그 상면이 밀봉막(15)의 상면보다 낮아지도록 단차부(16)를 형성한다. 다음에, 도 11에 나타낸 바와 같이, 밀봉막(14)의 단차부(16) 내 및 그 상측에 땜납볼(17)을 기둥형 전극(14)의 상면에 탑재하고, 리플로(reflow) 등의 열처리를 행하여 땜납볼(17)을 기둥형 전극(14)에 접합한다. 다음에, 도 12에 나타낸 바와 같이, 밀봉막(15) 및 하층 보호막(18)을 제2 홈(26) 내의 중앙부의 다이싱 스트리트(22)에 따라 절단하면, 도 1에 나타낸 반도체 장치가 복수개 얻어진다.
그런데, 도 4에 나타낸 공정에 있어서, 웨이퍼(21)에 형성하는 제2 홈(26)의 깊이가 깊은 경우에는, 다이싱 블레이드(25)를 사용하여 제2 홈(26)을 형성하고 있는 정 중앙에서 반도체 웨이퍼(21)가 균열되어 버릴 우려가 있고, 또한 밀봉막(15)을 형성하기 위한 액상 수지가 제2 홈(26)의 저부까지 확실하게 충전되지 않을 우려가 있다. 그래서, 다음에, 그와 같은 문제를 해소할 수 있는 실시예에 대하여 설명한다.
(제2 실시예)
도 13은 본 발명의 제2 실시예로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치에 있어서, 도 1에 나타낸 반도체 장치와 상이한 점은, 제2 홈(26)의 깊이가 도 4에 나타낸 경우보다 얕은 구조를 가진다. 그러므로, 실리콘 기판(1)의 주위 측면 하부에, 실리콘 기판(1)의 하면과 제2 홈(26) 사이에 실리콘 기판(1)의 잔부가 돌기부(31)로서 형성되어 있고, 이 돌기부(31)의 측면이 외부에 노출되고, 이 외부에 노출된 돌기부(31)의 측면은 밀봉막(15)의 측면과 면이 일치하게 되어 있다. 그리고, 실리콘 기판(1)의 하면에 형성된 하층 보호막(18)은 돌기부(31)의 하면을 덮고 있다.
다음에, 이 반도체 장치의 제조 방법의 일례에 대하여 설명한다. 이 경우, 도 3에 나타낸 공정 후에, 도 14에 나타낸 바와 같이, 다이싱 블레이드(25)를 사용하여 다이싱 스트리트(22) 및 그 부근의 양측에서의 반도체 웨이퍼(21)의 상면 측으로부터 반도체 웨이퍼(21)의 도중까지 하프컷하고, 스트레이트형의 제2 홈(26)을 형성한다. 이 경우, 제2 홈(26)의 깊이는 도 4에 나타낸 경우보다 어느 정도 얕게 한다. 이 결과, 상기 제1 실시예의 경우와 비교하여, 다이싱 블레이드(25)를 사용하여 제2 홈(26)을 형성하고 있는 정 중앙에서 반도체 웨이퍼(21)가 쉽게 균열되지 않도록 할 수 있다.
다음에, 도 5에 나타낸 바와 같은 밀봉막 형성 공정, 도 6에 나타낸 바와 같은 밀봉막 연삭 공정, 도 7에 나타낸 바와 같은 보호 테이프 접착하는 공정, 도 8 에 나타낸 바와 같은 반도체 웨이퍼 연삭 공정 및 보호 테이프 박리 공정을 거치면 도 15에 나타낸 바와 같은 것이 얻어진다. 여기서, 밀봉막 형성 공정에서는 제2 홈(26)의 깊이가 상기 제1 실시예의 경우보다 어느 정도 얕기 때문에 밀봉막(15)을 형성하기 위한 액상 수지를 제2 홈(26)의 저부까지 확실하게 충전하는 것이 가능해진다.
또한, 반도체 웨이퍼 연삭 공정에서는 제2 홈(26) 내에 형성된 밀봉막(15)이 노출되지 않을 정도로 한다. 이 결과, 반도체 웨이퍼(21)는 각각의 실리콘 기판(1)으로 분리되지 않고, 제2 홈(26) 부분에서의 반도체 웨이퍼(21)가 돌기부 형성부(31a)로서 잔존한다. 그리고, 이 경우에도, 보호 테이프(27)는 처음부터 사용하지 않도록 해도 된다.
다음에, 도 16에 나타낸 바와 같이, 돌기부 형성부(31a)를 포함하는 반도체 웨이퍼(21)의 하면에 에폭시계 수지 등의 유기 수지로 이루어지는 하층 보호막(18)을 형성한다. 이 경우에도, 하층 보호막(18)의 형성 방법으로서는, 스크린 인쇄법, 스핀 코트법 등에 의해 액상 수지를 도포하도록 하거나, 또는 수지 테이프를 접착하도록 해도 된다.
다음에, 기둥형 전극(14)의 상면 측을 에칭하여, 기둥형 전극(14) 상에서의 밀봉막(15)에 단차부(16)를 형성한다. 다음에, 밀봉막(14)의 단차부(16) 내 및 그 상측에 땜납볼(17)을 기둥형 전극(14)의 상면에 접합하도록 형성한다. 다음에, 도 17에 나타낸 바와 같이, 밀봉막(15), 반도체 웨이퍼(21)의 돌기부 형성부(31a) 및 하층 보호막(18)을 제2 홈(26) 내의 중앙부의 다이싱 스트리트(22)에 따라 절단하 면, 도 13에 나타낸 반도체 장치가 복수개 얻어진다.
그런데, 이같이 하여 얻어진 반도체 장치에서는 실리콘 기판(1)의 돌기부(31)의 측면이 외부에 노출되어 있으므로, 엄격한 환경 조건 하에서는 반도체 장치 측면의 보호가 충분하지 않게 될 우려가 있다. 그래서, 다음에, 그와 같은 문제를 해소할 수 있는 실시예에 대하여 설명한다.
(제3 실시예)
도 18은 본 발명의 제3 실시예로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치에 있어서, 도 13에 나타낸 반도체 장치와 상이한 점은, 돌기부(31)를 포함하는 실리콘 기판(1)의 하면 주변부에 밀봉막(15)이 노출되기까지의 스트레이트형의 제3 홈(32)을 형성함으로써, 돌기부(31)를 제거하고, 제3 홈(32) 내에 하층 보호막(18)을 형성한 점이다.
다음에, 이 반도체 장치의 제조 방법의 일례에 대하여 설명한다. 이 경우, 도 15에 나타낸 공정 후에, 도 19에 나타낸 바와 같이, 다이싱 블레이드(33)를 준비한다. 이 다이싱 블레이드(33)는 원반형의 숫돌로 이루어지고, 그 날끝의 단면 형상은 대략 ㄷ자 형상으로 되어 있고 그 두께는 제2 홈(26)의 폭보다 큰 두께로 되어 있다. 그리고, 이 다이싱 블레이드(33)를 사용하여 제2 홈(26) 및 그 부근의 양측에서의 도 15에 나타낸 돌기부 형성부(31a)를 포함하는 반도체 웨이퍼(21)의 하면측을 밀봉막(15)이 노출되기까지 연삭하고, 돌기부 형성부(31a)를 제거하는 동시에, 반도체 웨이퍼(21)의 하면에 제2 홈(26)보다 넓은 폭을 가지는 스트레이트형의 제3 홈(32)을 형성한다.
다음에, 도 20에 나타낸 바와 같이, 제3 홈(32) 내를 포함하는 반도체 웨이퍼(21)의 하면에 에폭시계 수지 등의 유기 수지로 이루어지는 하층 보호막(18)을 형성한다. 이 경우에도, 하층 보호막(18)의 형성 방법으로서는, 스크린 인쇄법, 스핀코트법 등에 의해 액상 수지를 도포하도록 하거나, 또는 수지 테이프 등의 지지 부재를 접착한 상태로 행하도록 해도 된다.
다음에, 도 21에 나타낸 바와 같이, 기둥형 전극(14)의 상면 측을 에칭하여 기둥형 전극(14) 상에서의 밀봉막(15)에 단차부(16)를 형성한다. 다음에, 밀봉막(14)의 단차부(16) 내 및 그 상측에 땜납볼(17)을 기둥형 전극(14)의 상면에 접합하도록 형성한다. 다음에, 밀봉막(15) 및 하층 보호막(18)을 제2 홈(26) 내의 중앙부의 다이싱 스트리트(22)에 따라 절단하면, 도 18에 나타낸 반도체 장치가 복수개 얻어진다.
이같이 하여 얻어진 반도체 장치에서는, 실리콘 기판(1)의 하면 주변부 및 실리콘 기판(1)의 주위 측면에 형성된 밀봉막(15)의 하부에 스트레이트형의 제3 홈(32)을 형성하고, 제3 홈(32) 내에 하층 보호막(18)을 형성하고 있으므로, 실리콘 기판(1)의 측면 하부를 하층 보호막(18)에 의해 덮을 수 있고, 따라서 실리콘 기판(1) 측면을 양호하게 보호할 수 있다.
(제4 실시예)
도 22는 본 발명의 제4 실시예로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치에 있어서, 도 18에 나타낸 반도체 장치와 상이한 점은, 제3 홈(32)의 단면 형상을 밀봉막(15)의 측면으로부터 실리콘 기판(1)의 하면으로 갈 수록 점차 하강하는 경사면으로 하고, 제3 홈(32) 내에 하층 보호막(18)을 형성한 점이다.
다음에, 이 반도체 장치의 제조 방법의 일례에 대하여 설명한다. 이 경우, 도 15에 나타낸 공정 후에, 도 23에 나타낸 바와 같이, 다이싱 블레이드(34)를 준비한다. 이 다이싱 블레이드(34)는 원반형의 숫돌로 이루어지고, 그 날끝의 단면 형상은 대략 V자 형상으로 되어 있다. 그리고, 이 다이싱 블레이드(34)를 사용하여 제2 홈(26) 및 그 부근의 양측에서의 도 15에 나타낸 돌기부 형성부(31a)를 포함하는 반도체 웨이퍼(21)의 하면측을 밀봉막(15)이 노출되기까지 연삭하고, 돌기부 형성부(31a)를 제거하는 동시에, 반도체 웨이퍼(21)의 하면에 단면 대략 역V자 형상의 제3 홈(32)을 밀봉막(15)의 도중에 이르기까지 형성한다.
다음에, 도 24에 나타낸 바와 같이, 제3 홈(32) 내를 포함하는 반도체 웨이퍼(21)의 하면에 에폭시계 수지 등의 유기 수지로 이루어지는 하층 보호막(18)을 형성한다. 이 경우에도, 하층 보호막(18)의 형성 방법으로서는, 스크린 인쇄법, 스핀코트법 등에 의해 액상 수지를 도포하도록 하거나, 또는 수지 테이프 등의 지지 부재를 접착한 상태로 행하도록 해도 된다.
다음에, 도 25에 나타낸 바와 같이, 기둥형 전극(14)의 상면 측을 에칭하여 기둥형 전극(4) 상에서의 밀봉막(15)에 단차부(16)를 형성한다. 다음에, 밀봉막(14)의 단차부(16) 내 및 그 상측에 땜납볼(17)을 기둥형 전극(14)의 상면에 접합하도록 형성한다. 다음에, 밀봉막(15) 및 하층 보호막(18)을 제2 홈(26) 내의 중앙부의 다이싱 스트리트(22)에 따라 절단하면, 도 22에 나타낸 반도체 장치가 복수개 얻어진다.
이같이 하여 얻어진 반도체 장치에서는, 제3 홈(32)의 단면 형상이 밀봉막(15)의 측면으로부터 실리콘 기판(1)의 하면으로 갈 수록 점차 하강하는 경사면으로 되어 있는 것에 의해, 실리콘 기판(1)의 주위 측면 하부가 동일한 경사면으로 되어 있으므로, 실리콘 기판(1)의 주위 측면 하부의 크랙 등에 대한 내성이 향상되어, 취급시의 안전성을 보다 한층 향상시킬 수 있다.
(제5 실시예)
도 26은 본 발명의 제5 실시예로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치에 있어서, 도 1에 나타낸 반도체 장치와 상이한 점은, 패시베이션막(7)의 측면을 저유전율막 배선 적층 구조부(3)의 측면보다 내측에 배치하고, 또한 패시베이션막(7)의 측면을 상층 보호막(9)의 측면과 실질적으로 면이 일치 하도록 한 점이다.
다음에, 이 반도체 장치의 제조 방법의 일례에 대하여 설명한다. 이 경우, 먼저, 도 27에 나타낸 바와 같이, 다이싱 스트리트(22) 및 그 부근의 양쪽 영역에서의 상층 보호막(9) 및 패시베이션막(7)에 포토리소그래피법에 의해 개구부(23)를 형성한 것을 준비한다. 이 상태에서는, 다이싱 스트리트(22) 및 그 부근의 양쪽 영역에서의 최상층의 저유전율막(4)은 개구부(23)를 통하여 노출되어 있다.
다음에, 도 28에 나타낸 바와 같이, 레이저빔을 조사하는 레이저 가공에 의해 상층 보호막(9) 및 패시베이션막(7)의 개구부(23) 내에 있어서 다이싱 스트리트(22) 및 그 부근의 양쪽 영역에서의 4층의 저유전율막(4)에 제1 홈(24)을 형성한다. 이 경우, 제1 홈(24)의 폭은 상층 보호막(9) 및 패시베이션막(7)의 개구 부(23)의 폭보다 좁게 되어 있다. 따라서, 상층 보호막(9) 및 패시베이션막(7)의 측면은 저유전율막(4)의 측면보다 내측에 배치되어 있다. 이하, 상기 제1 실시예의 경우와 동일한 공정을 거치면, 도 26에 나타낸 반도체 장치가 복수개 얻어진다.
상기 반도체 장치의 제조 방법에서는, 레이저빔에 의해 저유전율막(4)만을 가공하고, 패시베이션막(7) 및 상층 보호막(9)을 가공하는 것은 아니기 때문에, 저유전율막(4)을 가공하는 데 최적인 레이저빔의 조건으로 설정하는 것이 가능하므로, 저유전율막(4)의 가공을 능률적으로, 또한 고정밀도로 행할 수 있다.
(제6 실시예)
도 29는 본 발명의 제6 실시예로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치에 있어서, 도 26에 나타낸 반도체 장치와 상이한 점은, 패시베이션막(7)의 사이즈를 상층 보호막(9)의 사이즈보다 작게 하고, 패시베이션막(7)의 측면을 상층 보호막(9)의 측면보다 내측에 배치한 점이다.
(그 외의 실시예)
상기 실시예에서는, 상층 보호막(9) 상에 상층 배선(11)을 형성하고, 이 상층 배선(11)의 접속 패드부 상에 기둥형 전극(14)을 형성한 구조를 가지는 것이지만, 본 발명은 상층 보호막(9) 상에 접속 패드부만을 형성하고, 이 접속 패드부 상에 기둥형 전극(14)이나 땜납볼(17) 등의 외부 접속용 범프 전극을 형성하는 구조에 적용할 수도 있다.
도 1은 본 발명의 제1 실시예로서의 반도체 장치의 단면도이다.
도 2는 도 1에 나타낸 반도체 장치의 제조 방법의 일례에 있어서, 당초 준비한 것의 단면도이다.
도 3은 도 2에 계속되는 공정의 단면도이다.
도 4는 도 3에 계속되는 공정의 단면도이다.
도 5는 도 4에 계속되는 공정의 단면도이다.
도 6은 도 5에 계속되는 공정의 단면도이다.
도 7은 도 6에 계속되는 공정의 단면도이다.
도 8은 도 7에 계속되는 공정의 단면도이다.
도 9는 도 8에 계속되는 공정의 단면도이다.
도 10은 도 9에 계속되는 공정의 단면도이다.
도 11은 도 10에 계속되는 공정의 단면도이다.
도 12는 도 11에 계속되는 공정의 단면도이다.
도 13은 본 발명의 제2 실시예로서의 반도체 장치의 단면도이다.
도 14는 도 13에 나타낸 반도체 장치의 제조 방법의 일례에 있어서, 소정 공정의 단면도이다.
도 15는 도 14에 계속되는 공정의 단면도이다.
도 16은 도 15에 계속되는 공정의 단면도이다.
도 17은 도 16에 계속되는 공정의 단면도이다.
도 18은 본 발명의 제3 실시예로서의 반도체 장치의 단면도이다.
도 19는 도 18에 나타낸 반도체 장치의 제조 방법의 일례에 있어서, 소정 공정의 단면도이다.
도 20은 도 19에 계속되는 공정의 단면도이다.
도 21은 도 20에 계속되는 공정의 단면도이다.
도 22는 본 발명의 제4 실시예로서의 반도체 장치의 단면도이다.
도 23은 도 22에 나타낸 반도체 장치의 제조 방법의 일례에 있어서, 소정 공정의 단면도이다.
도 24는 도 23에 계속되는 공정의 단면도이다.
도 25는 도 24에 계속되는 공정의 단면도이다.
도 26은 본 발명의 제5 실시예로서의 반도체 장치의 단면도이다.
도 27은 도 26에 나타낸 반도체 장치의 제조 방법의 일례에 있어서, 당초 준비한 것의 단면도이다.
도 28은 도 27에 계속되는 공정의 단면도이다.
도 29는 본 발명의 제6 실시예로서의 반도체 장치의 단면도이다.
[도면의 주요부분에 대한 부호의 설명]
1: 실리콘 기판
2: 접속 패드
3: 저유전율막 배선 적층 구조부
4: 저유전율막
5: 배선
7: 패시베이션막
9: 상층 보호막
11: 상층 배선
14: 기둥형 전극
15: 밀봉막
17: 땜납볼
18: 하층 보호막
21: 반도체 웨이퍼
22: 다이싱 스트리트
23: 개구부
24: 제1 홈
26: 제2 홈

Claims (41)

  1. 일면을 가지는 반도체 기판과,
    상기 반도체 기판의 상기 일면 상의 주변부를 제외한 영역에 형성되고, 비유전율(比誘電率)이 3.0 이하인 저유전율막과 배선의 적층 구조로 이루어지는 저유전율막 배선 적층 구조부와,
    상기 저유전율막 배선 적층 구조부 상에 형성된 절연막과,
    상기 절연막 상에 상기 저유전율막 배선 적층 구조부의 배선에 접속되어 형성된 전극용 접속 패드부와,
    상기 전극용 접속 패드부 상에 형성된 외부 접속용 범프 전극과,
    상기 반도체 기판의 주위 측면, 상기 저유전율막 배선 적층 구조부의 주위 측면, 상기 절연막의 주위 측면, 및 상기 외부 접속용 범프 전극 주위에서의 상기 절연막 상에 형성된, 유기 수지로 이루어지는 밀봉막과,
    적어도 상기 반도체 기판의 하면에 형성된, 유기 수지로 이루어지는 하층 보호막
    을 포함하고,
    상기 반도체 기판의 주위 측면의 하부에 돌기부가 형성되고, 상기 돌기부의 측면은 상기 밀봉막의 측면과 면이 일치하도록 되어 있는,
    반도체 장치.
  2. 제1항에 있어서,
    상기 저유전율막의 유리(glass) 전이 온도는 400℃ 이상인, 반도체 장치.
  3. 제1항에 있어서,
    상기 하층 보호막은 상기 반도체 기판의 하면 및 상기 반도체 기판의 주위 측면에 형성된 상기 밀봉막의 하면에 형성되어 있는, 반도체 장치.
  4. 제1항에 있어서,
    상기 절연막은 무기 재료로 이루어지는 패시베이션막과 그 위에 형성된 유기 수지로 이루어지는 상층 보호막을 포함하는, 반도체 장치.
  5. 제4항에 있어서,
    상기 패시베이션막 및 상기 저유전율막 배선 적층 구조부의 측면은 일면을 형성하고 있는, 반도체 장치.
  6. 제5항에 있어서,
    상기 상층 보호막의 측면은 상기 패시베이션막의 측면보다 내측에 배치되어 있는, 반도체 장치.
  7. 제1항에 있어서,
    상기 절연막 상에 상기 전극용 접속 패드부를 가지는 상층 배선이 형성되어 있는, 반도체 장치.
  8. 제7항에 있어서,
    상기 상층 배선의 접속 패드부 상에 형성된 상기 외부 접속용 범프 전극은 기둥형 전극인, 반도체 장치.
  9. 제8항에 있어서,
    상기 기둥형 전극 상에 땜납볼이 형성되어 있는, 반도체 장치.
  10. 제1항에 있어서,
    상기 저유전율막은, Si-O 결합과 Si-H 결합을 가지는 폴리실록산계 재료, Si-O 결합과 Si-CH3 결합을 가지는 폴리실록산계 재료, 탄소 첨가 산화실리콘, low-k 재료 중 어느 하나를 포함하거나, 또는 불소 첨가 산화실리콘, 보론 첨가 산화실리콘, 산화실리콘 중 어느 하나로서 포러스(porous)형의 것을 포함하는, 반도체 장치.
  11. 일면을 가지는 반도체 기판과,
    상기 반도체 기판의 상기 일면 상의 주변부를 제외한 영역에 형성되고, 비유전율(比誘電率)이 3.0 이하인 저유전율막과 배선의 적층 구조로 이루어지는 저유전율막 배선 적층 구조부와,
    상기 저유전율막 배선 적층 구조부 상에 형성된 절연막과,
    상기 절연막 상에 상기 저유전율막 배선 적층 구조부의 배선에 접속되어 형성된 전극용 접속 패드부와,
    상기 전극용 접속 패드부 상에 형성된 외부 접속용 범프 전극과,
    상기 반도체 기판의 주위 측면, 상기 저유전율막 배선 적층 구조부의 주위 측면, 상기 절연막의 주위 측면, 및 상기 외부 접속용 범프 전극 주위에서의 상기 절연막 상에 형성된, 유기 수지로 이루어지는 밀봉막과,
    적어도 상기 반도체 기판의 하면에 형성된, 유기 수지로 이루어지는 하층 보호막
    을 포함하고,
    상기 반도체 기판은 상기 일면 측에 위치하는 상부와 상기 일면과는 반대측의 다른 면 측에 위치하는 하부를 가지고, 상기 하부의 주위 측면은, 상기 상부의 주위 측면으로부터 상기 반도체 기판의 상기의 다른 면 측으로 갈수록 점차 상기 반도체 기판의 내측을 향하도록 경사지게 형성되어 있는,
    반도체 장치.
  12. 제11항에 있어서,
    상기 저유전율막의 유리(glass) 전이 온도는 400℃ 이상인, 반도체 장치.
  13. 제11항에 있어서,
    상기 하층 보호막은 상기 반도체 기판의 하면 및 상기 반도체 기판의 주위 측면에 형성된 상기 밀봉막의 하면에 형성되어 있는, 반도체 장치.
  14. 제11항에 있어서,
    상기 절연막은 무기 재료로 이루어지는 패시베이션막과 그 위에 형성된 유기 수지로 이루어지는 상층 보호막을 포함하는, 반도체 장치.
  15. 제14항에 있어서,
    상기 패시베이션막 및 상기 저유전율막 배선 적층 구조부의 측면은 일면을 형성하고 있는, 반도체 장치.
  16. 제15항에 있어서,
    상기 상층 보호막의 측면은 상기 패시베이션막의 측면보다 내측에 배치되어 있는, 반도체 장치.
  17. 제11항에 있어서,
    상기 절연막 상에 상기 전극용 접속 패드부를 가지는 상층 배선이 형성되어 있는, 반도체 장치.
  18. 제17항에 있어서,
    상기 상층 배선의 접속 패드부 상에 형성된 상기 외부 접속용 범프 전극은 기둥형 전극인, 반도체 장치.
  19. 제18항에 있어서,
    상기 기둥형 전극 상에 땜납볼이 형성되어 있는, 반도체 장치.
  20. 제11항에 있어서,
    상기 저유전율막은, Si-O 결합과 Si-H 결합을 가지는 폴리실록산계 재료, Si-O 결합과 Si-CH3 결합을 가지는 폴리실록산계 재료, 탄소 첨가 산화실리콘, low-k 재료 중 어느 하나를 포함하거나, 또는 불소 첨가 산화실리콘, 보론 첨가 산화실리콘, 산화실리콘 중 어느 하나로서 포러스(porous)형의 것을 포함하는, 반도체 장치.
  21. 반도체 웨이퍼의 일면 상에 비유전율이 3.0 이하인 저유전율막과 배선이 적층된 저유전율막 배선 적층 구조부가 형성되고, 다이싱 스트리트(dicing street) 및 그 부근의 양쪽 영역 이외의 영역에서의 상기 저유전율막 배선 적층 구조부 상에 절연막이 형성되고, 상기 절연막 상에 전극용 접속 패드부가 상기 저유전율막 배선 적층 구조부의 배선에 접속되어 형성되고, 상기 전극용 접속 패드부 상에 외부 접속용 범프 전극이 형성된 것을 준비하는 공정과,
    상기 다이싱 스트리트 상 및 그 부근의 양쪽 영역에서의 상기 저유전율막 배선 적층 구조부를 레이저빔을 조사(照射)함으로써 제거하여 상기 저유전율막 배선 적층 구조부의 측면 및 상기 반도체 웨이퍼의 상면을 노출시키는 제1 홈을 형성하는 공정과,
    상기 제1 홈 내에서의 노출된 상기 반도체 웨이퍼의 중앙부에 상기 제1 홈보다 작은 폭을 가진 제2 홈을 형성하는 공정과,
    상기 제1, 제2 홈 내 및 상기 절연막 상에서의 상기 외부 접속용 범프 전극의 주위에 유기 수지로 이루어지는 밀봉막을 형성하는 공정과,
    상기 반도체 웨이퍼의 하면측을 연삭하여 상기 제2 홈 내에 형성된 상기 밀봉막이 노출되지 않도록 상기 반도체 웨이퍼의 두께를 얇게 하는 공정과,
    상기 제2 홈 및 그 부근의 양측에서의 상기 반도체 웨이퍼의 하면측을 연삭하고, 상기 반도체 웨이퍼의 하면측에 상기 제2 홈 내에 형성된 상기 밀봉막의 도중에 이르는 단면이 역V자형인 제3 홈을 형성하는 공정과,
    적어도 상기 반도체 웨이퍼의 하면에 유기 수지로 이루어지는 하층 보호막을 형성하는 공정과,
    적어도 상기 밀봉막을 상기 제1, 제2 홈 내의 중앙부의 상기 다이싱 스트리트에 따라 절단하여 각각의 반도체 장치를 복수개 얻는 공정
    을 포함하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 저유전율막의 유리 전이 온도는 400℃ 이상인, 반도체 장치의 제조 방법.
  23. 제21항에 있어서,
    상기 반도체 웨이퍼의 하면측을 연삭하는 공정은 적어도 상기 제2 홈 내에 형성된 상기 밀봉막이 노출되기까지 행하는, 반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 하층 보호막의 형성은 상기 반도체 웨이퍼의 하면 및 상기 밀봉막의 노출면에 지지 부재를 접착함으로써 행하는, 반도체 장치의 제조 방법.
  25. 제21항에 있어서,
    상기 하층 보호막의 형성은 상기 반도체 웨이퍼의 하면에 수지 테이프를 접착함으로써 행하는, 반도체 장치의 제조 방법.
  26. 제21항에 있어서,
    상기 밀봉막을 절단하는 공정은 상기 다이싱 스트리트에 따라 상기 반도체 웨이퍼 및 상기 하층 보호막을 절단하는 공정을 포함하는, 반도체 장치의 제조 방법.
  27. 제21항에 있어서,
    상기 반도체 웨이퍼의 하면측을 연삭하는 공정 후에, 상기 제2 홈 및 그 부근의 양측에서의 상기 반도체 웨이퍼의 하면측을 연삭하고, 상기 반도체 웨이퍼의 하면측에 상기 제2 홈 내에 형성된 상기 밀봉막을 노출시키는 제3 홈을 형성하는 공정을 포함하는, 반도체 장치의 제조 방법.
  28. 제21항에 있어서,
    상기 하층 보호막을 형성하는 공정은, 상기 제3 홈 내에 하층 보호막을 형성하는 공정을 포함하는, 반도체 장치의 제조 방법.
  29. 제28항에 있어서,
    상기 하층 보호막을 형성하는 공정은 상기 제3 홈 내를 포함하는 상기 반도체 웨이퍼의 하면에 지지 부재를 접착함으로써 행하는, 반도체 장치의 제조 방법.
  30. 제21항에 있어서,
    상기 저유전율막은, Si-O 결합과 Si-H 결합을 가지는 폴리실록산계 재료, Si-O 결합과 Si-CH3 결합을 가지는 폴리실록산계 재료, 탄소 첨가 산화실리콘, low-k 재료 중 어느 하나를 포함하거나, 또는 불소 첨가 산화실리콘, 보론 첨가 산화실리콘, 산화실리콘 중 어느 하나로서 포러스형의 것을 포함하는, 반도체 장치의 제조 방법.
  31. 삭제
  32. 삭제
  33. 삭제
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