JP4956465B2 - 半導体装置の製造方法 - Google Patents

Description

この発明は半導体装置の製造方法に関する。

携帯型電子機器等に代表される小型の電子機器に搭載される半導体装置として、半導体基板とほぼ同じ大きさ（サイズ＆ディメンション）を有するＣＳＰ(Chip Size Package)が知られている。ＣＳＰの中でも、ウエハ状態でパッケージングを完成させ、ダイシングにより個々の半導体装置に分離されたものは、ＷＬＰ（Wafer Level Package)とも言われている。

従来のこのような半導体装置（例えば、特許文献１参照）では、上面に集積回路が形成された半導体基板上に設けられた絶縁膜の上面に配線が設けられている。配線の接続パッド部上面には柱状電極が設けられている。配線を含む絶縁膜の上面には封止膜がその上面が柱状電極の上面と面一となるように設けられている。柱状電極の上面には半田ボールが設けられている。

特開２００４−３４９４６１号公報

ところで、上記のような半導体装置には、半導体基板と絶縁膜との間に、層間絶縁膜と配線との積層構造からなる層間絶縁膜配線積層構造部を設けたものがある。この場合、微細化に伴って層間絶縁膜配線積層構造部の配線間の間隔が小さくなると、当該配線間の容量が大きくなり、当該配線を伝わる信号の遅延が増大してしまう。

この点を改善するために、層間絶縁膜の材料として、誘電率が層間絶縁膜の材料として一般的に用いられている酸化シリコンの誘電率４．２〜４．０よりも低いｌｏｗ−ｋ材料等と言われる低誘電率材料が注目されている。ｌｏｗ−ｋ材料としては、酸化シリコン（ＳｉＯ２）に炭素（Ｃ）をドープしたＳｉＯＣやさらにＨを含むＳｉＯＣＨ等が挙げられる。また、誘電率をさらに低くするため、空気を含んだポーラス（多孔性）型の低誘電率膜の検討も行われている。

しかしながら、上述した低誘電率膜を備えた半導体装置では、特に、中空構造を有するポーラス型の低誘電率膜に代表されるように、機械的強度が低く、また水分の影響を受けやすく、ひいては下地層から剥離しやすいという問題がある。

そこで、この発明は、低誘電率膜の剥離を大幅に改善することができる半導体装置の製造方法を提供することを目的とする。

請求項１に記載の発明に係る半導体装置の製造方法は、一面上に集積回路が形成された半導体ウエハの当該一面上に、比誘電率が３．０以下である低誘電率膜と配線とが積層された低誘電率膜配線積層構造部が形成され、前記低誘電率膜配線積層構造部上に無機材料からなる第１のパッシベーション膜がパターン形成されたものを準備する工程と、
ダイシングストリート上およびその両側の領域における前記低誘電率膜配線積層構造部を除去する工程と、
少なくとも前記第１のパッシベーション膜の上面と側面および前記低誘電率膜配線積層構造部の側面を覆う無機材料からなる第２のパッシベーション膜を形成する工程と、
少なくとも前記第１のパッシベーション膜上における前記第２のパッシベーション膜上に有機材料からなる保護膜を形成する工程と、
前記保護膜上に電極用接続パッド部を前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続させて形成する工程と、
前記電極用接続パッド部上に外部接続用バンプ電極を形成する工程と、
前記外部接続用バンプ電極の周囲に封止膜を形成する工程と、
少なくとも前記封止膜および前記半導体ウエハを前記ダイシングストリートに沿って切断して、個々の半導体装置を複数個得る工程と、
を含んでおり、
前記第２のパッシベーション膜を形成する際に、前記個々の半導体装置の全体としての引張応力を考慮して、形成すべき前記第２のパッシベーション膜の圧縮応力および膜厚を予め選定することを特徴とするものである。
請求項２に記載の発明に係る半導体装置の製造方法は、請求項１に記載の発明において、前記第２のパッシベーション膜はプラズマＣＶＤ法により形成することを特徴とするものである。
請求項３に記載の発明に係る半導体装置の製造方法は、請求項１に記載の発明において、前記低誘電率膜のガラス転移温度は４００℃以上であることを特徴とするものである。
請求項４に記載の発明に係る半導体装置の製造方法は、請求項１に記載の発明において、前記低誘電率膜配線積層構造部を除去する工程は前記低誘電率膜配線積層構造部にレーザビームを照射する工程を含むことを特徴とするものである。
請求項５に記載の発明に係る半導体装置の製造方法は、請求項１に記載の発明において、前記低誘電率膜は、Ｓｉ−Ｏ結合とＳｉ−Ｈ結合を有するポリシロキサン系材料、Ｓｉ−Ｏ結合とＳｉ−ＣＨ3結合を有するポリシロキサン系材料、炭素添加酸化シリコン、有機ポリマー系のｌｏｗ−ｋ材料のいずれかを含み、あるいは、フッ素添加酸化シリコン、ボロン添加酸化シリコン、酸化シリコンのいずれかであってポーラス型のものを含むことを特徴とするものである。

この発明によれば、半導体基板上の周辺部を除く領域に比誘電率が３．０以下である低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部を設け、この低誘電率膜配線積層構造部の上面および側面を無機材料からなるパッシベーション膜によって覆っているので、低誘電率膜の剥離を大幅に改善することができる。

（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置はシリコン基板（半導体基板）１を備えている。シリコン基板１の上面には所定の機能の集積回路（図示せず）が設けられ、上面周辺部には、２個のみを図示するが実際には多数の、アルミニウム系金属等からなる接続パッド２が集積回路に接続されて設けられている。

シリコン基板１の上面において接続パッド２の外側の周辺部を除く領域には低誘電率膜配線積層構造部３が設けられている。低誘電率膜配線積層構造部３は、複数層例えば４層の低誘電率膜４と同数層の銅やアルミニウム系金属等からなる配線５とが交互に積層された構造となっている。

低誘電率膜４の材料としては、Ｓｉ−Ｏ結合とＳｉ−Ｈ結合を有するポリシロキサン系材料（ＨＳＱ：Hydrogen silsesquioxane、比誘電率３．０）、Ｓｉ−Ｏ結合とＳｉ−ＣＨ₃結合を有するポリシロキサン系材料（ＭＳＱ：Methyl silsesquioxane、比誘電率２．７〜２．９）、炭素添加酸化シリコン（ＳｉＯＣ：Carbon doped silicon oxide、比誘電率２．７〜２．９）、有機ポリマー系のｌｏｗ−ｋ材料等が挙げられ、比誘電率が３．０以下でガラス転移温度が４００℃以上であるものを用いることができる。

有機ポリマー系のｌｏｗ−ｋ材料としては、Dow Chemical社製の「ＳｉＬＫ（比誘電率２．６）」、Honeywell Electronic Materials社製の「ＦＬＡＲＥ（比誘電率２．８）」等が挙げられる。ここで、ガラス転移温度が４００℃以上であるということは、後述する製造工程における温度に十分に耐え得るようにするためである。なお、上記各材料のポーラス型も用いることができる。

また、低誘電率膜４の材料としては、以上のほかに、通常の状態における比誘電率が３．０よりも大きいが、ポーラス型とすることにより、比誘電率が３．０以下でガラス転移温度が４００℃以上であるものを用いることができる。例えば、フッ素添加酸化シリコン（ＦＳＧ：Fluorinated Silicate Glass、比誘電率３．５〜３．７）、ボロン添加酸化シリコン（ＢＳＧ：Boron-doped Silicate Glass、比誘電率３．５）、酸化シリコン（比誘電率４．０〜４．２）である。

低誘電率膜配線積層構造部３において、各層の配線５は層間で互いに接続されている。最下層の配線５の一端部は、最下層の低誘電率膜４に設けられた開口部６を介して接続パッド２に接続されている。最上層の配線５の接続パッド部５ａは最上層の低誘電率膜４の上面周辺部に配置されている。

最上層の配線５を含む最上層の低誘電率膜４の上面には酸化シリコン、窒化シリコン、酸窒化シリコン等の無機材料からなる第１のパッシベーション膜７が設けられている。最上層の配線５の接続パッド部５ａに対応する部分における第１のパッシベーション膜７には開口部８が設けられている。

第１のパッシベーション膜７の上面と側面、低誘電率膜配線積層構造部３の側面および低誘電率膜配線積層構造部３の周囲におけるシリコン基板１の上面には酸化シリコン、窒化シリコン、酸窒化シリコン等の無機材料からなる第２のパッシベーション膜９が設けられている。第１のパッシベーション膜７の開口部８に対応する部分における第２のパッシベーション膜９には開口部１０が設けられている。

第１のパッシベーション膜７の上面および側面を覆っている第２のパッシベーション膜９の上面にはポリイミド系樹脂等の有機材料からなる保護膜１１が設けられている。第２のパッシベーション膜９の開口部１０に対応する部分における保護膜１１には開口部１２が設けられている。

保護膜１１の上面には上層配線１３が設けられている。上層配線１３は、保護膜１１の上面に設けられた銅等からなる下地金属層１４と、下地金属層１４の上面に設けられた銅からなる上部金属層１５との２層構造となっている。上層配線１３の一端部は、第１、第２のパッシベーション膜７、９および保護膜１１の開口部８、１０、１２を介して最上層の配線５の接続パッド部５ａに接続されている。

上層配線１３の接続パッド部（電極用接続パッド部）上面には銅からなる柱状電極（外部接続用バンプ電極）１６が設けられている。上層配線１３を含む保護膜１１の上面およびシリコン基板１の周辺部上面に設けられた第２のパッシベーション膜９の上面にはエポキシ系樹脂等の有機材料からなる封止膜１７がその上面が柱状電極１６の上面と面一となるように設けられている。この状態では、保護膜１１および第２のパッシベーション膜９の側面は封止膜１７によって覆われている。柱状電極１６の上面には半田ボール１８が設けられている。

以上のように、この半導体装置では、シリコン基板１の上面の周辺部を除く領域に低誘電率膜４と配線５との積層構造からなる低誘電率膜配線積層構造部３を設け、低誘電率膜配線積層構造部３の上面および側面を第１、第２のパッシベーション膜７、９によって覆っており、シリコン基板１から低誘電率膜配線積層構造部３が剥離しにくい構造となっている。

次に、この半導体装置の製造方法の一例について説明する。まず、図２に示すように、ウエハ状態のシリコン基板（以下、半導体ウエハ２１という）上に、接続パッド２と、各４層の低誘電率膜４および配線５と、第１のパッシベーション膜７とが形成され、最上層の配線５の接続パッド部５ａの中央部が第１のパッシベーション膜７に形成された開口部８を介して露出されたものを準備する。

この場合、半導体ウエハ２１の各半導体装置が形成される領域には所定の機能の集積回路が形成され、接続パッド２はそれぞれ対応する領域に形成された集積回路に電気的に接続されている。また、半導体ウエハ２１の厚さは、図１に示すシリコン基板１の厚さよりもある程度厚くなっている。

ここで、図２において、符号２２で示す領域はダイシングストリートに対応する領域である。そして、ダイシングストリート２２およびその両側の領域における第１のパッシベーション膜７には溝２３が形成されている。低誘電率膜４の材料としては、上記のようなものが挙げられ、ポーラス型となったものを含めて、比誘電率が３．０以下でガラス転移温度が４００℃以上であるものを用いることができる。

次に、図３に示すように、レーザビームを照射するレーザ加工により、第１のパッシベーション膜７の溝２３の部分つまりダイシングストリート２２およびその両側の領域における４層の低誘電率膜４を除去して溝２４を形成する。この状態では、半導体ウエハ２１上に積層された４層の低誘電率膜４が溝２４により分離されることにより、低誘電率膜配線積層構造部３が形成されている。

ここで、低誘電率膜４は脆いため、ブレードにより低誘電率膜４を切断して溝２４を形成する場合には、切断面において低誘電率膜４に多数の切欠け、破損が生じてしまうので、溝２４の形成はレーザビームの照射により低誘電率膜４を切断する方法が推奨される。レーザビームの照射により溝２４を形成する場合、レーザビームが半導体ウエハ２１の上面に照射されると、レーザビーム照射時のエネルギーにより、半導体ウエハ２１の上面側のシリコンが溶融し、この溶融したシリコンが半導体ウエハ２１から跳ね上がってから半導体ウエハ２１上に落下するため、溝２４の底面は凹凸面２４ａとなる。

ところで、半導体ウエハ２１の上面にフィールド酸化膜等の層間絶縁膜が形成されている場合には、この層間絶縁膜の上面あるいはその膜厚の中間部が溝２４の底面となるようにしてもよい。このようにした場合には、溝２４の底面が半導体ウエハ２１の上面よりも上方に位置するため、半導体ウエハ２１の上面が凹凸面２４ａとならないようにすることができる。

次に、必要に応じて、溝２４内にレーザビームの照射により形成された異物を高圧ジェット洗浄等のスクラブ洗浄を行なうことにより除去する。次に、必要に応じて、ライトエッチング処理を行なうことにより、溝２４の内壁面を平滑化する。これらは、次工程において、溝２４の内壁面に第２のパッシベーション膜９をより一層良好に形成することができるようにするためである。

次に、図４に示すように、第１のパッシベーション膜７の開口部８を介して露出された最上層の配線５の接続パッド部５ａを含む第１のパッシベーション膜７の上面および溝２３、２４の内壁面に、プラズマＣＶＤ法により、酸化シリコン、窒化シリコン、酸窒化シリコン等の無機材料からなる第２のパッシベーション膜９を形成する。この状態では、第１のパッシベーション膜７および低誘電率膜配線積層構造部３の側面は第２のパッシベーション膜９によって覆われている。次に、図５に示すように、フォトリソグラフィ法により、第１のパッシベーション膜７の開口部８に対応する部分における第２のパッシベーション膜９に開口部１０を形成する。

次に、図６に示すように、第１、第２のパッシベーション膜７、９の開口部８、１０を介して露出された最上層の配線５の接続パッド部５ａを含む第２のパッシベーション膜９の上面に、スクリーン印刷法、スピンコート法等により、ポリイミド系樹脂等の有機材料からなる保護膜１１をその上面が平坦となるように形成する。

次に、図７に示すように、フォトリソグラフィ法により、第２のパッシベーション膜９の開口部１０に対応する部分における保護膜１１に開口部１２を形成し、且つ、第１のパッシベーション膜７および低誘電率膜配線積層構造部３の側面を覆っている第２のパッシベーション膜９間における保護膜１１を除去して溝２５を形成する。この状態では、第１のパッシベーション膜７の上面および側面を覆っている第２のパッシベーション膜９の上面のみに保護膜１１が形成されている。

次に、図８に示すように、第１、第２のパッシベーション膜７、９および保護膜１１の開口部８、１０、１２を介して露出された最上層の配線５の接続パッド部５ａを含む保護膜１１の上面および溝２５の内壁面（保護膜１１の側面および第２のパッシベーション膜９の表面）に下地金属層１４を形成する。この場合、下地金属層１４は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。

次に、下地金属層１４の上面にメッキレジスト膜２６をパターン形成する。この場合、上部金属層１５形成領域に対応する部分におけるメッキレジスト膜２６には開口部２７が形成されている。次に、下地金属層１４をメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜２６の開口部２７内の下地金属層１４の上面に上部金属層１５を形成する。次に、メッキレジスト膜２６を剥離する。

次に、図９に示すように、上部金属層１５を含む下地金属層１４の上面にメッキレジスト膜２８をパターン形成する。この場合、上部金属層１５の接続パッド部（柱状電極１６形成領域）に対応する部分におけるメッキレジスト膜２８には開口部２９が形成されている。次に、下地金属層１４をメッキ電流路とした銅の電解メッキを行うことにより、メッキレジスト膜２８の開口部２９内の上部金属層１５の接続パッド部上面に高さ５０〜１５０μｍの柱状電極１６を形成する。

次に、メッキレジスト膜２８を剥離し、次いで、上部金属層１５をマスクとして下地金属層１４の不要な部分をエッチングして除去すると、図１０に示すように、上部金属層１５下にのみ下地金属層１４が残存される。この状態では、上部金属層１５およびその下に残存された下地金属層１４により２層構造の上層配線１３が形成されている。

次に、図１１に示すように、スクリーン印刷法、スピンコート法等により、上層配線１３、柱状電極１６を含む保護膜１１の上面および溝２５の内壁面（保護膜１１の側面および第２のパッシベーション膜９の表面）にエポキシ系樹脂等の有機材料からなる封止膜１７をその厚さが柱状電極１６の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極１６の上面は封止膜１７によって覆われている。

次に、封止膜１７の上面側を適宜に研削し、図１２に示すように、柱状電極１６の上面を露出させ、且つ、この露出された柱状電極１６の上面を含む封止膜１７の上面を平坦化する。この封止膜１７の上面の平坦化に際し、封止膜１７と共に柱状電極１６の上面部を数μｍ〜十数μｍ研削してもよい。次に、図１３に示すように、半導体ウエハ２１の厚さを薄くするため、半導体ウエハ２１の下面を適宜に研削する。

次に、図１４に示すように、柱状電極１６の上面に半田ボール１８を形成する。次に、図１５に示すように、封止膜１７、第２のパッシベーション膜９および半導体ウエハ２１を溝２５内の中央部のダイシングストリート２２に沿って切断する。すると、図１に示すように、低誘電率膜配線積層構造部３の上面および側面が第１、第２のパッシベーション膜７、９によって覆われた構造の半導体装置が複数個得られる。

ところで、図１を参照して説明すると、第２のパッシベーション膜９を形成せずに、第１のパッシベーション膜７の上面に保護膜１１を形成し、保護膜１１、第１のパッシベーション膜７および低誘電率膜配線積層構造部３の側面を封止膜１７によって直接覆うことが考えられる。しかしながら、ダイシングストリート２２に沿っての切断を機械的な加工精度（位置精度）のみに依存すると、保護膜１１、第１のパッシベーション膜７および低誘電率膜配線積層構造部３の側面を覆う封止膜１７の横方向の厚さにばらつきが生じることがある。

このように、保護膜１１、第１のパッシベーション膜７および低誘電率膜配線積層構造部３の側面を覆う封止膜１７の横方向の厚さにばらつきが生じ、当該封止膜１７の横方向の厚さが比較的薄くなった場合には、低誘電率膜配線積層構造部３に対する耐湿環境からの保護が不十分となってしまうことがある。

これに対し、図１に示す半導体装置では、低誘電率膜配線積層構造部３の側面を、プラズマＣＶＤ法により成膜された酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜等の無機膜によって形成された第２のパッシベーション膜９によって覆っているので、その外側の封止膜１７の横方向の厚さが比較的薄くなっても、低誘電率膜配線積層構造部３に対する耐湿環境からの保護を十分とすることができる。

ここで、図４に示す第２のパッシベーション膜９の形成について、より詳しく説明する。第２のパッシベーション膜９をプラズマＣＶＤ法により成膜された酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜等の無機膜によって形成すると、プラズマ中の活性種（荷電粒子）は電界の力により膜形成面（特に、低誘電率膜配線積層構造部３の４層の低誘電率膜４の側面）に引き込まれて衝突する。この結果、第２のパッシベーション膜９は低誘電率膜配線積層構造部３の４層の低誘電率膜４の側面に複雑に食い込んで形成され、比較的強い密着力が得られ、低誘電率膜４の材料や積層構造に関係無く、安定した界面構造が得られる。

また、第２のパッシベーション膜９の成膜温度は、その下の低誘電率膜４等の熱的損傷を考慮すると、低温度（１００〜３００℃）が好ましい。例えば、ＩＣＰ(Inductively Coupled Plasma：誘導結合プラズマ)方式等の高密度プラズマＣＶＤ法では、低温度（１００〜３００℃）での成膜が可能であり、圧縮応力を示す第２のパッシベーション膜９が得られる。この場合、圧縮応力は、主として、半導体ウエハ２１のバイアスＲＦ周波数、出力、温度に依存し、変化するので、これらのパラメータを適宜に選定することにより、所望の圧縮応力を示す第２のパッシベーション膜９が得られる。第２のパッシベーション膜９の全体としての圧縮応力は、圧縮応力に膜厚を乗じた値となる。

一方、図１を参照して説明すると、第２のパッシベーション膜９を有していない半導体装置では、引張応力を示す。そこで、第２のパッシベーション膜９を有していない半導体装置の全体としての引張応力を考慮して、形成すべき第２のパッシベーション膜９の圧縮応力および膜厚を予め選定すると、図１に示す半導体装置の反り量を可及的に小さくすることが可能となる。

したがって、半導体ウエハ２１の下面を研削して得られた薄型の半導体装置の反り量を意図的に可及的に小さくすることができる。この結果、この薄型の半導体装置を回路基板（図示せず）上に、薄型の半導体装置の半田ボール１８を回路基板の上面に設けられた接続端子に接合して、実装すると、半田ボール１８への負荷が軽減され、実装信頼性を向上することができる。また、半導体装置の反り量を可及的に小さくすることができるので、より一層大型の半導体装置への適用限界を広げることが可能となる。

（第２実施形態）
図１６はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と異なる点は、シリコン基板１の周辺部上面に設けられた第２のパッシベーション膜９の上面に保護膜１１を設け、第２のパッシベーション膜９の側面を保護膜１１で覆った点である。

この半導体装置の製造方法では、図６に示す工程後に、図１７に示すように、フォトリソグラフィ法により、第２のパッシベーション膜９の開口部１０に対応する部分における保護膜１１に開口部１２を形成する。以下、上記第１実施形態の場合と同様の工程を経ると、図１６に示す半導体装置が複数個得られる。ただし、この場合のダイシング工程では、封止膜１７、保護膜１１、第２のパッシベーション膜９および半導体ウエハ２１をダイシングストリート２２に沿って切断することになる。

（第３実施形態）
図１８はこの発明の第３実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と異なる点は、第１のパッシベーション膜７を省略し、低誘電率膜配線積層構造部３の上面と側面および低誘電率膜配線積層構造部３の周囲におけるシリコン基板１の上面に第２のパッシベーション膜９を設けた点である。

この半導体装置の製造方法では、まず、準備するものは、図２を参照して説明すると、第１のパッシベーション膜７が形成されていないものである。次に、図３を参照して説明すると、レーザビームを照射するレーザ加工により、ダイシングストリート２２およびその両側の領域における４層の低誘電率膜４を除去して溝２４を形成する。以下、上記第１実施形態の場合と同様の工程を経ると、図１８に示す半導体装置が複数個得られる。

（その他の実施形態）
上記各実施形態では、保護膜１１上に上層配線１３を形成し、この上層配線１３の接続パッド部上に柱状電極１６を形成した構造を有するものであるが、この発明は、保護膜１１上に接続パッド部のみを形成し、この接続パッド部上に柱状電極１６、半田ボール１８等の外部接続用バンプ電極を形成する構造に適用することもできる。

この発明の第１実施形態としての半導体装置の断面図。 図１に示す半導体装置の製造方法の一例において、当初準備したものの断面図。 図２に続く工程の断面図。 図３に続く工程の断面図。 図４に続く工程の断面図。 図５に続く工程の断面図。 図６に続く工程の断面図。 図７に続く工程の断面図。 図８に続く工程の断面図。 図９に続く工程の断面図。 図１０に続く工程の断面図。 図１１に続く工程の断面図。 図１２に続く工程の断面図。 図１３に続く工程の断面図。 図１４に続く工程の断面図。 この発明の第２実施形態としての半導体装置の断面図。 図１６に示す半導体装置の製造方法の一例において、所定の工程の断面図。 この発明の第３実施形態としての半導体装置の断面図。

符号の説明

１ シリコン基板
２ 接続パッド
３ 低誘電率膜配線積層構造部
４ 低誘電率膜
５ 配線
７ 第１のパッシベーション膜
９ 第２のパッシベーション膜
１１ 保護膜
１３ 上層配線
１６ 柱状電極
１７ 封止膜
１８ 半田ボール
２１ 半導体ウエハ
２２ ダイシングストリート

Claims (5)

1. 一面上に集積回路が形成された半導体ウエハの当該一面上に、比誘電率が３．０以下である低誘電率膜と配線とが積層された低誘電率膜配線積層構造部が形成され、前記低誘電率膜配線積層構造部上に無機材料からなる第１のパッシベーション膜がパターン形成されたものを準備する工程と、
   ダイシングストリート上およびその両側の領域における前記低誘電率膜配線積層構造部を除去する工程と、
   少なくとも前記第１のパッシベーション膜の上面と側面および前記低誘電率膜配線積層構造部の側面を覆う無機材料からなる第２のパッシベーション膜を形成する工程と、
   少なくとも前記第１のパッシベーション膜上における前記第２のパッシベーション膜上に有機材料からなる保護膜を形成する工程と、
   前記保護膜上に電極用接続パッド部を前記低誘電率膜配線積層構造部の最上層の配線の接続パッド部に接続させて形成する工程と、
   前記電極用接続パッド部上に外部接続用バンプ電極を形成する工程と、
   前記外部接続用バンプ電極の周囲に封止膜を形成する工程と、
   少なくとも前記封止膜および前記半導体ウエハを前記ダイシングストリートに沿って切断して、個々の半導体装置を複数個得る工程と、
   を含んでおり、
   前記第２のパッシベーション膜を形成する際に、前記個々の半導体装置の全体としての引張応力を考慮して、形成すべき前記第２のパッシベーション膜の圧縮応力および膜厚を予め選定することを特徴とする半導体装置の製造方法。
2. 請求項１に記載の発明において、前記第２のパッシベーション膜はプラズマＣＶＤ法により形成することを特徴とする半導体装置の製造方法。
3. 請求項１に記載の発明において、前記低誘電率膜のガラス転移温度は４００℃以上であることを特徴とする半導体装置の製造方法。
4. 請求項１に記載の発明において、前記低誘電率膜配線積層構造部を除去する工程は前記低誘電率膜配線積層構造部にレーザビームを照射する工程を含むことを特徴とする半導体装置の製造方法。
5. 請求項１に記載の発明において、前記低誘電率膜は、Ｓｉ−Ｏ結合とＳｉ−Ｈ結合を有するポリシロキサン系材料、Ｓｉ−Ｏ結合とＳｉ−ＣＨ3結合を有するポリシロキサン系材料、炭素添加酸化シリコン、有機ポリマー系のｌｏｗ−ｋ材料のいずれかを含み、あるいは、フッ素添加酸化シリコン、ボロン添加酸化シリコン、酸化シリコンのいずれかであってポーラス型のものを含むことを特徴とする半導体装置の製造方法。

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